CN105493244B - 通过双图案化和填充技术来形成不同金属材料的平行导线的方法 - Google Patents

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Abstract

一种集成电路和形成集成电路的方法，该集成电路包括包含表面的第一电介质层、在电介质层的表面中定义的多个第一沟槽、以及多条第一导线，其中，在第一沟槽中的每个沟槽中形成第一导线中的每条导线。该集成电路还包括在电介质层的表面中定义的多个第二沟槽、以及多条第二导线，其中，在第二沟槽中的每个沟槽中形成第二导线中的每条导线。此外，第一导线包括具有第一体电阻率的第一材料，并且第二导线包括具有第二体电阻率的第二材料，其中，第一体电阻率和第二体电阻率不同。

Description

通过双图案化和填充技术来形成不同金属材料的平行导线的 方法
技术领域
本公开内容涉及通过双图案化和填充技术来形成不同金属材料的平行导线的方法。
背景技术
随着集成电路的特征缩放(尤其是具有低于50nm的临界尺寸)以及功率密度增加，电迁移变得相对较为突出。电迁移被理解为由于导体中的离子的移动而引起的材料的传输。电迁移可能引起在互连线中形成小丘或孔隙，并且可能最终导致电路的可靠性降低或故障。为了减少电迁移以及其它压力引发的故障，持续探索难熔金属以用于互连线制造。然而，难熔金属呈现出增大的体电阻率，这负面地影响了观察到的电阻。
此外，随着特征尺寸下降，互连线延迟可能超过门延迟并形成总的器件延迟的相对大的部分。互连线延迟被理解为至少部分地由电阻-电容延迟造成。电阻-电容延迟(或者RC延迟)被理解为随着电阻而变化并随着绝缘体电容而变化的信号传播的延迟，电阻又部分地取决于金属线成分的体电阻率，绝缘体电容部分地取决于层间电介质的电容率。呈现相对较低的体电阻率的材料通常更易于发生电迁移。
因此，随着特征尺寸持续减小，在互连线的设计中仍然存在改进的空间，在某些实例中，互连线的设计具有对互连线延迟以及针对各种压力(例如引起电迁移和热机械故障的那些压力)的电阻的强调。
附图说明
本公开内容的以上所提及的特征和其它特征，以及获得这些特征的方式通过参照对在本文中结合附图所描述的实施例的以下描述而会变得更显而易见并得到更好的理解，其中：
图1例示了包括由不同材料形成的多条导线的电介质层的实施例的顶部横截面透视图，其中，第一材料的导线趋向于与第二材料的导线平行；
图2例示了包括由不同材料形成的多条导线的第一电介质层、以及包括用于连接第一材料的导线中的一条导线的过孔和用于连接第二材料的导线中的一条导线的过孔的第二电介质层的实施例的横截面视图。
图3例示了使用光刻在电介质层中形成第一材料的导线和第二材料的导线的方法的实施例的流程图；
图4a到图4h例示了根据图3中示出的方法的电介质层中的导线形成的实施例，其中，图4a例示了用于在第一电介质层中形成沟槽的经图案化的抗蚀剂；图4b例示了在电介质层中所形成的第一组沟槽；图4c例示了在第一组沟槽中沉积的第一导线材料和覆盖层；图4d例示了在对覆盖层平坦化之后的第一组导线；图4e例示了用于第二组沟槽的经图案化的抗蚀剂；图4f例示了在电介质层中形成的用于第二组导线的第二组沟槽；图4g例示了在第二组沟槽中沉积的包括覆盖层的第二导线材料；图4h例示了具有去除覆盖层之后的第二组导线以及第一组导线的电介质层；
图5例示了使用基于间隔体的间距划分来在电介质层中形成第一材料和第二材料的导线的方法的实施例的流程图；
图6a到图6k例示了根据图5中示出的方法的电介质层中的导线形成的实施例，其中，图6a例示了经图案化的抗蚀剂；图6b例示了在经图案化的抗蚀剂之上形成的第一间隔体层；图6c例示了去除间隔体层的部分以在经图案化的抗蚀剂的任一侧上形成间隔体；图6d例示了在去除经图案化的抗蚀剂之后的第一组间隔体；图6e例示了由牺牲硬掩模形成的骨干；图6f例示了第二间隔体层；图6g例示了第二组间隔体；图6h例示了在第一层电介质中形成的沟槽；图6i例示了在电介质层中沉积的第一导线材料；图6j例示了在去除第一导线材料的覆盖层、形成第一组导线、去除骨干、以及蚀刻电介质层之后形成第二组沟槽；以及图6k例示了在沉积第二材料以及去除第二材料的覆盖层之后在第二组沟槽中形成的第二组导线；
图7例示了在第二电介质层中形成过孔以用于连接第一电介质层中的导线的实施例的方法；
图8a到图8h例示了根据图7中例示的方法的导线和硬掩模形成的实施例，其中，图8a例示了在第一硬掩模和第一电介质层中形成的第一组沟槽；图8b例示了在第一组沟槽中形成的第一组导线；图8c例示了在导线上方的沟槽中形成的凹陷；图8d例示了在第一组导线之上的凹陷中沉积的第二硬掩模；图8e例示了在第一硬掩模和第一电介质层中形成的第二组沟槽；图8f例示了在第二组沟槽中形成的第二组导线；图8g例示了在第二组导线上方的第二组沟槽中形成的第二组凹陷；图8h例示了在第二组凹陷中的第二组导线之上形成的第三硬掩模；
图9a到图9e例示了根据图7中例示的方法的过孔形成的实施例，其中，图9a例示了在第一、第二以及第三硬掩模之上沉积的第二电介质层；图9b例示了在第二电介质层中形成的开口以及在第二硬掩模中形成的开口；图9c例示了在第二电介质层和第二硬掩模中形成的开口中所形成的过孔；图9d例示了在第二电介质层中形成的开口以及在第三硬掩模中形成的开口；并且图9e例示了在第二电介质层和第三硬掩模中的开口中所形成的过孔。
具体实施方式
本公开内容涉及通过双图案化和填充技术来在电介质层中形成不同金属材料的平行导线的方法以及通过这种方法所形成的器件。该方法适用于呈现出50nm或更小的节点大小(例如在5nm到50nm的范围内，包括5nm至20nm、12nm、8nm、等等)的器件。然而，该方法也可以适用于具有较大节点大小的的器件。具体来说，本公开内容提供了包括具有表面的至少一个电介质层的层间电介质。在电介质层的表面中形成不同材料的导线。在为层间电介质中的导线提供多种材料时，可以基于诸如导线意图运送的电力的量以及可以通过导线传送信号的期望的速度之类的因素来选择导线材料性质。因此，在提供包括如在本文中所公开的由不同材料形成的导线的电介质层时，可以基于导线的期望功能来选择导线材料。例如，电力运送导线由呈现相对低的电迁移的材料形成，而信号运送导线由呈现相对低的电阻率的材料形成。
再次，电迁移被理解为由于导线中的离子的运动而引起的材料的传输。电迁移可能引起在互连线中形成小丘或孔隙，并且可能最终导致电路的可靠性降低或故障。为了减少电迁移以及其它压力引发的故障，持续探索难熔金属以用于互连线制造。然而，难熔金属呈现出增大的体电阻率，这负面地影响了观察到的电阻，增加了电阻-电容(RC)延迟。电阻-电容延迟(或者RC延迟)被理解为随着1)电阻(其又部分地依赖于金属线成分的电阻率)以及2)绝缘体电容(其部分地依赖于层间电介质的电容率)而变化的信号传播的延迟。因此，呈现相对较低的电迁移的材料可能由于互连线延迟而并不适合于信号运送连接。同样，反之亦然，呈现相对较低的体电阻率的材料趋向于相对较易于发生电迁移。
图1例示了具有表面102的电介质层100的实施例，在表面102中，定义了包括第一沟槽104和第二沟槽106的若干沟槽，这些沟槽可以形成例如金属化层。在沟槽中提供了导线。第一组沟槽104包括第一材料108的导线并且第二组沟槽106包括第二材料110的导线。尽管例示了由两种材料形成的导线，但可以形成多于两种材料的导线，例如三种材料或四种材料的导线。可选地，取决于对例如导线材料和电介质层100材料的选择，在沉积导线108、110之前在沟槽104、106内沉积扩散屏障(barrier)、粘附层、或者两者(由112表示)。
在另外的实施例(例如在图2中例示的)中，在第一电介质层100之上沉积附加的电介质层，例如第二电介质层114。在第二电介质层中形成过孔116、118。在实施例中，过孔由呈现出与过孔所接触的导线的材料类似的体电阻率、电迁移特性、或者两者的材料形成。在示例中，过孔由与其所接触的导线的材料相同的材料形成。在这样的示例中，过孔116由与导线108相同的材料形成并且过孔118由与导线110相同的材料形成。硬掩模层120(包括一种或多种硬掩模材料)存在于第一电介质层100与第二电介质层114之间。此外，在示例中，在过孔开口的壁上存在扩散屏障、粘附层或两者(再次由112表示)。
一个或多个电介质层100、114包括电介质材料。电介质材料被理解为是绝缘体但一旦施加了电场便发生极化的材料。在实施例中，电介质包括低k电介质，也就是说，介电常数低于3.9(即，二氧化硅的介电常数)，包括从1.5至3.8的所有值和范围(例如1.7、1.9、2.1、2.8、2.7、等等)的材料。可以从中选择电介质材料的非限制性示例包括氟掺杂的二氧化硅、碳掺杂的氧化物(即，碳掺杂的二氧化硅)、有机硅酸盐玻璃、碳氧化硅、氢化硅碳氧化物、多孔二氧化硅、以及诸如聚酰胺、聚四氟乙烯、聚降冰片烯、苯并环丁烯、氢倍半硅氧烷以及甲基硅氧烷之类的有机聚合物电介质。从以上单独选择每种电介质层材料。在示例中，电介质层由相同材料或不同材料形成。此外，在实施例中，每个电介质层具有在50nm至300nm的范围内的厚度，包括在该范围内的所有值和范围，例如100nm至300nm、100nm至200nm、等等。
在实施例中，第一导线和第二导线呈现不同的体电阻率。在实施例中，第一体电阻率大于第二体电阻率。例如，第一导线(即，第一材料的导线)在20℃时呈现5.0μΩ·cm或更大的第一体电阻率ρ1，包括从5.0μΩ·cm到8.0μΩ·cm的所有值和范围，例如5.5μΩ·cm、5.6μΩ·cm、6.0μΩ·cm、7.1μΩ·cm。第一导线材料包括例如钨、钴、钌、钼或者包括这些元素中的一种或多种元素的合金。在一些示例中，合金包括以上金属的其中之一与铜或铝的合金。在特定实施例中，第一导线不包括铜。第二导线(即，第二材料的导线)在20℃时呈现4.0μΩ·cm或更小的第二体电阻率ρ2，包括从1.0μΩ·cm到4.0μΩ·cm的所有值和范围，例如1.7、2.7、等等。第二导线材料包括例如铜、铝、金、银或者包括这些元素中的一种或多种元素的合金。如由本领域普通技术人员所理解的，由导线的几何结构来部分地指示每种材料所呈现的实际电阻率。
尽管导线的几何结构被例示为总体上是方形或矩形的并具有相对尖的角，但是导线的几何结构也可以是圆形的、椭圆形的或者呈现变化的半径的圆角。此外，再次参考图1，导线的高度对于不同材料可以不同，其中，第一材料的导线呈现与第二材料的导线不同的高度。这种几何结构上的差异可以允许导电导线区域被定制为较高的电阻率材料，以提供导线的总体上较低的电阻。在一个示例中，如例示出的，第一材料的导线108具有比第二材料的导线110高的高度。然而，在实施例中，第二材料的导线可以高于第一材料的导线。
图3例示了在电介质层中形成第一材料和第二材料的导线的方法300的实施例，并且在特定实施例中，形成金属化层。该方法包括在电介质材料的表面中形成第一组沟槽302。在一个实施例中，通过光刻-蚀刻光刻-蚀刻(litho-etch litho-etch)方案来使用光刻形成沟槽。在另一个实施例中，使用基于间隔体的间距划分来形成沟槽。在另外的实施例中，两种方法都可以用于在电介质层中形成沟槽。在形成第一沟槽之后，利用第一材料来在每个沟槽内形成导线304。在实施例中，使用气相沉积工艺(例如化学气相沉积或物理气相沉积，包括磁控溅射)来形成导线。
随后，在电介质层表面中形成第二组沟槽306。使用光刻、基于间隔体的间距划分或者它们的组合来在电介质层中再次形成第二组沟槽。在形成第二组沟槽之后，利用第二材料来在每个沟槽内形成导线306。使用电沉积工艺、气相沉积工艺、或者它们的组合(例如在铜的情形下)来形成导线，其中，物理气相沉积用于形成晶种层，接着是进行电沉积。
对以上进行展开，在实施例中，使用光刻(并且具体来说，光学光刻以及电子束或远紫外光刻)来形成第一组沟槽。在光刻中，使用铸造工艺(例如旋涂)来将抗蚀剂材料浇铸到电介质层表面上。抗蚀剂材料包括例如光敏聚合物。使用掩模，使用具有在157nm至436nm的范围内的波长(包括在其中的所有值和范围，例如，193nm)的光来将图案投射到抗蚀剂上。使抗蚀剂显影，并且如图4a中例示出的，基于所投射的图案，去除抗蚀剂430的部分，以暴露电介质层400的表面402的部分。随后蚀刻电介质层的所暴露的表面，在表面402中形成沟槽404，并且例如通过灰化工艺来去除抗蚀剂的剩余部分，如在图4b中例示出的。蚀刻被理解为通过物理去除工艺或化学去除工艺来去除材料。物理去除工艺的示例包括离子轰击并且化学工艺的示例包括氧化还原反应。灰化被理解为用于去除抗蚀剂的工艺，例如通过使用氧或氟等离子体的等离子体灰化。
如在图4c中例示出的，第一材料405随后沉积在电介质层400的表面402之上并且沉积到第一组沟槽404中。使用包括化学气相沉积(包括原子层沉积)或物理气相沉积(例如磁控溅射)的沉积工艺来沉积第一材料405。随后通过化学机械平坦化、或者其它平坦化工艺、或者诸如氧化之类的化学去除工艺来去除第一材料405的覆盖层，即，第一材料存在于电介质层400的表面402之上或顶部上的量。如在图4d中例示出的，去除覆盖层以暴露电介质层将所沉积的第一材料分隔成导线408。
可选地，在将第一导线材料沉积到沟槽中之前，将扩散屏障、粘附层或两者(见图1中的112)沉积到沟槽404的表面上。基于例如对导线材料以及形成电介质层的材料的选择来选择扩散屏障、粘附层或两者。在示例中，使用气相沉积(化学或物理)或者通过原子层沉积工艺来沉积这些层。
在形成第一组导线之后，形成第二组导线。再次，使用光刻，使用铸造工艺(例如旋涂)来将抗蚀剂材料浇铸到电介质材料上。抗蚀剂材料包括例如光敏聚合物。抗蚀剂可以与用于形成第一组沟槽的抗蚀剂相同或不同。使用掩模，使用具有在157nm至436nm的范围内的波长(包括在其中的所有值和范围，例如，193nm)的光来将图案投射到抗蚀剂上。在其它实施例中，使用远紫外辐射或者x射线来进行图案化。使抗蚀剂显影，并且如图4e中例示出的，基于所投射的图案，再次去除抗蚀剂432的部分，以暴露电介质层400的表面402的部分。随后蚀刻电介质层400的所暴露的表面402，在表面402中形成用于第二导线材料的第二组沟槽406，并且例如通过灰化工艺来去除抗蚀剂的剩余部分，如在图4f中例示出的。
如在图4g中例示出的，第二材料407随后沉积在电介质层400的表面402之上并且沉积到第二沟槽406中。使用包括化学气相沉积或物理气相沉积(例如磁控溅射)的沉积工艺来沉积第二材料407。在另外的实施例中，在第二材料是铜的情况下，使用物理气相沉积来沉积铜，以在沟槽中形成晶种层，并且随后沟槽的剩余部分被填充有通过电镀所沉积的铜。通过化学机械平坦化来去除第二材料407的覆盖层。如在图4h中例示出的，去除覆盖层提供了包括一个或多个第二沟槽406的电介质层400，一个或多个第二沟槽406包括在沟槽406中的每个沟槽内所形成的第二材料的导线410。除了第一导线408以外，该第二组导线410也形成于电介质层400中，其中第一组导线和第二组导线两者都形成在电介质层400的相同表面402中。
如上面所指出的，在另一个实施例中，使用基于间隔体的间距划分来在开口内形成不同材料的导线。本文中参照图5描述了并且在图6a到图6g中例示出了对基于间隔体的间距划分的简要总结。
图5是基于间隔体的间距划分的方法的实施例的流程图。电介质层包括例如沉积在电介质层之上的电介质屏障、沉积在电介质屏障之上的牺牲硬掩模、以及可选地沉积在牺牲硬掩模之上的抗反射涂层，参照图6a进一步对其进行描述。在实施例中，工艺以将抗蚀剂铸模图案化到电介质层502上开始。随后在经图案化的抗蚀剂和电介质表面504之上的共形层中沉积第一间隔体层。随后各向异性地蚀刻间隔体层，留下间隔体壁，并且去除抗蚀剂，以形成第一组间隔体506。
通过各向异性地蚀刻到牺牲硬掩模中、去除抗反射涂层、并且在牺牲硬掩模中形成用于第二间隔体层的骨干来形成第二组间隔体508。随后在形成于牺牲硬掩模中的骨干之上沉积第二间隔体层510。随后各向异性地蚀刻第二间隔体层512。蚀刻电介质屏障和电介质，在电介质层中形成沟槽514。在实施例中，随后将第一导线材料沉积到形成于电介质层中的沟槽中，并且对表面进行抛光，以暴露骨干并形成第一组导线516。随后去除骨干516，并且再次蚀刻电介质层以形成第二组沟槽518。随后在第二组沟槽中沉积第二导线材料，并且对表面进行抛光以去除任何覆盖层并暴露第一组导线以及形成第二组导线520。
对以上进行展开，以图6a开始，提供了电介质层600，其包括设置在电介质层600的顶部上的电介质屏障644以及设置在电介质屏障644之上的牺牲硬掩模646。此外，在牺牲硬掩模646之上设置可选的抗反射涂层648。例如通过旋涂来涂覆硬掩模和抗反射涂层。替代地，也可以使用其它沉积工艺。
通过铸造来在硬掩模644、646和可选的抗反射涂层之上沉积抗蚀剂层。通过光刻来对抗蚀剂进行图案化。在具体的实施例中，使用光学光刻，其中，使用具有在157nm至436nm的范围内的波长(包括其中所有的值和范围，例如193nm)的光来将图案投射到抗蚀剂层642上。使抗蚀剂642显影并去除抗蚀剂的一部分，以暴露电介质层的上表面的一部分(由抗反射涂层648或硬掩模646的上表面647来定义，这取决于存在哪个作为抗蚀剂下面的上层)。
如在图6b中例示出的，在经图案化的抗蚀剂642的表面和抗反射涂层表面647之上沉积第一间隔体材料层650。在实施例中，间隔体材料层是共形的涂层，其被理解为与所暴露的表面共形的涂层(包括抗蚀剂的侧壁和上表面以及抗反射涂层的所暴露的表面647)并在所有这样的表面之上呈现一致的厚度，其中，厚度对于随后的工艺步骤表现为恒定的。在实施例中，涂层厚度的变化是平均涂层厚度的+/-20％。如在图6c中例示出的，随后各向异性地蚀刻间隔体层，以去除间隔体层的总体上与电介质层600的上表面603平行的部分。例如通过灰化还去除了抗蚀剂642的剩余部分。这形成了如在图6d中例示出的具有位于其间的开口654的第一组间隔体652。再次各向异性地蚀刻上表面647，以去除间隔体652、抗反射涂层648以及牺牲硬掩模646在间隔体之间的总体上与电介质层的上表面602平行的部分。如在图6e中例示出的，这由电介质屏障644的表面645上的牺牲硬掩模656形成了一系列骨干656。
在骨干656和电介质的上表面之上沉积第二间隔体材料层658，如在图6f中例示出的，其现在由电介质屏障644的上表面645来定义。再次，在实施例中，第二间隔体材料层658是共形的涂层。在示例中，第一间隔体材料层和第二间隔体材料层由相同的材料或不同的材料形成。随后各向异性地蚀刻间隔体层658，去除间隔体层658的总体上与电介质层600的上表面602平行的部分。这形成了具有由位于交替的间隔体660之间的牺牲硬掩模所形成的骨干656的如图6g中所例示出的第二组间隔体660。各向异性地蚀刻电介质屏障644的上表面645和电介质，形成了如图6h中例示出的第一组沟槽604。
如在图6i中例示出的，随后将第一导线材料605沉积到第一组沟槽604中。例如通过化学机械平坦化去除覆盖层，暴露骨干656并形成第一组导线608。还例如通过灰化去除骨干656。如在图6j中例示出的，随后蚀刻电介质屏障644和电介质层600，以在电介质屏障644和电介质层600中形成第二组沟槽606。这些沟槽随后被填充有第二导线材料，并且去除覆盖层，形成如图6k中例示出的第二组导线610。因此，在电介质层的相同表面中形成了第一材料的第一组导线608和第二材料的第二组导线610。
在另外的实施例中，如上面参照图2所讨论的，在提供于电介质层之上的附加的电介质层中形成过孔，在其中提供导线。过孔提供了与用于电力或通信(或者两者)的导线的电气连通性。过孔被理解为穿过电介质层形成的垂直电气连接。关于图7进一步描述了形成过孔的方法的实施例。该方法以经由化学气相沉积或通过在第一电介质层上进行浇铸(例如旋涂技术)来沉积硬掩模702开始。随后使用以上所描述的图案化和蚀刻工艺来对硬掩模和电介质进行图案化和蚀刻704，在电介质层和硬掩模中形成了第一组沟槽。随后通过利用以上所描述的沉积工艺来将第一导线材料沉积到第一组开口中而形成第一组导线706。使任何覆盖层平坦化或以其它方式去除任何覆盖层。随后通过氧化去除或选择性地去除导线材料的其它等离子体或化学蚀刻工艺来使导线凹陷在硬掩模的表面下方708。在特定实施例中，导线与电介质层表面一样高。随后将第二硬掩模沉积到第一导线凹陷中710，在暴露的第一导线(即，导线的表面)之上形成硬掩模的分立区域。
通过图案化并在电介质层中形成第二组沟槽来形成第二导线712。随后使用以上所描述的沉积工艺来将第二导线材料沉积到沟槽中，以在第二组沟槽中形成第二组导线714。再次，对任何覆盖层进行平坦化或者以其它方式去除任何覆盖层。随后再次通过对金属进行蚀刻来使第二组导线从硬掩模的表面凹陷716。在特定实施例中，第二组导线在凹陷之后与电介质层表面一样高。随后在第二组导线的凹陷内沉积第三硬掩模718。再次，在暴露的导线表面之上形成第三硬掩模的分立区域。这得到了包括具有在其中限定的第二硬掩模和第三硬掩模的区域的第一硬掩模的硬掩模层。
随后在第一电介质层和硬掩模层之上形成第二电介质层720。通过图案化并将开口蚀刻到第二电介质层中并且随后选择性地蚀刻第二硬掩模或第三硬掩模(取决于过孔将与哪条导线连接)来形成过孔开口722。随后将过孔材料沉积到过孔开口中，以形成过孔724。
对以上进行展开，在一个实施例中，如在图8a中例示的，对电介质层800和沉积在电介质层800之上的第一硬掩模870进行蚀刻，以在电介质层表面802和硬掩模870中形成第一组沟槽804。在示例中，使用铸造工艺、化学气相沉积工艺或物理气相沉积技术来形成硬掩模。此外，在示例中，在硬掩模的上表面872之上镀覆抗蚀剂，并使用光刻或基于间隔体的间距划分技术(例如以上所描述的那些)来对抗蚀剂进行图案化。随后使用先前所描述的蚀刻技术来蚀刻电介质层和第一硬掩模。
如在图8b中例示的，第一组沟槽804被填充有第一导线材料，以在沟槽804中形成第一材料的导线808。再次，在示例中，使用包括以上所描述的那些工艺的物理或化学气相沉积工艺来形成导线。随后使第一组导线808从硬掩模的上表面872凹陷。在实施例中，使用诸如对金属的氧化去除之类的蚀刻技术来实现导线的凹陷。图8c例示了使导线808凹陷，以形成第一凹陷874。导线在第一硬掩模870的上表面872下方凹陷距离DR1。在实施例中，距离DR1在开口804的总高度HO1的1％至20％的范围内，包括在其中的所有值和范围，例如5％、10％、等等。在特定示例中，导线808的上表面876与电介质层800的表面802一样高。如在图8d中例示的，随后在第一组凹陷874中并在第一导线808之上沉积第二硬掩模878。在实施例中，第二硬掩模区878的上表面与第一硬掩模870一样高。
如在图8e中例示的，随后通过使用以上所描述的图案化和蚀刻技术在第一硬掩模870和电介质层800中形成第二组沟槽806而形成第二组导线。随后在沟槽中沉积第二导线材料并且去除任何覆盖层，以形成图8f中所例示的第二导线810。导线810随后被开槽到第一硬掩模870的上表面872下方，以形成如图8g中例示的第二组凹陷880。再次，使用氧化或其它蚀刻技术。如能够领会的，假设第一金属线被镀覆有第二硬掩模，则第一组导线在第二导线凹陷过程期间仍然不受影响。在示例中，使导线凹陷距离DR2，DR2在开口806的总高度HO2的1％至20％的范围内，包括在其中的所有值和范围，例如5％、10％、等等。在特定示例中，导线808的上表面884与电介质层800的表面802一样高。如在图8h中所例示的，随后使用以上所描述的技术来将第三硬掩模882沉积到凹陷中。在示例中，第三硬掩模882的上表面与第一硬掩模872一样高。
转到图9a，在形成第一电介质层之后，在第一电介质层900以及包括第一硬掩模970、第二硬掩模978、和第三硬掩模982的硬掩模层之上形成第二电介质层914。使用包括以上所描述的那些工艺的铸造工艺或气相沉积工艺来在第一电介质层之上沉积第二电介质层。
为了提供与第一电介质层中的导线的连通性，通过形成两个开口来在第二电介质层内形成过孔，其中一个开口位于第二电介质层中并且一个开口位于覆盖将与过孔连接的导线的硬掩模中。如在图9b中例示出的，如先前所描述的，通过图案化和蚀刻来形成延伸穿过第二电介质层914的第一过孔开口991。如果过孔将连接例如由第一材料908形成的导线，则选择性地去除第二硬掩模978的暴露的部分，以形成第二过孔开口992。随后将过孔材料沉积到第一开口991和第二开口992中，形成如图9c中例示出的过孔916。在实施例中，第一过孔材料是与第一导线908的材料相同的材料，或者呈现类似的体电阻率、电迁移性质或两者。随后过孔接触第一导线。
类似地，如果过孔将连接由第二材料910形成的导线，则在第二电介质层中形成过孔的第一部分并且通过去除目标导线之上的第三硬掩模982来形成过孔的第二部分。如在图9d中例示的，通过图案化和蚀刻来形成延伸穿过第二电介质层914的第一过孔开口995。在位于将连接的导线910上方的第三硬掩模的暴露的部分中形成第二过孔开口996。一旦形成了过孔开口，则随后将过孔材料沉积到第一开口995和第二开口996中，形成了如图9e中例示出的过孔918。在实施例中，过孔材料是与第二导线910的材料相同的材料，或者呈现类似的体电阻率、电迁移性质或两者。随后过孔接触第二导线。
假设硬掩模中的每个硬掩模都呈现与其它硬掩模不同的蚀刻选择性，则在不影响其它硬掩模的情况下可以实现硬掩模的单独去除，即，暴露其它硬掩模下面的电介质或导线。例如，当去除位于给定的第一导线之上的第二硬掩模的部分时，第一硬掩模和第三硬掩模仍然是完整的，隔离了电介质材料与接近于感兴趣的第一材料的导线的第二材料的导线。当去除位于给定的第二导线之上的第三硬掩模的部分时，第一硬掩模和第二硬掩模仍然是完整的，隔离了电介质材料与接近于感兴趣的第二材料的导线的第一材料的导线。在实施例中，过孔开口具有宽度WO，WO是导线间隔WS(包括第一导线和第二导线)的间距PW的1.5倍。间距可以被理解为相邻导线上的类似特征之间的距离，其被例示为中心点至中心点；然而，其还可以从每条导线的左边缘或右边缘开始。这允许当形成第一组沟槽和第二组沟槽时放宽重叠要求。此外，可以提高过孔-金属短路裕度，其被理解为被提供用于防止短路的特征之间的误差、或者距离的裕度。在放宽重叠并提高过孔-金属短路裕度的情况下，提高了互连线的总体性能和可靠性。
尽管在光刻-蚀刻光刻-蚀刻模式形成的背景下讨论了用于在第二电介质层中形成过孔以连接第一电介质层中的导线的以上过程，但当如上所述的使用基于间隔体的间距划分来形成互连线时可以执行类似的过程。
在实施例中，电介质层包括形成为彼此平行的第一材料和第二材料的一条或多条导线。此外，第一材料和第二材料的一条或多条导线可选地被形成为彼此非平行。此外，第一导线和第二导线交替跨电介质层的表面(例如图1中例示出的)；然而，在每个实施例中并不是所有的导线都需要交替跨表面。
在实施例中，在集成电路中提供一个或多个电介质层。导线和过孔(当存在时)用于连接与集成电路相关联的各个部件。部件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发机、接收机、天线、等等。与集成电路相关联的部件包括那些安装在集成电路上的部件或者那些与集成电路连接的部件。取决于与集成电路相关联的部件，集成电路是模拟的或者数字的并可以用于多个应用中，例如微处理器、光电设备、逻辑块、音频放大器、等等。可以采用集成电路作为芯片组的部分，以用于执行计算机中的一个或多个相关功能。
对本文中的序号(例如第一和第二)的引用是出于方便和清楚的目的以有助于描述。此外，对“顶部”、“底部”、“侧”、等等的引用被提供用于方便和清楚的目的以有助于描述。
因此，本公开内容的方面涉及沉积导线的方法。所述方法包括在电介质层的表面中形成多个第一沟槽并形成多条第一导线，其中，在第一沟槽中的每个沟槽中形成第一导线中的每条导线。此外，第一导线由具有第一体电阻率的第一材料形成。所述方法还包括在电介质层的表面中形成多个第二沟槽并形成多条第二导线，其中，在第二沟槽中的每个沟槽中形成第二导线中的每条导线。第二导线由具有第二体电阻率的第二材料形成。此外，第一体电阻率和第二体电阻率不同。
在实施例中，所述方法还包括：先于在电介质层中形成多个第一沟槽，在电介质层上涂覆第一硬掩模，其中，在第一硬掩模和电介质层中形成多个第一沟槽。此外，在以上的任何实施例中，从第一导线中的每条导线中去除第一材料的一部分，以在多个第一沟槽中的每个第一沟槽中形成第一凹陷。此外，在以上的实施例中，先于在电介质层中形成多个第二沟槽，将第二硬掩模涂覆到第一凹陷中，其中，第二沟槽还延伸穿过第一硬掩模。此外，在以上的实施例中，去除第二材料的一部分，以在多个第二沟槽中的每个第二沟槽中形成第二凹陷；并且将第三硬掩模涂覆到第二凹陷中。
在以上的实施例中的任何实施例中，所述方法还包括：在第一电介质层、第一硬掩模、第二硬掩模、以及第三硬掩模之上形成第二电介质层。所述方法还包括：在第二电介质层中形成第一过孔开口并暴露第二硬掩模的一部分。所述方法还包括：去除第二硬掩模的暴露的部分，以形成第二过孔开口。此外，第一过孔开口和第二过孔开口被填充有第一材料，以形成过孔。替代地或另外，在以上实施例中的任何实施例中，所述方法还包括：在第一电介质层材料、第一硬掩模、第二硬掩模、以及第三硬掩模之上形成第二电介质层。所述方法还包括：在第二电介质层中形成第一过孔开口并暴露第三硬掩模的一部分，并且选择性地去除第三硬掩模的暴露的部分，以形成第二过孔开口。所述方法另外包括：使用第二材料来填充第一过孔开口和第二过孔开口，以形成过孔。
在以上实施例中的任何实施例中，先于形成所述第二导线，在多个第二沟槽中可选地沉积屏障层。此外，在以上的实施例中的任何实施例中，通过对电介质层的光刻-蚀刻光刻-蚀刻来形成多个第一沟槽和多个第二沟槽。替代地或另外，在以上实施例中的任何实施例中，通过基于间隔体的间距划分来形成多个第一沟槽和多个第二沟槽。
在以上实施例中的任何实施例中，第一导线被形成为与第二导线平行。另外，在以上实施例中的任何实施例中，通过气相沉积来在多个第一沟槽中沉积第一材料。此外，在以上实施例中的任何实施例中，通过气相沉积来在第二沟槽中沉积第二材料。同样，在以上实施例中的任何实施例中，第一材料的第一体电阻率在20℃时是5.0μΩ·cm或更大，并且在20℃时优选地在5.0至8.0μΩ·cm或更大的范围内。此外，第二材料的第二体电阻率在20℃时是4.0μΩ·cm或更小，并且在20℃时优选地在1.0至4.0μΩ·cm或更大的范围内。另外，在以上实施例中的任何实施例中，电介质层呈现小于3.9并且优选地在1.5至3.8的范围内的介电常数。
本申请的另一个方面涉及集成电路。在实施例中，使用以上所描述的方法中的任何方法来形成集成电路。集成电路包括第一电介质层，所述第一电介质层包括表面。在电介质层的表面中定义多个第一沟槽。集成电路还包括多条第一导线，其中，在第一沟槽中的每个沟槽中形成第一导线中的每条导线。第一导线包括具有第一体电阻率的第一材料。集成电路还包括在电介质层的表面中定义的多个第二沟槽。此外，集成电路包括多条第二导线，其中，在第二沟槽中的每个沟槽中形成第二导线中的每条导线。第二导线包括具有第二体电阻率的第二材料。第一体电阻率与第二体电阻率不同。
在实施例中，集成电路还包括硬掩模层，所述硬掩模层包括设置在第一电介质层之上的第一硬掩模，第二硬掩模设置在第一材料之上；并且第三硬掩模设置在第二材料之上。另外，在实施例中，集成电路还包括：设置在硬掩模层之上的第二电介质层；位于第二电介质层中的第一过孔开口以及邻接所述第一过孔开口的位于第二硬掩模层中的第二过孔开口。过孔位于第一过孔开口和第二过孔开口中，由第一材料形成，其中，过孔接触第一导线中的一条导线。替代地或除上述之外，集成电路还包括：设置在硬掩模层之上的第二电介质层；位于第二电介质层中的第一过孔开口以及邻接所述第一过孔开口的位于第三硬掩模层中的第二过孔开口。过孔位于第一过孔开口和第二过孔开口中，由第二材料形成，其中，过孔接触第二导线中的一条导线。
在以上实施例中的任何实施例中，多条第一导线与多条第二导线平行。此外，在以上实施例中的任何实施例中，多条第一导线和多条第二导线交替跨第一电介质层的表面。此外，在以上实施例中的任何实施例中，在多个沟槽中的每个沟槽与多条第二导线中的每条导线之间沉积屏障层。同样，在以上实施例中的任何实施例中，第一导线呈现第一高度并且第二导线呈现第二高度，并且第一高度与第二高度不同。
此外，在以上实施例中的任何实施例中，第一体电阻率在20℃时是5.0μΩ·cm或更大，并且在20℃时优选地在5.0至8.0μΩ·cm或更大的范围内，并且第二体电阻率在20℃时是4.0μΩ·cm或更小，并且在20℃时优选地在1.0至4.0μΩ·cm或更大的范围内。此外，在以上实施例中的任何实施例中，第一电介质层呈现小于3.9并且优选地在1.5至3.8的范围内的介电常数。同样，在以上实施例中的任何实施例中，第二电介质层(当存在时)呈现小于3.9并且优选地在1.5至3.8的范围内的介电常数。
本公开内容的又一个方面涉及集成电路，所述集成电路包括电介质层、形成在电介质层内的第一组导线以及形成在电介质层内的第二组导线，第二组导线包括与第一导电材料不同的第二导电材料。第一组导线包括第一导电材料并且第二组导线包括与第一导电材料不同的第二导电材料。另外，第一组导线与第二组导线交替，以使得第一组中的每条导线仅与第二组中的导线相邻，并且其中，第二组中的每条导线仅与第一组中的导线相邻。
在以上的实施例中，第一导电材料具有比第二导电材料低的电阻。另外，在以上实施例中的任何实施例中，第二导电材料呈现比第一导电材料低的电迁移。此外，在以上的实施例中，第一组导线包括铜。另外，在以上实施例中的任何实施例中，第二组导线包括钨。此外，在以上实施例中的任何实施例中，在第一组导线的顶上形成硬掩模。另外，在以上实施例中的任何实施例中，在第二组导线的顶上形成硬掩模。
出于例示的目的已经提供了对几种方法和实施例的前述描述。其并不是旨在详尽的或者旨在将权利要求限制为所公开的精确步骤和/或形式，并且明显地，根据以上教导，许多修改和变化是可能的。旨在由所附权利要求来限定本发明的范围。

Claims (30)

1.一种沉积导线的方法，包括：
在电介质层的表面中形成多个第一沟槽；
形成多条第一导线，其中，在所述第一沟槽中的每个沟槽中形成所述第一导线中的每条导线，并且所述第一导线由具有第一体电阻率的第一材料形成；
在所述电介质层的所述表面中形成多个第二沟槽；
形成多条第二导线，其中，在所述第二沟槽中的每个沟槽中形成所述第二导线中的每条导线，并且所述第二导线由具有第二体电阻率的第二材料形成，其中，所述第一体电阻率和所述第二体电阻率不同；
其中，所述方法还包括：
先于在所述电介质层中形成所述多个第一沟槽，在所述电介质层上涂覆第一硬掩模，并且在所述第一硬掩模和所述电介质层中形成所述多个第一沟槽；
从所述第一导线中的每条导线中去除所述第一材料的部分，在所述多个第一沟槽中的每个沟槽中形成第一凹陷；以及
先于在所述电介质层中形成所述多个第二沟槽，将第二硬掩模涂覆到所述第一凹陷中，其中，所述第二沟槽延伸穿过所述第一硬掩模。
2.根据权利要求1所述的方法，还包括：去除所述第二材料的部分，以在所述多个第二沟槽中的每个沟槽中形成第二凹陷；以及将第三硬掩模涂覆到所述第二凹陷中。
3.根据权利要求2所述的方法，还包括：在所述电介质层、所述第一硬掩模、所述第二硬掩模、以及所述第三硬掩模之上形成第二电介质层；在所述第二电介质层中形成第一过孔开口并暴露所述第二硬掩模的部分；去除所述第二硬掩模的所暴露的部分以形成第二过孔开口；以及利用所述第一材料来填充所述第一过孔开口和所述第二过孔开口，以形成过孔。
4.根据权利要求2所述的方法，还包括：在所述电介质层、所述第一硬掩模、所述第二硬掩模、以及所述第三硬掩模之上形成第二电介质层；在所述第二电介质层中形成第一过孔开口并暴露所述第三硬掩模的部分；选择性地去除所述第三硬掩模的所暴露的部分来形成第二过孔开口；以及利用所述第二材料来填充所述第一过孔开口和所述第二过孔开口，以形成过孔。
5.根据权利要求1所述的方法，其中，通过对所述电介质层的光刻来形成所述多个第一沟槽和所述多个所述第二沟槽。
6.根据权利要求1所述的方法，其中，通过基于间隔体的间距划分来形成所述多个第一沟槽和所述多个所述第二沟槽。
7.根据权利要求1所述的方法，其中，所述第一导线与所述第二导线平行。
8.根据权利要求1所述的方法，其中，所述第一体电阻率在20℃时为5.0μΩ·cm或更大，并且所述第二体电阻率在20℃时为4.0μΩ·cm或更小。
9.根据权利要求8所述的方法，其中，所述第一体电阻率在20℃时在5.0至8.0μΩ·cm的范围内，并且所述第二体电阻率在20℃时在1.0至4.0μΩ·cm的范围内。
10.根据权利要求1所述的方法，其中，所述电介质层呈现小于3.9的介电常数。
11.根据权利要求10所述的方法，其中，所述电介质层呈现在1.5至3.8的范围内的介电常数。
12.一种集成电路，包括：
第一电介质层，所述第一电介质层包括表面；
在所述电介质层的表面中定义的多个第一沟槽；
多条第一导线，其中，在所述第一沟槽中的每个沟槽中形成所述第一导线中的每条导线，其中，所述第一导线包括具有第一体电阻率的第一材料；
在所述电介质层的表面中定义的多个第二沟槽；以及
多条第二导线，其中，在所述第二沟槽中的每个沟槽中形成所述第二导线中的每条导线，其中，所述第二导线包括具有第二体电阻率的第二材料，其中，所述第一体电阻率和所述第二体电阻率不同；并且
所述集成电路还包括硬掩模层，所述硬掩模层包括设置在所述第一电介质层之上的第一硬掩模以及设置在所述第一材料之上的第二硬掩模。
13.根据权利要求12所述的集成电路，其中，所述硬掩模层还包括设置在所述第二材料之上的第三硬掩模。
14.根据权利要求13所述的集成电路，还包括：设置在所述硬掩模层之上的第二电介质层；位于所述第二电介质层中的第一过孔开口以及邻接所述第一过孔开口的位于所述第二硬掩模层中的第二过孔开口；以及位于所述第一过孔开口和所述第二过孔开口中的由所述第一材料形成的过孔，其中，所述过孔接触所述第一导线中的一条导线。
15.根据权利要求13所述的集成电路，还包括：设置在所述硬掩模层上方的第二电介质层；位于所述第二电介质层中的第一过孔开口以及邻接所述第一过孔开口的位于所述第三硬掩模层中的第二过孔开口；以及位于所述第一过孔开口和所述第二过孔开口中的由所述第二材料形成的过孔，其中，所述过孔接触所述第二导线中的一条导线。
16.根据权利要求12所述的集成电路，其中，所述多条第一导线与所述多条第二导线平行。
17.根据权利要求12所述的集成电路，其中，所述多条第一导线和所述多条第二导线交替跨所述第一电介质层的表面。
18.根据权利要求12所述的集成电路，还包括：沉积在所述多个第二沟槽中的每个沟槽与所述多条第二导线中的每条导线之间的屏障层。
19.根据权利要求12所述的集成电路，其中，所述第一导线呈现第一高度并且所述第二导线呈现第二高度，并且所述第一高度与所述第二高度不同。
20.根据权利要求12所述的集成电路，其中，所述第一体电阻率在20℃时为5.0μΩ·cm或更大，并且所述第二体电阻率在20℃时为4.0μΩ·cm或更小。
21.根据权利要求20所述的集成电路，其中，所述第一体电阻率在20℃时在5.0至8.0μΩ·cm的范围内，并且所述第二体电阻率在20℃时在1.0至4.0μΩ·cm的范围内。
22.根据权利要求12所述的集成电路，其中，所述第一电介质层呈现小于3.9的介电常数。
23.根据权利要求22所述的集成电路，其中，所述第一电介质层呈现在1.5至3.8的范围内的介电常数。
24.根据权利要求15所述的集成电路，其中，所述第二电介质层呈现小于3.9的介电常数。
25.根据权利要求24所述的集成电路，其中，所述第二电介质层呈现在1.5至3.8的范围内的介电常数。
26.一种集成电路，包括：
电介质层；
形成在所述电介质层内的第一组导线，所述第一组导线包括第一导电材料；以及
形成在所述电介质层内的第二组导线，所述第二组导线包括与所述第一导电材料不同的第二导电材料；
其中：
所述第一组导线与所述第二组导线交替，以使得所述第一组的每条导线仅与所述第二组的导线相邻，并且其中，所述第二组的每条导线仅与所述第一组的导线相邻；并且
所述集成电路还包括设置在所述第一组导线的所述第一导电材料之上的第一硬掩模。
27.根据权利要求26所述的集成电路，其中，所述第二导电材料呈现出比所述第一导电材料更低的电迁移。
28.根据权利要求26所述的集成电路，其中，所述第一导电材料包括铜并且所述第二导电材料包括钨。
29.一种沉积导线的方法，包括：
在电介质层的表面中形成多个第一沟槽；
形成多条第一导线，其中，所述第一导线中的每条第一导线形成在所述第一沟槽中的每个第一沟槽中，并且所述第一导线由具有第一体电阻率的第一材料形成；
在所述电介质层的所述表面中形成多个第二沟槽；
形成多条第二导线，其中，所述第二导线中的每条第二导线形成在所述第二沟槽中的每个第二沟槽中，并且所述第二导线由具有第二体电阻率的第二材料形成；
其中：
所述第一体电阻率和所述第二体电阻率不同；并且
所述多个第一沟槽和所述多个第二沟槽通过基于间隔体的间距划分而形成。
30.一种集成电路，包括：
包括表面的第一电介质层；
在所述电介质层表面中限定的多个第一沟槽；
多条第一导线，其中，所述第一导线中的每条第一导线形成在所述第一沟槽中的每个第一沟槽中，其中，所述第一导线包括具有第一体电阻率的第一材料；
在所述电介质层表面中限定的多个第二沟槽；以及
多条第二导线；
其中：
所述第二导线中的每条第二导线形成在所述第二沟槽中的每个第二沟槽中；
所述第二导线包括具有第二体电阻率的第二材料；
所述第一体电阻率和所述第二体电阻率不同；并且
所述第一导线呈现出第一高度并且所述第二导线呈现出与所述第一高度不同的第二高度。
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