TWI564994B - 沈積導線的方法及積體電路 - Google Patents

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安東尼 史密茲
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Description

沈積導線的方法及積體電路
本揭露關於透過雙重圖案化及填充技術形成不同金屬材料之平行導線的方法。
當積體電路特徵(feature)被微縮(特別是具有低於50nm的臨界尺度(critical dimension))以及功率密度增加時，電子遷移(electromigration)變為相對更加突顯。電子遷移被理解為由於在導體中離子移動的材料之傳輸。電子遷移可造成在互連(interconnect)中形成突丘(hillock)或是空洞(void)且可最後導至在可靠度(reliability)上的降低或是電路之失效。為降低電子遷移以及其它招致失效的應力，耐火/難熔金屬(refractory metal)持續針對在互連製造上的使用而被研究。然而，耐火金屬展現增加的體積電阻率(bulk resistivity)，其負面的影響觀測的電阻。
此外，當特徵尺寸(feature size)下降，互連延遲可超過閘極延遲且形成整體裝置延遲之相對大的部分。互連延遲被理解為至少部分由電阻電容延遲(resistive-capacitance delay)所引起。電阻電容延遲(或RC延遲)被理解為如電阻之函數的信號傳播的延遲，其又部分的取決於金屬導線組成的體積電阻率，並且為絕緣體電容之函數，其部分的取決於中間層(interlayer)介電質之介電系數(permittivity)。在體積中展現相對較低的電阻率之材料一般更趨向於電子遷移。
因此，當特徵尺寸持續減低時，在一些實例中，空間以強調對各種應力之互連延遲及電阻(像是造成在電子遷移及熱機械失效的該些者)而保持用於在互連設計上的改善。
100‧‧‧介電層
102‧‧‧表面
104‧‧‧凹槽
106‧‧‧凹槽
108‧‧‧導線
110‧‧‧導線
112‧‧‧擴散障壁/附著層
114‧‧‧第二介電層
116‧‧‧介層窗
118‧‧‧介層窗
120‧‧‧硬掩膜
400‧‧‧介電層
402‧‧‧表面
430‧‧‧光阻劑
404‧‧‧凹槽
405‧‧‧第一材料
408‧‧‧導線
432‧‧‧光阻劑
406‧‧‧凹槽
407‧‧‧第二材料
410‧‧‧導線
600‧‧‧介電層
642‧‧‧光阻劑層
644‧‧‧介電障壁
646‧‧‧硬掩膜
647‧‧‧表面
648‧‧‧抗反射塗佈
650‧‧‧第一間隔器材料
602‧‧‧表面
652‧‧‧間隔器
654‧‧‧開口
645‧‧‧表面
656‧‧‧脊柱
658‧‧‧間隔器層
660‧‧‧間隔器
604‧‧‧凹槽
605‧‧‧第一導線材料
606‧‧‧凹槽
608‧‧‧導線
610‧‧‧導線
800‧‧‧介電層
802‧‧‧表面
804‧‧‧凹槽
870‧‧‧硬掩膜
872‧‧‧表面
808‧‧‧導線
874‧‧‧凹口
876‧‧‧表面
878‧‧‧硬掩膜
806‧‧‧凹槽
810‧‧‧導線
880‧‧‧凹口
884‧‧‧表面
882‧‧‧第三硬掩膜
900‧‧‧第一介電層
914‧‧‧第二介電層
970‧‧‧第一硬掩膜
978‧‧‧第二硬掩膜
982‧‧‧第三硬掩膜
908‧‧‧材料
991‧‧‧開口
992‧‧‧開口
916‧‧‧介層窗
910‧‧‧導線
995‧‧‧開口
996‧‧‧開口
918‧‧‧介層窗
上述及本揭露對其它特徵以及達到他們的方法可藉參考下列採用連同所附圖式於此說明的實施例之說明而變為更明白且更佳理解，其中：圖1闡述包括從不同的材料形成導線的介電層之實施例的上面、剖面透視圖，其中第一材料之導線走向平行於第二材料之導線；圖2闡述包括從不同材料形成複數個導線的第一介電層和包括用於連接第一材料之導線之一者的介層窗及用於連接第二材料之導線之一者的介層窗之第二介電層的實施例的剖面視圖；圖3闡述使用微影在介電層中形成第一及第二材料之 導線的方法的實施例；圖4a到4h闡述依據繪示於圖3的方法在介電層中形成導線之實施例，其中圖4a闡述用於在第一介電層中形成凹槽的圖案化光阻劑；圖4b闡述在介電層中形成的第一組凹槽；圖4c闡述沈積在第一組凹槽中的第一導線材料及過載；圖4d闡述在平坦化過載之後的第一組導線；圖4e闡述用於第二組凹槽的圖案化光阻劑；圖4f闡述形成在用於第二組導線之介電層中的第二組凹槽；圖4g闡述沈積在包括過載的第二組凹槽中的第二導線材料；圖4h闡述在移除過載以及第一組導線之後具有第二組導線的介電層；圖5闡述使用基於間距分離的間隔器之介面層中形成第一及第二材料之導線之方法的實施例的流程圖；圖6a到6k闡述依據在圖5中繪示的方法在介電層中導線形成的實施例，其中圖6a闡述圖案化光阻劑；圖6b闡述形成在圖案化光阻劑之上的第一間隔層；圖6c闡述移除以在圖案化光阻劑之任一側上形成間隔器之部分的間隔層；圖6d闡述在移除圖案化光阻劑之後的第一組間隔器；圖6e闡述從犧牲硬掩膜形成的脊柱；圖6f闡述第二間隔層；圖6g闡述第二組間隔層；圖6h闡述形成在第一介電之層中的凹槽；圖6i闡述沈積在介電層中的第一導線材料；圖6j闡述在移除第一導線材料之過載、形成第一組導線、移除脊柱以及蝕刻介電層之後的第二組凹槽之形成；圖6k闡述在沈積第二材料及移除第二材料之過載 之後在第二組凹槽中形成第二組導線；圖7闡述在用於在第一介電層中連接導線的第二介電層中形成介層窗之實施例的方法；圖8a到8h闡述依據圖7所闡述的方法之導線及硬掩膜形成之實施例；其中圖8a闡述形成在第一硬掩膜及第一介電層中的第一組凹槽；圖8b闡述形成在第一組凹槽中的第一組導線；圖8c闡述在導線之上的凹槽中形成的凹口；圖8d闡述在第一組導線之上於凹口中沈積的第二硬掩膜；圖8e闡述形成在第一硬掩膜及第一介電層中的第二組凹槽；圖8f闡述形成在第二組凹槽中的第二組導線；圖8g闡述在第二組導線之上於第二組凹槽中形成的第二組凹口；圖8h闡述在第二組凹口中第二組導線之上形成的第三硬掩膜；圖9a到9e闡述依據在圖7中所闡述的方法之介層窗的形成之實施例，其中圖9a闡述沈積在第一、第二及第三硬掩膜之上的第二介電層；圖9b闡述形成在第二介電層中的開口及形成在第二硬掩膜中的開口；圖9c闡述在第二介電層及第二硬掩膜中形成的開口中所形成的介層窗；圖9d闡述形成在第二介電層中的開口及形成在第三硬掩膜中的開口；圖9e闡述在第二介電層及第三硬掩膜中之開口中形成的介層窗。
【發明內容及實施方式】
本揭露關於透過雙重圖案化及填充技術形成在介電層 中不同的金屬材料之平行導線的方法以及藉由這類方法形成的裝置。此方法可應用於展現50nm或以下之節點尺寸(node size)的裝置，像是在5nm到50nm之範圍，其包括5nm到20nm、12nm、8nm等。然而，此方法也可應用到具有較大節點尺寸的裝置。特別是，本揭露供應中間層介電質，其包括具有表面的至少一介電層。不同材料之導線係形成在介電層之表面。在中間層介電質中於提供的用於導線之多個材料中，導線材料性質能基於像是導線打算載送的功率量以及信號能藉由導線在其上傳送的理想速度之因子來選擇。因此，在提供包括如於此揭示由不同材料所形成之導線的介電層上，導線材料可基於理想的導線之函數來選擇。舉例來說，功率載送導線係由展現相對低電子遷移的材料所形成，反之信號載送導線係由展現相對低電阻率的材料所形成。
再來，電子遷移係理解為由於在導線中離子之移動而傳送材料。電子遷移可造成在互連中形成突丘或空洞且可最後導致在可靠度上的降低或電路之失效。為降低電子遷移以及其它招致失效的應力，耐火/難熔金屬(refractory metal)持續針對在互連製造上的使用而被研究。然而，耐火金屬展現增加的體積電阻率(bulk resistivity)，其負面的影響觀測的電阻，增加電阻電容(RC)延遲。電阻電容延遲(或RC延遲)被理解為如下之函數的信號傳播的延遲，1)電阻之函數，電阻又部分的取決於金屬導線組成的電阻率，以及2)絕緣體(insulator)電容之函數，絕緣體電容部 分的取決於中間層介電質之介電系數。因此，展現相對低電子遷移的材料由於互連延遲可能不合適於信號載送連接。並且反之亦然，展示相對低的體積電阻率之材料趨向為相對地更易於電子遷移。
圖1闡述具有表面102的介電層100之實施例，在表面中界定了一些凹槽，包括第一凹槽104及第二凹槽106，其可例如形成金屬化層。導線係提供在凹槽中。第一組凹槽104包括第一材料的導線108，並且第二組凹槽106包括第二材料之導線110。在當闡述由兩種材料所形成的導線的同時，亦可形成多於兩種材料之導線，像是三種材料或四種材料。可選擇地，擴散障壁(diffusion barrier)、附著層(adhesion layer)或兩者(由112所代表)取決於例如導線材料及介電層100材料之選擇而在沈積導線108、110之前在凹槽104、106內沈積。
在進一步的實施例中，像是在圖2中所闡述的，額外的介電層，像是第二介電層114，係沈積在第一介電層100之上。介層窗116、118係形成在第二介電層中。在實施例中，介層窗係由展示相似體積電阻率、電子遷移特性或兩者之材料所形成，如介層窗接觸之導線的材料。在範例中，介層窗係由與對其為接觸的導線之材料相同的材料所形成。在這類範例中，介層窗116係由與導線108相同的材料所形成，並且介層窗118係由與導線110相同的材料所形成。硬掩膜120，包括一或以上的硬掩膜材料，存在於第一介電層100和第二介電層114之間。進一步而 言，在範例中，擴散障壁、附著層或兩者(再由112所代表)出現在介層窗開口之牆壁上。
一或以上的介電層100、114包括介電材料。介電材料係理解成作為絕緣體但在施加電場的同時被極化的材料。在實施例中，介電質包括低k(low-k)介電質，也就是，具有低於3.9之介電常數，亦即二氧化矽之介電常數，包括所有從1.5到3.8之所有值及範圍，像是1.7、1.9、2.1、2.8、2.7等。介電材料可自其來選擇的非限制範例包括氟摻雜(fluorine-doped)的二氧化矽、碳摻雜的氧化物(亦即，碳摻雜的二氧化矽)、有機矽鹽玻璃(organo silicate glass)、含氧碳化矽(silicon oxycarbide)、氫化含氧碳化矽(hydrogenated silicon oxycarbide)、多孔的二氧化矽以及有機聚合物介電質，有機聚合物介電質像是聚醯亞胺(polyimide)、聚四氟乙烯(polytetrafluoroethylene)、聚降冰片烯(polynorbornene)、苯環丁烯(benzocyclobutene)、含氫矽酸鹽類(hydrogen silsequioxane)以及甲基矽氧烷(methylsilsesquioxane)。各個介電層材料獨自從上面所選擇。在範例中，介電層係從相同材料或不同材料來形成。進一步而言，在實施例中，各個介電層具有在50nm到300nm之範圍人的厚度，包括其中所有值及範圍，像是100nm到300nm、100nm到200nm等。
在實施例中，第一導線及第二導線展現不同的體積電阻率。在實施例中，第一體積電阻率大於第二體積電阻 率。例如，第一導線，亦即第一材料之導製，展現第一體積電阻率，在20℃為5.0μΩ‧cm或以上，包括從5.0μΩ．cm到8.0μΩ．cm之所有值及範圍，像是5.5μΩ．cm、5.6μΩ．cm、6.0μΩ．cm、7.1μΩ．cm。第一導線材料例如包括鎢、鈷、釕、鉬或包括一或以上的這些元素之合金。在一些實施例中，合金包括具有銅或鋁之上述者的其中之一。在特定實施例中，第一導線並不包括銅。第二導線，亦即第二材料之導線，在20℃展現第二體積電阻率，為4.0μΩ．cm或以下，包括從1.0μΩ．cm到4.0μΩ．cm之所有值及範圍，像是1.7、2.7等。第二導線材料例如包括銅、鋁、金、銀或包括一或以上的這些元素之合金。如由本領域具有通常知識者所理解，實際電阻率由各個部分藉由導線幾何指定的材料所展現。
在當導線幾何被闡述為一般的方形或矩形且具有相對尖銳的角的同時，導線幾何亦可為圓形、橢圓或展現變化半徑的圓角(rounded corner)。此外，請再參照圖1，導線之高度可變化為介於材料之間，其中第一材料之導線展現不同於第二材料之導線的高度。在幾何上的變化可允許導電的導線面積被裁剪以用於較高電阻率材料來提供全體導線之較低電阻。在一範例中，如闡述的，第一材料之導線108具有比第二材料之導110線更大的高度。然而，在實施例中，第二材料之導線可大於第一材料之導線。
圖3闡述在介電層中及在特定實施例中，從金屬化層形成形成第一及第二材料之導線的方法300之實施例。方 法包括在介電材料302之表面中形成第一組凹槽。在一實施例中，凹槽係透過微影-蝕刻-微影-蝕刻方案(litho-etchlitho-etch scheme(雙重蝕刻方案))而使用微影(lithography)來形成。在另一實施例中，凹槽係使用間隔器為基的(spacer-based)間距分離來形成。在進一步的實施例中，兩個方法可皆使用以形成在介電層中的凹槽。在形成第一凹槽之後，導線係於具有第一材料304之各個凹槽內形成。在實施例中，導線係使用汽相沈積(vapor deposition)處理來形成，這類化學汽相沈積或物理汽相沈積包括磁控管濺鍍(magnetron sputtering)。
接著第二組凹槽係形成306在介電層表面中。第二組凹槽再使用微影、間隔器為基的間距分離或其結合而於介電層中形成。在形成第二組凹槽之後，導線係在具有第二材料306之凹槽內形成。導線係使用電沈積處理(electrodeposition process)、汽相沈積處理或其結合來形成，像是在銅的情形中，其中物理汽相沈積系使用以形成種子層，其接著是電沈積。
在實施例中，對上述擴充說明的是，第一組凹槽使用微影來形成，且特別的是光學微影(optical lithography)以及電子束(e-beam)或是極紫外線微影(extreme ultraviolet lithography)。在微影中，光阻劑材料係使用鑄造處理(casting process)，像是旋塗(spin coating)而鑄造至介電層上。光阻劑材料例如包括光敏聚合物(optically sensitive polymer)。使用掩膜方面，圖案係使用具有157nm到436 nm之範圍中的波長，包括其中所有值及範圍，例如像是193nm而投射至光阻劑上。光阻劑被顯影(develop)並且如圖4a所闡述，基於投射的圖案，光阻劑430之部分係曝露介電層400之表面402之部分而移除。接著蝕刻介電層之曝露的表面，在表面402中形成凹槽404，並且光阻劑之剩餘如圖4b所闡述像是藉由灰化處理(ashing process)而被移除。蝕刻係理解為藉由物理或化學移除處理來移除材料。物理移除處理之範例包括離子撞擊(ion bombardment)並且化學處理之範例包括氧化還原反應(oxidation-reduction reaction)。灰化係理解為用於移除光阻劑之處理，像是藉由使用氧或氟電漿的電漿灰化。
第一材料405接著沈積在介電層400之表面402之上且沈積進入第一組凹槽404，如圖4c所闡述。第一材料405係使用沈積處理來沈積，包括化學汽相沈積(其包括原子層沈積)或像是磁控管濺鍍的物理汽相沈積。第一材料405之過載(overburden)，亦即出現在介電層400之表面402之上或上頭的第一材料之量，接著藉由化學機械平坦化(chemical mechanical planarization)，或其它平坦化處理，或像是氧化(oxidation)的化學移除處理進行移除。如在圖4d中所闡述，移除過載以曝露介電層將沈積的第一材料分離成導線408。
可選擇地，在第一導線材料沈積進入凹槽之前，擴散障壁、附著層或兩者(請見圖1之112)係沈積至凹槽404之表面上。擴散障壁、附著層或兩者之選擇係基於例如導 線材料以及介電層自其形成之材料的選擇。在範例中，這些層係使用汽相沈積(化學或物理)或藉由原子層沈積處理(atomic layer deposition process)來進行沈積。
在形成第一組導線之後，形成第二組導線。同樣，使用微影上，光阻劑材料係再使用像是旋塗的鑄造處理來鑄造至介電材料上。光阻劑材料例如包括光敏聚合物。光阻劑可相同或不同於用以形成第一組凹槽之該些者。使用掩膜上，圖案係使用具有157nm到436nm之範圍中的波長，包括其中的所有值及範圍，例如像是193nm，而被投射至光阻劑上。在其它實施例中，極紫外線放射或x光係使用以圖案化。光阻劑被顯影並且如圖4e所闡述，基於投射的圖案，光阻劑432之部分係曝露介電層400之表面402的部分再度被移除。接著蝕刻介電層400之曝露的表面402、在表面402中形成用於第二導線材料的第二組凹槽406，並且光阻劑之剩餘係如圖4f所闡述，像是藉由灰化處理進行移除。
第二材料407接著沈積在介電層400之表面402之上且沈積進入第二凹槽406，如圖4g所闡述。第二材料407係使用沈積處理來沈積，包括化學汽相沈積或像是磁控管濺鍍的物理汽相沈積。在進一步的實施例中，其中第二材料為銅，銅係使用物理汽相沈積進行沈積以在凹槽中形成種子層，並且接著凹槽之剩餘者藉由電鍍(electroplating)所沈積的銅來填充。第二材料407之過載係由化學機械平坦化來移除。如在圖4h中所闡禁，移除過載提供介電層 400，包括一或以上的第二凹槽406，第二凹槽406包括形成在凹槽406之各者內的第二材料之導線410。除了第一導線408以下的第二組導線410以形成在相同的介電層400之表面402的第一組及第二組導線兩者而亦形成在介電層400中。
如上面所注意到的，在另一實施例中，間隔器為基的間距分離係使用以形成在開口內不同的材料之導線。間隔器為基的間距分離之簡短概要係於此參考圖5來說明且闡述於圖6a到6g中。
圖5為間隔器為基的間距分離整方法的實施例的流程圖。介電層例如包括置於介電層之上的介電障壁、置於介電障壁之上的犧牲硬掩膜，以及可選擇的置於犧牲硬掩膜之上抗反射的(anti-reflective)塗佈，其進一步參考圖6a來說明。在實施例中，處理以將鑄造到介電層502上的光阻劑進行圖案化而開始。第一間隔器層係接著在圖案化的光阻劑及介電表面504之上的共形層(conformal layer)中沈積。接著間隔器層被非等向性地(anisotropically)蝕刻，留下了牆壁並且移除了光阻劑，形成第一組間隔器506。
第二組間隔器係藉由非等向性蝕刻進入犧牲硬掩膜、移除抗反射塗佈及在犧牲硬掩膜508中形成用於第二間隔器層的脊柱來形成。第二間隔器層接著在犧牲硬掩膜510中形成的脊柱之上沈積。第二間隔層接被非等向性的蝕刻512。介電障壁及介電質被蝕刻，在介電層中形成凹槽514。在實施例中，第一導線材料接著沈積進入在介電層 中形成的凹槽以及打磨表面以曝露脊柱且形成第一組導線516。脊柱接著被移除516並且介電層再次被蝕刻形成第二組凹槽518。接著第二導線材料在第二組凹槽中沈積並且打磨表面以移除任何的過載及曝露第一組導線而形成第二組導線520。
對上述擴充說明的是，以圖6a開始，介電層600係提供包括置於介電層600之頂部上的介電障壁644以及置於介電障壁644之上的犧牲硬掩膜646。此外，選擇性的抗反射塗佈648係置於犧牲硬掩膜646之上。例如藉由旋塗來施塗硬掩膜及抗反射塗佈。或者，其它沈積處理也可以被使用。
光阻劑之層係沈積在介電障壁644及硬掩膜646之上以及選擇性的藉由鑄造沈積在反射塗佈之上。光阻劑係由微影來圖案化。在特定實施例中，使用光學微影，其中圖案係使用具有157nm到436nm之範圍中的波長，包括其中所有的值及範圍，例如像是193nm，而被投射到光阻劑層642上。光阻劑層642被顯影並且光阻劑之部分被移除，曝露介電層之上表面之部分(其由抗反射塗佈648或硬掩膜646之上表面647所界定，取決於哪一個呈現為在光阻劑下面的上層)。
第一間隔器材料650之層係在圖案化的光阻劑642及抗反射塗佈表面647之上沈積，如圖6b所闡述。在實施例中，間隔器之層為共形塗佈(conformal coating)，其被理解成使曝露的表面(包括光阻劑之側壁及上表面以及抗 反射塗佈之曝露的表面647)一致的塗佈且在所有這類表面之上展現一致的厚度，其中此厚度顯得對隨後的處理步驟來說是恆定的。在實施例中，塗佈厚度之變化為平均塗佈厚度的+/-20%。間隔器層接著被非特向性的蝕刻，移除間隔器層之部分，其一般平行於介電層600之上表面603，如圖6c所闡述。亦像是藉由灰化來移除光阻劑642的剩餘。這形成具有在其之間開口654的第一組間隔器652，如圖6d所闡述。上表面647再次被非等向性的蝕刻，移除間隔器652、抗反射塗佈648以及在一般平行於介電層之上表面602的間隔器之間的犧牲硬掩膜646。如圖6e所闡述，此從介電障壁644之表面645上的犧牲硬掩膜646形成一連串的脊柱656。
間隔器材料之第二層658係置於脊柱656及介電質之上表面之上，其現藉由介電障壁644之上表面645來界定，如圖6f所闡述。又在實施例中，間隔器材料之第二層658為共形塗佈。在範例中，間隔器材料之第一及第二層係自相同或不同的材料形成。間隔器層658接著被非特向性的蝕刻，移除間隔器層658之部分，其一般平行於介電層600之上表面602。此形成如在圖6g中所闡述具有從位於交替的間隔器660之間犧牲硬掩膜所形成之脊柱656的第二組間隔器660。介電障壁644及介電質之上表面645被非等向性蝕刻形成第一組凹槽604，如在圖6h中所闡述。
接著第一導線材料605沈積進入第一組凹槽604，如 圖6i所闡述。像是透過化學機械平坦化移除過載，曝露脊柱656及形成第一組導線608。像是透過灰化而亦移除脊柱656。接著蝕刻介電障壁644及介電層600在介電障壁644及介電層600中形成第二組凹槽606，如圖6j所闡述。這些凹槽接著被填充以第二導線材料，並且移除過載形成第二組導線610，如圖6k所闡述。因此，第一材料之第一組導線608及第二材料之第二組導線610係形成在相同的介電層之表面中。
在進一步實施例中，如上面參考圖2所討論的，介層窗係形成在額外的介電層中，介電層設置在導線設置於其中的介電層之上。介層窗對導線提供電連接性以用於功率及通訊之任一的(或兩者的)。介層窗被理解為通過介電層形成的垂直電連接。形成介層窗之方法的實施例係進一步對照圖7來說明。方法以經由化學汽相沈積或是藉由在第一介電層上鑄造(像是旋塗技術(spin-on techniques))而沈積硬掩膜來開始702。硬掩膜及介電質接著被圖案化及蝕刻704，使用上述的圖案化及蝕刻處理在介電層及硬掩膜中形成第一組凹槽。第一組導線接著藉由利用上述沈積處理將第一導線材料沈積進入第一組開口而形成706。任何過載被平坦化或是否則被移除。導線接著藉由選擇性的移除導線材料的氧化移除或其它電漿或化學蝕刻處理被凹進在硬掩膜之表面下方708。在特定實施例中，導線與介電層表面同高。接著，第二硬掩膜係沈積進入第一導線凹口在曝露的第一導線之上(亦即，導線之表面)形成硬掩膜之 離散區域710。
第二導線係藉由在介電層中圖案化及形成第二組凹槽來形成712。第二導線材料接著使用上述沈積處理被沈積進入凹槽，在第二組凹槽中形成第二組導線714。同樣，任何過載被平坦化或否則被移除。第二組導線接著再透過金屬之蝕刻從硬掩膜之表面凹進716。在特定實施例中，在凹進之後第二組導線與介電層表面同高。第三硬掩膜接著在第二組導線之凹口中沈積718。同樣，第三硬掩膜之離散區域係在曝露導線表面之上形成。這造成硬掩膜層，其包括具有界定於其中的第二及第三硬掩膜之區域的第一硬掩膜。
第二介電層接著形成在第一介電層及硬掩膜層之上720。介層窗開口係藉由將開口圖案化及蝕刻進入第二介電層且接著選擇性的蝕刻第二或第三硬掩膜(取決於介層窗要與哪一個導線連接)來形成722。介層窗材料係接著沈積進入介層窗開口形成介層窗724。
對上述擴充說明的是，在一實施例中，在圖8a中所闡述，蝕刻介電層800及沈積在介電層800之上的第一硬掩膜870以在介電層表面802及硬掩膜870中形成第一組凹槽804。在範例中，硬掩膜係使用鑄造處理、化學汽相沈積處理或物理汽相沈積技術來形成。進一步而言，在範例中，光阻劑被塗佈於使用光微影或像是上述該些者的間隔器為基的間距分離技術所圖案化的硬掩膜之上表面872之上。接著使用先前說明的蝕刻技術來蝕刻介電層及第一 硬掩膜。
如圖8b所闡述，第一組凹槽804係填充以第一導線材料在凹槽804中形成第一材料之導線808。又在範例中，導線係使用包括上述該些者的物理或化學汽相沈積處理來形成。第一組導線808接著從硬掩膜之上表面872被凹進。在實施例中，使用像是金屬之氧化移除來完成導線之凹進。圖8c闡述凹進以形成第一凹口874的導線808。導線在第一硬掩膜870之上表面872下方被凹進了一距離DR1。在範例中，距離DR1在凹槽804的開口之總高度HO1的1%到20%之範圍中，範圍包括其中的所有值及範圍，像是5%、10%等。在特定的實施例中，導線808之上表面876係與介電層800之表面802同高。第二硬掩膜878接著沈積在第一組凹口874中以及在第一導線808之上，如在圖8d中所闡述。在實施例中，第二硬掩膜878區域之上表面與第一硬掩膜870同高。
第二組導線接著藉由使用上面說明的圖案化及蝕刻技術在第一硬掩膜870及介電層800中形成第一組凹槽806的開口而被形成，如圖8e所闡述。第二導線材料接著沈積在凹槽中並且移除過載形成第二導線810，如圖8f所闡述。導線810接著被切除到第一硬掩膜870之上表面872下方形成第二組凹口880，如圖8g所闡述。再一次，使用氧化或其它蝕刻技術。如可被理解的是，假定第一金屬導線以第二硬掩膜來塗佈，第一組導線在第二導線凹進處理期間保持未受影響。在範例中，導線凹進一距離DR2， 其在開口806之總高度HO2的1%到20%之範圍中，包括其中的所有值及範圍，像是5%、10%等。在特定範例中，導線808之上表面884與介電層800之表面802同高。第三硬掩膜882接著使用上面所說明的技術沈積在凹口中，如圖8h所闡述。在範例中，第三硬掩膜882之上表面與第一硬掩膜之上表面872同高。
轉到圖9a來看，在形成第一介電層之後，第二介電層914係形成在第一介電層900以及包括第一硬掩膜970、第二硬掩膜978及第三硬掩膜982的硬掩膜層之上。第二介電層係使用鑄造處理或汽相沈積處理(包括上面說明的該些者)而沈積在第一介電層之上。
為對在第一介電層中的導線提供連接性，藉由形成兩個開口，一者在第二介電層中且一者在覆蓋要被連接到介層窗之導線的硬掩膜中，介層窗形成在第二介電層內。如圖9b所闡述，第一介層窗開口991，其延伸通過第二介電層914，係藉由如先前所說明的圖案化及蝕刻來形成。舉例來說，若介層窗要將由第一材料908形成的導線連接的話，第二硬掩膜978之曝露部分係被選擇性的移除以形成第二介層窗開口992。介層窗材料接著沈積進入第一及第二開口991、992形成介層窗916，如圖9c所闡述。在實施例中，第一介層窗材料係為與第一導線之材料908相同的材料或展現體積電阻率、電子遷移性質或兩者。介層窗接著接觸第一導線。
相似地，若介層窗是要將由第二材料形成的導線910 進行連接的話，介層窗之第一部分係形成在第二介電層中，並且介層窗之第二部分係藉由移除在目標導線之上的第三硬掩膜982來形成。如圖9d所闡述，第一介層窗開口995，其延伸通過第二介電層914，係藉由圖案化及蝕刻來形成。第二介層窗開口996係形成在位於要被連接的導線910上方的第三硬掩膜之曝露部分中。一旦形成介層窗開口，介層窗材料接著沈積進入第一及第二開口995、996，形成介層窗918，如圖9e所闡述。在實施例中，介層窗材料是與第二導線910之材料相同的材料或是展現相似的體積電阻率、電子遷移性質或兩者。介層窗接著接觸第二導線。
假定硬掩膜之各者展現不同於其它硬掩膜的蝕刻選擇性，移除單獨的硬掩膜可在不影在其它硬掩膜下完成，亦即，曝露在其它硬掩膜下面的介電質或導線。舉例來說，當移除位於給定第一導線之上的第二硬掩膜之部分時，第一及第三硬掩膜保持完整，將介電材料與最接近相關第一材料之導線的第二材料之導線隔離。當移除位在給定第二導線之上的第三硬掩膜之部分時，第一及第二硬掩膜保持完整，將介電材料與最接近相關第二材料之導線的第一材料之導線隔離。在實施例中，介層窗開口具有1.5倍的導線間隔WS之間距PW(包括第一及第二導線)的寬度WO。間距可被了解為在相似特徵或鄰近導線之間的距離，其闡述為中心點到中心點；然而，其亦可從各個導線之左或右邊緣算起。這允許減緩當形成第一及第二組凹槽時重疊的 需要。進一步而言，可改善介層窗-金屬短路邊限(shorting margin)，其被了解為設置以防止短路的特徵之間錯誤或距離的邊限。在減緩重疊及改善介層窗-金屬短路邊限上，改善了互連之整體效能及可靠度。
在當上述用於第二介電層中形成介層窗的處理以在第一介電層中連接導線被討論於微影-蝕刻-微影-蝕刻圖案形成之上下文中的同時，如上面所說明的，當使用間隔器為基的間距分離形成互連時，可施行相似的處理。
在實施例中，介電層包括一或以上彼此平行形成的第一材料及第二材料的導線。此外，一或以上第一及第二材料之導線可選擇的形成彼此不平行。進一步來說，第一及第二導線輪流/交替橫過介電層之表面(像是如圖1所闡述)；然而，在每個實施例中不是所有的導線需要交替橫過表面。
在實施例中，一或以上的介電層設置在積體電路中。導線及介層窗(當出現時)係用以將各種與積體電路相關的組件進行連接。組件例如包括電晶體、二極體、電源、電阻、電容、電感、感測器、收發器、接收器、天線等。與積體電路相關的組件包括裝配於積體電路上的該些者或連接到積體電路的該些者。積體電路不是類比的就是數位的並且可被使用於一些應用中，像是微處理器、光電子學、邏輯方塊、音頻放大器等，其取決於與積體電路相關的組件。積體電路可被運用為用於在電腦中執行一或以上相關的功能之晶片組的一部分。
參考於此的序數(ordinal number)，像是第一及第二，係為了方便及明確的目的以輔助說明。再進一步來說，參考「頂部」、「底部」、「側」等係提供來為了方便及明確的目的以輔助說明。
據此，本發明之態樣係關於沈積導線的方法。方法包括形成複數個第一凹槽於介電層之表面並且形成複數個第一導線，其中第一導線之各者係形成在第一凹槽之各者中。再進一步而言，第一導線係由具有第一體積電阻率之第一材料所形成。
方法亦包括形成複數個第二凹槽於介電層之表面中並且形成複數個第二導線，其中第二導線之各者係形成於第二凹槽之各者中。第二導線係由具有第二體積電阻率之第二材料所形成。進一步而言，第一體積電阻率與第二體積電阻率是不同的。
在實施例中，方法更包括在形成複數個第一凹槽於介電層中之前施塗第一硬掩膜於介電層上，其中複數個第一凹槽係形成在第一硬掩膜以及介電層中。此外，在上述之任何實施例中，第一材料之部分從第一導線之各者移除，形成第一凹口於複數個第一凹槽之各者中。進一步而言，在上述之實施例中，在形成複數個第二凹槽於介電層中之前第一硬掩膜係施塗到第一凹口中，其中第二凹槽亦延伸通過第一硬掩膜。同樣，在上述的實施例中，移除第二材料之部分，形成第二凹口於複數個第二凹槽之各者中；以及施塗第三硬掩膜到第二凹口中。
在上述之實施例的任一個中，方法亦包括在第一介電層、第一硬掩膜、第二硬掩膜及第三硬掩膜之上形成第二介電層。方法亦包括在第二介電層中形成第一介層窗開口並且曝露第二硬掩膜之部分。方法更包括第二硬掩膜之部分以形成第二介層窗開口。此外，以形成介層窗的第一材料填充第一介層窗開口與第二介層窗開口。或者或此外，在上述實施例之任一個中，方法亦包括在第一介電層材料、第一硬掩膜、第二硬掩膜及第三硬掩膜之上形成第二介電層材料。方法更包括在第二介電層中形成第一介層窗開口並且曝露第三硬掩膜之部分且選擇性的移除第三硬掩膜之部分以形成第二介層窗開口。方法額外的包括以形成介層窗的第二材料填充第一介層窗開口及第二介層窗開口。
在上述實施例之任一個中，在形成第二導線之前，障壁層可選擇的沈積在複數個第二凹槽中。再進一步而言，在上述實施例之任一個中，複數個第一凹槽及複數個第二凹槽係藉由介電層之微影-蝕刻-微影-蝕刻來形成。或者或此外，在上述實施例之任一個中，複數個第一凹槽及複數個第二凹槽係藉由間隔器為基的間距分離來形成。
在上述實施例之任一個中，形成第一導線而平行於第二導線。此外，在上述實施例之任一個中，第一材料係藉由汽化沈積在複數個第一凹槽中沈積。再進一步來說，在上述實施例之任一個中，第二材料藉由汽化沈積在複數個第二凹槽中沈積。同樣，在上述實施例之任一個中，第一 材料之第一體積電阻率在20℃為5.0μΩ．cm或更大，並且較佳的在20℃為5.0到8.0μΩ．cm的範圍中或更大。進一步而言，第二材料之第二體積電阻率在20℃為4.0μΩ．cm或更小，並且較佳的在20℃為1.0到4.0μΩ．cm的範圍中或更大。此外，在上述實施例之任一個中，介電層展現小於3.9之介電常數且較佳的在1.5到3.8的範圍中。
本案的另一態樣係關於積體電路。在實施例中，積體電路係使用上述說明的方法之任一者來形成。積體電路包括第一介電層，其包括一表面。複數個第一凹槽係界定於介電層表面中。積體電路亦包括複數個第一導線，其中第一導線之各者係形成在第一凹槽之各者中。第一導線包含具有第一體積電阻率的第一材料。積體電路更包括界定在介電層表面中的複數個第二凹槽。進一步而言，積體電路包括複數個第二導線，其中第二導線之各者係形成在第二凹槽之各者中。第二導線包含具有第二體積電阻率的第二材料。第一體積電阻率及第二體積電阻率為不同的。
在實施例中，積體電路更包含硬掩膜，其包含置於第一介電層之上的第一硬掩膜，第二硬掩膜置於第一材料之上；以及第三硬掩膜置於第二材料之上。此外，在實施例中積體電路亦包括置於硬掩膜之上的第二介電層；第一介層窗開口在第二介電層中並彩第二介層窗開口在毗鄰第一介層窗開口的第二硬掩膜中。此介層窗位於第一及第二介層窗開口中從第一材料形成，其中介層窗接觸第一導線的 其中之一者。或者或除了上述以外，積體電路亦包括置於硬掩膜層之上的第二介電層；第一介層窗開口在第二介電層中並且第二介層窗開口在毗鄰第一介層窗開口的第三硬掩膜中。此介層窗位於的第一及第二介層窗開口中從第二材料形成，其中介層窗接觸第二導線之其中之一。
在上述實施例之任一個中，複數個第一導線平行於複數個第二導線。進一步而言，在上述實施例之任一個中，複數個第一導線及複數個第二導線交替橫過第一介電層表面。此外，在上述實施例的任一個中，障壁層係沈積在複數個第二凹槽及複數個第二導線之各者之間。同樣，在上述實施例的任一個中，第一導線展現第一高度且第二導線展現第二高度，並且第一高度不同於第二高度。
再進一步來說，在上述實施例之任一個中，第一體積電阻率在20℃為5.0μΩ．cm或更大，並且較佳的在20℃為5.0到8.0μΩ．cm的範圍中，並且第二體積電阻率在20℃為或4.0μΩ．cm更小，並且較佳的在20℃為1.0到4.0μΩ．cm的範圍中或更大。此外，在上述實施例之任一個中，第一介電層展現小於3.9的介電常數並且較佳的在1.5到3.8的範圍中。同樣，在上述實施例的任一個中，第二介電層(當出現時)，展現小於3.9的介電常數，並且較佳的在1.5到3.8的範圍中。
又本揭露之進一步態樣係關於積體電路，其包括第一介電層、在介電層內形成的第一組導線以及在介電層內形成的第二組導線，第二組導線包含不同於第一導電材料的 第二導電材料。第一組導線包含第一導電材料並且第二組導線包含不同於第一導電材料的第二導電材料。此外，第一組導線與第二組導線交替使得第一組的各導線僅與第二組的導線相鄰，且其中第二組的各導線僅與第一組的導線相鄰。
在上述之實施例中，第一導電材料具有比第二導電材料更低的電阻。此外，在上述實施例之任一個中，第二導電材料展現比第一導電材料更低的電子遷移。進一步而言，在上述實施例中，第一組導線包含銅。此外，在上述實施例的任一個中，第二組導線包含鎢。再進一步來說，在上述實施例之任一個中，硬掩膜形成在第一組導線的頂上。此外，在上述實施例之任一個中，硬掩膜形成在第二組導線的頂上。
先前說明的數個方法及實施例已為了闡述的目的而被提出。其不打算為詳盡的或限制申請專利範圍到所揭示精確的步驟及/或形式，並且顯而易見的是按照上述教示的許多修改及改變是可能的。其打算藉由於此所附加的申請專利範圍來界定本發明的範圍。
100‧‧‧介電層
102‧‧‧表面
104‧‧‧凹槽
106‧‧‧凹槽
108‧‧‧導線
110‧‧‧導線
112‧‧‧擴散障壁/附著層

Claims (26)

  1. 一種沈積導線的方法，包含：在介電層之表面中形成複數個第一凹槽；形成複數個第一導線，其中該第一導線之各者形成在該第一凹槽之各者中，並且該第一導線由具有第一體積電阻率的第一材料形成；在該介電層之該表面中形成複數個第二凹槽；形成複數個第二導線，其中該第二導線之各者形成在該第二凹槽之各者中，並且該第二導線由具有第二體積電阻率的第二材料形成，其中該第一體積電阻率與該第二體積電阻率不相同；其中該方法更包含：在形成該複數個第一凹槽於該介電層中之前施塗第一硬掩膜於該介層上，並且該複數個第一凹槽形成在該第一硬掩膜及該介電層中；從該第一導線之各者移除該第一材料之部分，在該複數個第一凹槽之各者中形成第一凹口；以及在形成該複數個第二凹槽於該介電層之前，施塗第二硬掩膜到該第一凹口中，其中該第二凹槽延伸通過該第一硬掩膜。
  2. 如申請專利範圍第1項的方法，更包含移除該第二材料之部分，在該複數個第二凹槽之各者中形成第二凹口；以及施塗第三硬掩膜到該第二凹口中。
  3. 如申請專利範圍第2項的方法，更包含在該第一 介電層、該第一硬掩膜、該第二硬掩膜以及該第三硬掩膜之上形成第二介電層；在該第二介電層中形成第一介層窗開口並且曝露該第二硬掩膜之部分；移除該第二硬掩膜之該曝露部分以形成第二介層窗開口；以及以形成介層窗的第一材料填充該第一介層窗開口和該第二介層窗開口。
  4. 如申請專利範圍第2項的方法，更包含在該第一介電層材料、該第一硬掩膜、該第二硬掩膜及該第三硬掩膜之上形成第二介電層；在該第二介電層中形成第一介層窗開口並且曝露該第三硬掩膜之部分；選擇性的移除該第三硬掩膜之該曝露的部分以形成第二介層窗開口；以及以形成介層窗的該第二材料填充該第一介層窗開口和該第二介層窗開口。
  5. 如申請專利範圍第1項的方法，其中該複數個第一凹槽和該複數個第二凹槽藉由對該介電層進行微影來形成。
  6. 如申請專利範圍第1項的方法，其中該複數個第一凹槽和該複數個第二凹槽藉由基於間隔器的間距分離來形成。
  7. 如申請專利範圍第1項的方法，其中該第一體積電阻率在20℃為5.0μΩ．cm或更大。
  8. 如申請專利範圍第1項的方法，其中該第二體積電阻率在20℃為4.0μΩ．cm或更小。
  9. 如申請專利範圍第1項的方法，其中該介電層展現小於3.9的介電常數。
  10. 一種積體電路，包含：第一介電層，包括表面；複數個第一凹槽，界定在該介電層表面中；複數個第一導線，其中該第一導線之各者形成在該第一凹槽之各者中，其中該第一導線包含具有第一體積電阻率的第一材料；複數個第二凹槽，界定在該介電層表面中；以及複數個第二導線；其中：該第二導線之各者形成在該第二凹槽之各者中；該第二導線包含具有第二體積電阻率的第二材料；該第一體積電阻率和該第二體積電阻率不相同；以及該積體電路更包含硬掩膜層，其包含置於該第一介電層之上的第一硬掩膜，第二硬掩膜置於該第一材料之上。
  11. 如申請專利範圍第10項的積體電路，其中該硬掩膜層更包含第三硬掩膜置於該第二材料之上。
  12. 如申請專利範圍第11項的積體電路，更包含置於該硬掩膜層之上的第二介電層；第一介層窗開口在該第二介電層中並且第二介層窗開口在毗鄰該第一介層窗開口的該第二硬掩膜層中；以及介層窗位於該第一及第二介層窗開口中從該第一材料形成，其中該介層窗接觸該第一導線的其中之一。
  13. 如申請專利範圍第11項的積體電路，更包含置於該硬掩膜層之上的第二介電層；第一介層窗開口在該第 二介電層中並且第二介層窗開口在毗鄰該第一介層窗開口的該第三硬掩膜層中；以及介層窗開口位於該第一及第二介層窗開口中從該第二材料形成，其中該介層窗接觸該第二導線的其中之一。
  14. 如申請專利範圍第10項的積體電路，其中該第一導線展現第一高度以及該第二導線展現第二高度並且該第一高度不同於該第二高度。
  15. 如申請專利範圍第10項的積體電路，其中該第一體積電阻率在20℃為5.0μΩ．cm或更大。
  16. 如申請專利範圍第10項的積體電路，其中該第二體積電阻率在20℃為4.0μΩ．cm或更小。
  17. 如申請專利範圍第10項的積體電路，其中該第一介電層展現小於3.9的介電常數。
  18. 如申請專利範圍第12項的積體電路，其中該第二介電層展現小於3.9的介電常數。
  19. 一種積體電路，包含：介電層；形成在該介電層內的第一組導線，該第一組導線包含第一導電材料；以及形成在該介電層內的第二組導線，該第二組導線包含不同於該第一導電材料的第二導電材料；其中該第一組導線與該第二組導線交替使得該第一組的各導線僅與該第二組的導線相鄰，並且其中該第二組的各導線僅與該第一組的導線相鄰；以及 其中該積體電路更包含第一硬掩膜，其置於該第一組的導線之該第一導電材料之上。
  20. 如申請專利範圍第19項的積體電路，其中該第一組導線包含銅。
  21. 如申請專利範圍第20項的積體電路，其中該第二組導線包含鎢。
  22. 如申請專利範圍第19項的積體電路，其中該第一導電材料具有比該第二導電材料更低的電阻。
  23. 如申請專利範圍第19項的積體電路，其中該第二導電材料展現比該第一導電材料更低的電子遷移。
  24. 如申請專利範圍第19項的積體電路，更包含第二硬掩膜，置於該第二組的導線之該第二導電材料之上。
  25. 一種沈積導線的方法，包含：在介電層之表面形成複數個第一凹槽；形成複數個第一導線，其中該第一導線之各者形成在該第一凹槽之各種中，並且該第一導線係由具有第一體積電阻率的第一材料形成；形成複數個第二凹槽於該介電層之表面；以及形成複數個第二導線，其中該第二導線之各者係形成在該第二凹槽之各者中，並且該第二導線係由具有第二體積電阻率的第二材料形成；其中：該第一體積電阻率與該第二體積電阻率不同；以及該複數個第一凹槽和該複數個第二凹槽係藉由基於間 隔器的間距分離來形成。
  26. 一種積體電路，包含：第一介電層，包括表面；複數個第一凹槽，界定在該介電層表面中；複數個第一導線，其中該第一導線之各者形成在該第一凹槽之各者中，其中該第一導線包含具有第一體積電阻率的第一材料；複數個第二凹槽，界定在該介電層表面中；以及複數個第二導線；其中：該第二導線之各者形成在該第二凹槽之各者中；該第二導線包含具有第二體積電阻率的第二材料；該第一體積電阻率和該第二體積電阻率不相同；以及該第一導線展現第一高度，且該第二導線展現第二高度，並且該第一高度不同於該第二高度。
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