CN105322018A - 薄片式finfet器件 - Google Patents

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Abstract

本发明提供了诸如FinFET的薄片式非平面电路器件以及用于形成这种器件的方法。在一些示例性实施例中，一种器件包括：衬底，具有顶面；以及部件，设置在衬底上并在顶面上方延伸。材料层设置在部件上。材料层包括多个源极/漏极区域和设置在源极/漏极区域之间的沟道区域。栅叠层设置在材料层的沟道区域上。在一些这种实施例中，部件包括多个侧面，并且材料层设置在每个侧面上。在一些这种实施例中，部件还包括顶面，并且材料层进一步设置在顶面上。在一些实施例中，部件的顶面不包括材料层。

Description

薄片式FINFET器件
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体工业已经进入到纳米技术工艺节点来追求更高的器件密度、更高的性能和更低的成本。尽管在材料和制造方面实现了突破性的进展，但缩小诸如传统MOSFET的平面器件仍然提出了挑战。为了克服这些挑战，电路设计者寻求新颖的结构来实现提高的性能。一种解决途径是开发三维设计，诸如鳍式场效应晶体管(FinFET)。FinFET可认为是从衬底挤出且延伸到栅极中的典型平面器件。利用从衬底延伸的薄“鳍”(或鳍结构)来制造典型的FinFET。FinFET的沟道形成在该垂直鳍中，并且在鳍的沟道区域上方(或者环绕)设置栅极。在鳍周围环绕栅极增加了沟道区域和栅极之间的接触面积，并且允许栅极从多侧控制沟道。这可以以多种方式来作用，并且在一些应用中，FinFET提供了减小的短沟道效应、减小的泄漏和更高的电流。换句话说，与平面器件相比，FinFET可以更快、更小且更有效。
然而，由于FinFET和其他非平面器件固有的复杂性，制造技术与传统的平面晶体管制造相比更加类似于MEMS(微机电系统)技术。一些平面技术可被重新设计用于非平面制造。其他技术对于非平面技术来说是完全特有的。因此，虽然已经证明非平面器件适合于多种应用，但仍然具有进一步发展器件结构、材料和制造技术的机会。这些进步潜在地实现进一步降低功耗和尺寸且具有改进的驱动强度和可靠性。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底，具有限定于其上的顶面；部件，设置在所述衬底上并在所述顶面上方延伸；材料层，设置在所述部件上并具有限定于其上的多个源极/漏极区域，其中，所述材料层还具有设置在所述源极/漏极区域之间的沟道区域；以及栅极堆叠件，设置在所述材料层的所述沟道区域上。
在该半导体器件中，所述材料层包括石墨烯和过渡金属二硫属化物中的至少一种。
在该半导体器件中，所述材料层包括设置在所述衬底的顶面上的部分，并且所述部分没有设置在所述部件上。
在该半导体器件中，所述部件包括多个侧面，并且所述材料层设置在所述多个侧面中的每一个表面上。
在该半导体器件中，所述部件还包括最顶面，所述材料层进一步设置在所述部件的最顶面上。
在该半导体器件中，所述部件包括不具有所述材料层的最顶面。
在该半导体器件中，所述材料层包括设置在所述部件的第一侧面上的第一沟道区域和设置在所述部件的第二侧面上的第二沟道区域。
在该半导体器件中，所述第一沟道区域形成第一晶体管，并且所述第二沟道区域形成不同于所述第一晶体管的第二晶体管。
在该半导体器件中，所述部件包括介电材料。
根据本发明的另一方面，提供了一种电路器件，包括：鳍，形成在衬底上并具有形成于其上的晶体管，其中，所述鳍包括：肋结构；和片材料，形成在所述肋结构的至少一个表面上，所述片材料具有限定于其上的晶体管的沟道区域；以及栅极，形成在所述片材料的沟道区域上方。
在该电路器件中，所述肋结构包括介电材料。
在该电路器件中，所述片材料包括石墨烯和过渡金属二硫属化物中的至少一种。
在该电路器件中，所述片材料包括形成在所述衬底的隔离部件上的部分，并且所述部分远离所述肋结构延伸。
在该电路器件中，所述肋结构包括顶面和相对侧面，并且所述片材料至少形成在所述肋结构的所述相对侧面上。
在该电路器件中，所述片材料进一步形成在所述肋结构的顶面上。
在该电路器件中，所述顶面不包括所述片材料。
根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：接收衬底，所述衬底具有形成于其上的部件，所述部件从所述衬底的顶面向上延伸；在所述部件上和所述衬底的顶面上形成材料层；去除形成在所述衬底的顶面上的材料层的部分；以及在所述材料层上方形成栅极堆叠件。
在该方法中，形成所述材料层包括：形成所述材料层以包括石墨烯和过渡金属二硫属化物中的至少一种。
在该方法中，所述材料层的所述部分是第一部分，并且所述方法还包括去除设置在所述部件的最顶面上的所述材料层的第二部分。
在该方法中，去除所述材料层的所述部分被配置为控制通过所述材料层形成的晶体管的沟道宽度。
附图说明
当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据本发明各个方面的工件的一部分的立体图。
图2是根据本发明各个方面的包含薄片式FinFET的工件的一部分的立体图。
图3是根据本发明各个方面的石墨烯的分子图。
图4是根据本发明各个方面的过渡金属二硫属化物的分子图。
图5是根据本发明各个方面的用于形成三栅极FinFET器件的示例性方法的流程图。
图6至图15是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的立体图。
图16是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的截面图。
图17是根据本发明各个方面的经历形成三栅极FinFET器件的方法的工件的一部分的立体图。
图18是根据本发明各个方面的用于形成双栅极FinFET器件的示例性方法的流程图。
图19至图24是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
图25是根据本发明各个方面的用于使用各向异性蚀刻工艺形成双栅极FinFET器件的示例性方法的流程图。
图26至图29是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
图30是根据本发明各个方面的用于使用侧壁间隔件形成双栅极FinFET器件的示例性方法的流程图。
图31至图36是根据本发明各个方面的经历形成双栅极FinFET器件的方法的工件的一部分的立体图。
图37是根据本发明各个方面的用于形成双器件FinFET的示例性方法的流程图。
图38至图41是根据本发明各个方面的经历形成双器件FinFET的方法的工件的一部分的立体图。
图42是根据本发明各个方面的用于形成内栅极FinFET的示例性方法的流程图。
图43至图50是根据本发明各个方面的经历形成内栅极双栅极FinFET的方法的工件的一部分的立体图。
图51是根据本发明各个方面的用于在多层结构上形成鳍结构的示例性方法的流程图。
图52至图57是根据本发明各个方面的经历在多层结构上形成鳍结构的方法的工件的一部分的立体图。
图58至图69是根据本发明各个方面的具有形成在其上的薄膜FinFET的工件的一部分的立体图。
具体实施方式
本发明总的来说涉及IC器件及其制造，更具体地，涉及诸如FinFET的薄片式非平面电路器件。
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。例如，如果翻转附图中的器件，则被描述为位于其他元件或部分之下或下方的元件被定向为位于其他元件或部件之上。因此，示例性术语“之下”可以包括之下或之上的定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
图1是根据本发明各个方面的工件100的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图1。可以在工件100中插入附加部件，并且对于工件100的其他实施例来说，可以替换或省略下文所描述的一些部件。
工件100包括衬底102或晶圆，其上形成有一个或多个鳍结构104。鳍结构104表示任何突出的部件，虽然所示实施例包括形成在鳍结构104上的FinFET106，但其他实施例包括形成在鳍104上的其他突出有源或无源器件。示例性FinFET106是晶体管并包括一对相对的源极/漏极区域108，(每一个都包括各种掺杂的半导体材料)和位于源极/漏极区域之间的沟道区域110。通过施加于与沟道区域110相邻且环绕沟道区域110的栅极堆叠件112的电压来控制通过沟道区域110的载流子(n沟道器件的电子和p沟道器件的空穴)的流动。栅极堆叠件112被示为透明的以更好地示出下面的沟道区域110。在所示的实施例中，沟道区域110在其所形成的衬底102的平面上方突出，因此鳍结构104可被称为“非平面”器件。与可对比的平面器件相比较，突出的沟道区域110提供了邻近栅极堆叠件112的更大的表面积。这增强了栅极堆叠件112与沟道区域110之间的电磁场相互作用，从而可以减小与较小器件相关联的泄漏和短沟道效应。因此，在许多实施例中，与它们的平面相对器件相比较，FinFET106和其他非平面器件以更小的占位面积实现更好的性能。
然而，尽管FinFET106可表现出改进的性能，但它们还是受到由于减小器件尺寸所引起的复杂性的影响。已经通过实验确定随着鳍结构104尺寸的减小，以多种方式对性能产生负面影响。例如，主体厚度的减小(对应于箭头114表示的鳍宽度的减小)被示出为降低了通过沟道区域110的载流子的迁移率。结果，沟道区域110的有效阻抗增加，导致功率损失。此外，沟道区域阻抗也变得对制造缺陷更加敏感。例如，当形成更小的鳍104时，沿着沟道区域的主体厚度的波动(有时称为线宽粗糙度)可变的更加显著。随着整体鳍宽度的减小，这种变化会影响总体尺寸的更大部分。由于这些原因和其他原因，迁移率和沟道阻抗在整个工件的鳍结构104上会具有显著差异。
另一种取决于尺寸的效应是量子机械限制。通常，随着主体厚度的减小，器件(诸如FinFET106)的阈值电压Vth增加。阈值电压是在栅极堆叠件112处需要的最小电压，以允许足够的电流在源极/漏极区域108之间流动。集成电路通常被设计为用于特定的阈值电压或电压范围。然而，随着主体厚度的减小，阈值电压呈指数式增加。在极小尺寸的情况下，横跨器件的主体厚度的非常小的变化也会导致对应Vth的显著差异。因此，器件之间的阈值电压的变化变得更加明显。
出于这些原因和其他原因，基于半导体的沟道区域110的替代物可提供改进的载流子迁移率、更低的主体阻抗和更一致的性能。图2是根据本发明各个方面的包含薄片式FinFET202的工件200的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图2。可以在工件200中插入附加部件，并且对于工件200的其他实施例来说，可以替换或省略下文所描述的一些部件。工件200的FinFET器件202被理解为表示任何有源或无源的基于鳍的器件，并且本发明的概念等同地应用于任何这些可选方式。
在许多方面中，工件200类似于图1的工件100。然而，与先前的实施例相反，沟道区域110形成在薄片(即，片层204)上，片层204遮盖(drape)在从衬底102向上延伸的被称为肋结构208的突起部件上方。在一些实施例中，源极/漏极区域108也形成在片层204上。当与传统的半导体材料相比较时，用于形成片层204的材料可具有比传统半导体更高的固有载流子迁移率，这将在下文进行详细描述。因此，即使沟道区域110具有减小的截面面积(通常与降低的迁移率和更高的阻抗相关)，对应的FinFET202也仍然显示出增加的迁移率，其在整个FinFET202上具有更大的一致性。因此，沟道阻抗和阈值电压也可以更加均匀。
现在将更加详细地描述薄片式FinFET202的结构。FinFET202形成在衬底102或晶圆上。适当的衬底101包括半导体和非半导体衬底。例如，衬底102可包括块状硅衬底。可选地，衬底102可包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102还包括绝缘体上半导体(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他适当的方法来制造SOI衬底。在各个实施例中，通常非导电衬底102包括石英和/或玻璃绝缘体、半导体氧化物、半导体氮化物和/或半导体氮氧化物。
为了形成各种平面和非平面器件，衬底102可根据本领域已知的各种设计要求而包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区域掺有p型掺杂物(诸如硼或BF2)、n型掺杂物(诸如磷或砷)或它们的组合。掺杂区域可直接形成在衬底102上、P阱结构中、N阱结构中、双阱结构中或者突起结构上或内。半导体衬底102可进一步包括各种有源区域，诸如被配置为N型金属氧化物半导体晶体管器件(nMOS)的区域和被配置为用于P型金属氧化物半导体晶体管器件(pMOS)的区域。
衬底102可包括形成在其上的一个或多个隔离部件206以电隔离包括所示薄片式FinFET202的电路器件。在所示实施例中，隔离部件206包括浅沟槽隔离(STI)部件。在其他实施例中，隔离部件206是绝缘体上硅衬底102的部件(例如，层)。在又一示例性实施例中，隔离部件206采用隐埋氧化物层(BOX)的形式。隔离部件206包括任何适当的材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、掺氟硅酸盐玻璃(FSG)、低K介电材料和/或其他适当的材料，并且可以使用任何适当的沉积工艺(包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)和/或其他适当的沉积工艺)来形成该隔离部件。
FinFET106包括在衬底102的顶面210上方延伸的肋结构208并且包括形成在肋结构208上的片层204。在一些实施例中，肋结构208是延伸穿过隔离部件206的衬底102的一部分，但是肋结构208还可以是独立的半导体、介电材料和/或其他支撑材料。在各个实施例中，肋结构208包括半导体材料(例如，元素半导体和/或化合物半导体)、介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、FSG和/或低K介电材料)、绝缘材料(例如，石英、玻璃等)和/或它们的组合。
在一些实施例中，诸如下面描述的图44至图55所示，肋结构208包括导体，诸如多晶硅和/或金属，诸如铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料和/或它们的组合。在这种实施例中，肋结构208的导体可以是第二栅极堆叠件的一部分。第二栅极堆叠件可包括设置在导体上方的栅极电介质，该栅极电介质将导电材料与片层204物理和电隔离。
片层204设置在肋结构208上方，并且在一些实施例中，在衬底102的顶面210的一部分和/或隔离部件206上。片层204包括设置在栅极堆叠件112下方的沟道区域110并且还包括源极/漏极区域108。在各个实施例中，片层204形成为包括2D材料的一层或多层。适当的2D材料包括石墨烯以及以分子等级沿着单面或片对齐的其他材料。
参照图3，根据本发明的方面示出了石墨烯的分子图300。石墨烯是沿着单面304对齐的单层中的碳原子的布置。在图14的环境下进一步详细地描述用于形成片层204中的石墨烯单层的技术。由于纯石墨烯具有高导电性，所以其可以在沟道区域110内掺杂一种或多种杂质以控制迁移率并针对栅极电压导致类似于半导体的响应。因此，在各个实施例中，石墨烯掺杂有钛、铬、铁、NH3、钾和/或NO2。
在图4的环境中公开了用于片层204的另一类适当的2D材料。图4是根据本发明各个方面的过渡金属二硫属化物的分子图400。该化合物包括填充圆表示的过渡金属(例如，Zr、Ta、Nb、W、Mo、Ga、Sn等)的原子402以及空白圆(opencircle)表示的硫属化物的原子404。类似于石墨烯，过渡金属二硫属化物材料通常在平面单层中对齐。此外，类似于石墨烯，过渡金属二硫属化物材料显示出高导电性和载流子迁移率，使得它们更加适合用于薄片式FinFET202的片层204。
再次参照图2的薄片式FinFET202，栅极堆叠件112设置在片层204上方并限定片层204的沟道区域110。在各个示例性实施例中，栅极堆叠件112包括界面层、诸如多晶硅的导体和/或金属导体、以及形成在导体和片层204之间的栅极电介质。
现在将描述薄片式FinFET器件202的各个示例性实施例以及用于形成实施例的技术。应该理解，可以在各个实例中组合、互换、增加或去除所示器件的元件，并且不是任何特定实施例都需要特定的特征或优势。参照图5至图17公开示例性三栅极薄片式FinFET器件。图5是根据本发明各个方面的用于形成三栅极FinFET器件的示例性方法500的流程图。应该理解，可以在方法500的步骤之前、期间和之后提供附加步骤，并且对于该方法其他实施例来说，可以替换或省略所描述的一些步骤。图6至图15以及图17是根据本发明各个方面的经历形成三栅极FinFET器件202的方法400的工件600的一部分的立体图。图16是根据本发明各个方面的经历形成三栅极FinFET器件202的方法的工件600的一部分的截面图。为了清楚和更好地示出本发明的概念，简化了图6至图17。可以在工件600中加入附加部件，并且对于工件600的其他实施例来说可以替换或省略所描述的一些部件。
参照图5的框502，接收衬底102。衬底102可以基本类似于图2的衬底102，并且可以包括元素半导体、化合物半导体、绝缘体和/或其他适当的衬底102材料。所接收的衬底102具有形成于其上的一个或多个肋结构208。分别参照图6至图10以及图6至图13描述用于形成肋结构208的两种示例性技术。参照图51至图69描述用于形成肋结构208的附加示例性技术。
在图5的框504-508以及图6至图10所描述的第一种示例性技术中，通过蚀刻环绕的衬底102以显露肋结构208来形成肋结构208。参照图6，示出衬底102，并且用虚线框602来表示衬底的用于形成肋结构208的区域。参照图5的框504，衬底102的环绕肋结构区域的区域被凹陷。在一些实施例中，这包括在衬底102上方形成光刻胶层702并图案化光刻胶层以露出衬底102的将被蚀刻剂凹陷的部分。在图7的实施例中，光刻胶层702被图案化为将光刻胶材料保留在肋结构区域上方。示例性光刻胶层702包括光敏材料，该光敏材料使层702在暴露给光时经受特性改变。在称为光刻图案化的工艺中，这种特性改变可用于选择性地去除光刻胶层702的曝光部分或未曝光部分。示例性图案化工艺包括光刻胶702的软烘烤、掩模对齐、曝光、曝光后烘烤、显影光刻胶702、清洗和干燥(例如，硬烘烤)。可选地，可以通过其他方法(诸如无掩模光刻、电子束写入和离子束写入)实施、补充或替换光刻工艺。
仍然参照图5的框504并参照图8，对衬底102执行蚀刻工艺。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如反应离子蚀刻(RIE))。例如，在一个实施例中，使用基于氟的蚀刻剂在干蚀刻工艺的过程中蚀刻衬底102。在一些实施例中，蚀刻包括具有不同蚀刻化学物的多个蚀刻步骤，每一个蚀刻步骤都针对衬底102的特定材料。蚀刻被配置为制造在衬底102的剩余部分上方延伸的任何适当高度和宽度的肋结构208。
参照图5的框506以及图9，可以选择性地蚀刻衬底102以限定一个或多个隔离部件沟槽902。可以基本类似于框504的蚀刻来执行框506的蚀刻，并且在一个实施例中，作为单个蚀刻工艺的一部分来执行这两种蚀刻。如果蚀刻技术或化学物改变，则框506的蚀刻可使用任何适当的蚀刻技术，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法。在一些实施例中，可以在框506的蚀刻中重新使用在框504中所形成的光刻胶层702，或者可以剥离现有的光刻胶层，并且在衬底102上方沉积新的光刻胶层并对其进行图案化。
参照图5的框508以及图10，通过在沟槽902中沉积填充材料来形成隔离部件206。在一些实施例中，隔离部件的形成包括在沟槽902中沉积衬层(未示出)。衬层减少了衬底102与填充材料之间的界面处的晶体缺陷。衬层可包括任何适当的材料，包括半导体氮化物、半导体氧化物、热半导体氧化物、半导体氮氧化物、聚合物电介质和/或其他适当的材料，并且可以使用任何适当的沉积工艺来形成该衬层，包括热生长、ALD、CVD、HDP-CVD、PVD和/或其他适当的沉积工艺。在一些实施例中，衬层包括通过热氧化工艺形成的传统热氧化物衬层。在一些示例性实施例中，衬层包括经由HDP-CVD所形成的半导体氮化物。
然后，在沟槽902内形成填充材料或填充电介质。示例性填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低K介电材料。在各个示例性实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成氧化物填充介电材料。
应该理解，框504-508的技术仅是用于在衬底102上形成肋结构208的许多适当技术的一种实例。关于这点，在框504-508中形成的肋结构208可用于形成诸如下面描述的FinFET的有源器件。另外地或可选地，肋结构208的一部分在被用于形成有源器件之前可通过不同的材料来替换。在框510-514中描述了示例性肋结构替换技术。
参照图5的框510以及图11，在衬底102上和环绕现有的肋结构208形成介电填充材料1102。在沉积之后，可以对介电填充材料1102执行化学机械抛光/平坦化(CMP)工艺。
参照图5的框512以及图12，蚀刻肋结构208和任何剩余的光刻胶702，以限定用于替换肋结构的腔1202。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或诸如RIE的其他蚀刻方法。蚀刻工艺被配置为去除一些或所有肋结构208，并且在所示实施例中，肋结构208被蚀刻直到其顶面与隔离部件206的顶面共面为止。在一些实施例中，在蚀刻后保留的肋结构208的部分以用作形成替换肋结构的晶种层。
参照图5的框514以及图13，在通过去除原始肋结构208留下的腔1202中形成替换肋结构1302。用于形成替换肋结构1302的技术可依赖于替换肋结构1302的材料，关于这点，适当的材料包括导体、半导体和电介质(诸如半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低K介电材料)。在一些实施例中，通过PVD(例如，溅射、蒸发、电镀等)、CVD和/或其他沉积工艺来形成包含导体的替换肋结构1302。在一些实施例中，通过外延生长工艺来形成包含半导体的替换肋结构1302。在一些实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成包含电介质的肋结构1302。形成替换肋结构1302还可以包括在沉积替换肋结构材料之后执行化学机械抛光/平坦化(CMP)工艺。在一个实施例中，形成替换肋结构1302还包括在沉积肋结构材料之后的热退火工艺。在形成替换肋结构1302之后去除介电填充材料1102。
如上所述，图6至图10以及图6至图13的实施例仅是用于在衬底上形成肋结构的技术的一些实例。下面在图51至图57的环境中描述通过蚀刻形成肋结构208的其他示例性技术。
为了避免不需要的重复，框504-508以及图10的衬底102和肋结构208用于示出方法500的剩余部分，但是应该理解，也可以使用任何适当的可选方式，包括框504-514以及图13的衬底102和替换肋结构1302。参照图5的框516和图14，在包括肋结构208的衬底102上沉积片层204。沿着肋结构208的长度，片层204在其上限定：源极/漏极区域108以及设置在源极/漏极区域108之间的沟道区域110。在许多实施例中，片层204具有充分的载流子迁移率，使得即使形成为具有相对较小的截面面积时，沟道区域110也可以起作用。关于这点，片层204的厚度可以与单分子一样小。例如，在一些实施例中，片层204包括一个或多个石墨烯的单层(基于片的碳结构)，其中每一个片的厚度均为单个原子。即使在该结构中，石墨烯也具有显著的高迁移率。在一些实施例中迁移率较高，可以添加杂质以减小迁移率(如下文所述的)。
可通过外延石墨烯生长来形成包含石墨烯的片层204。在一个这种实施例中，碳化硅电介质被用作晶种层来促进石墨烯在肋结构208上的外延生长。用于形成包含石墨烯的片层204的另一种示例性技术直接在肋结构208上或在金属膜上使用CVD(化学气相沉积)。金属膜可以是肋结构208的一部分，或者可以是独立烘烤材料的一部分。形成在烘烤材料上的石墨烯可以粘附至肋结构208，允许在留下片层204的石墨烯的同时去除该烘烤材料。在一些实施例中，通过使金属膜与碳化硅发生反应形成金属碳化物来形成石墨烯。对金属碳化物被退火以产生金属硅化物和从剩余碳中产生石墨烯。在又一些示例性实施例中，使用石墨烯氧化物的水溶液来沉积石墨烯。
为了控制迁移率并针对栅极电压产生类似于半导体的响应，可通过添加杂质来掺杂片层的沟道区域110。在一些实施例中，诸如硼(B)和氮(N)的掺杂物取代石墨烯矩阵中的碳原子(原子取代)。另外或可选地，可通过添加掺杂物(诸如钛、铬、铁、NH3、钾和NO2)来破坏石墨烯的常规结构，以产生期望的带隙。
除了石墨烯之外的替代物或作为石墨烯的替代物，在一些实施例中，片层204包括过渡金属二硫属化物的一个或多个单层。如上所述，过渡金属二硫属化物包括过渡金属(例如，Zr、Ta、Nb、W、Mo、Ga、Sn等)和硫属化物(例如，Se、S、Te等)。类似于石墨烯，过渡金属二硫属化物材料通常在平面单层中对齐。在示例性实施例中，通过CVD或其他适当的沉积工艺，在衬底102和肋结构208上沉积MoS2来形成片层204。在又一些示例性实施例中，片层包括ZrSe2、TaSe2、TaS2、NbSe2、WSe2、MoTe2、MoSe2、GaSe、GaS、SnSe2、SnS2和/或其他过渡金属二硫属化物。在各个实施例中，使用分子束外延(MBE)、CVD和/或其他适当的沉积工艺沉积片层204的过渡金属二硫属化物材料。
在图14所示实施例中，在肋结构208的每个露出的侧面上形成片层204。换句话说，在肋结构208的两侧和顶面上形成该片层。除在肋结构208上形成片层之外，片层204还可以形成在衬底102和/或隔离结构206上。具体地，片层可形成在顶面210(该顶面可以是衬底102的一部分、隔离部件206的一部分、介电层1102的一部分或者另一材料层的一部分)上并与顶面210物理接触。如框518和图15所示，片层204可以被回蚀以电隔离FinFET器件。通过控制保留在顶面210上的片层204的量，可以单独地控制FinFET器件的沟道宽度，因此单个工件600可具有沟道宽度不同的多个FinFET器件。片层204的蚀刻可包括在衬底102上沉积光刻胶材料，曝光和图案化光刻胶以露出片层204将被蚀刻的部分，并且蚀刻片层204的形成在顶面上的部分。蚀刻可包括任何适当的蚀刻技术，并且在各个实施例中，包括干蚀刻、湿蚀刻、反应离子蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。虽然所示实施例示出了在形成栅极堆叠件之前蚀刻片层204的一部分，但在一些实施例中，如框520-522所描述的，在形成栅极堆叠件112期间或之后执行蚀刻。
现在，参照图5的框520和图16，在片层204上方沉积栅极堆叠件112。栅极堆叠件112可具有多层组成。例如，在所示实施例中，栅极堆叠件112包括被配置为与片层接合的界面层1602、被配置为将栅极堆叠件112的导电部分与片层204电绝缘的栅极介电层1604以及栅电极层1606。应该理解，没有要求任何层或任何特定栅叠层112的特性。例如，在一些实施例中，省略界面层1602。
更具体地，界面层1602可包括任何适当的材料，其被配置为接合至片层204而不干扰片层204。关于这点，适当的材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、其他适当的界面材料和/或它们的组合。在各个实施例中，使用任何适当的工艺(包括热生长、ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)将界面层1602在片层204上形成为任何适当的厚度并直接与片层204接触。界面层1602还可以形成在所示衬底102、隔离部件206和/或介电层1102的顶面210上。
一个或多个栅极介电层1604可形成在界面层1602上或直接形成在片层204上。栅极介电层1604包括介电材料，通常通过介电材料的相对于二氧化硅的介电常数(k)来表征该介电材料。因此，每个栅极介电层1604可包括高k介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料和/或它们的组合。另外或可选地，栅极介电层1604可包括其他电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、正硅酸乙酯(TEOS)、其他适当的介电材料和/或它们的组合。栅极介电层1604可使用任何适当的工艺(包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)形成为任何适当的厚度。
栅电极层1604形成在栅极介电层1604上。不管命名惯例如何(诸如MOSFET(金属氧化物半导体FET))，工件600都包括具有包含多晶硅的栅电极层1606以及包含金属的电极层的实施例。因此，栅电极层1604可包括任何适当的材料，包括多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料和/或它们的组合。包括在包含金属的栅电极层1606中的功函金属栅极材料可以是n型或p型功函材料。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当的p功函材料和/或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当的n型功函材料和/或它们的组合。在各个实施例中，通过CVD、PVD和/或其他适当的工艺来沉积栅电极层1606的导体。
沿着肋结构208的长度，栅极堆叠件112可形成在片层204的沟道区域110上并环绕片层204的沟道区域110。栅极堆叠件还可以延伸穿过沟道区域110并形成在一个或多个源极/漏极区域108上。在这种实施例中，如图5的框522和图17所示，可从源极/漏极区域108回蚀栅极堆叠件112。在一个这种实施例中，该步骤包括：在栅极堆叠件112上方形成光刻胶材料；曝光和图案化光刻胶材料以露出栅极堆叠件112的要被蚀刻的部分；以及蚀刻露出的栅极堆叠件112以去除露出的部分。适当的蚀刻工艺包括湿蚀刻、干蚀刻、反应离子蚀刻和其他适当的蚀刻技术。在一些实施例中，栅极堆叠件112的蚀刻被执行作为框518所描述的片层214的蚀刻的一部分。
参照图5的框524并且仍然参照图17，包含三栅极FinFET202的工件600被提供用于进一步的制造和封装工艺。该步骤可以包括形成将栅极堆叠件112和源极/漏极区域108经由互连结构电耦合至工件600的其他有源或无源器件的接触件1702的形成。接触件1702可由任何适当的导体形成，一般的实例包括铜和钨。在一些实施例中，接触件1702包括由接触件1702的导体形成的底座1704以增加与栅极堆叠件112或源极/漏极区域108的接触面积。通过增加表面积，底座1704提高了可靠性并降低了接触阻抗。当用于耦合至鳍结构104上设置的部件(诸如源极/漏极区域108)时，底座1704可在多于一个的表面上方延伸。在所示实施例中，底座1704接触形成在鳍结构104上的片层204的顶面和每一个侧面。
现在将描述薄片式FinFET器件的其他示例性实施例和用于形成实施例的技术。参照图18至图24，公开了双栅极薄片式FinFET器件1902。如图所示，双栅极薄片式FinFET1902可用作具有公共栅极的两个独立的晶体管器件或用作单个晶体管器件。图18是根据本发明各个方面的用于形成双栅极FinFET器件的示例性方法1800的流程图。应该理解，可以在方法1800之前、期间或之后提供附加步骤，并且对于该方法的实施例来说可以替换或省略所描述的一些步骤。图19至图24是根据本发明各个方面的经历形成双栅极FinFET器件1902的方法的工件1900的一部分的立体图。为了清楚和更好地理解本发明的概念而简化了图19至图24。可以向工件1900添加附加部件，并且对于工件1900的其他实施例来说，可以替换或省略以下所描述的一些部件。
参照图18的框1802和图19，接收工件1900。工件1900可基本类似于图14的工件，关于这点，其可以包括具有形成于其上的肋结构208和形成在肋结构208上的片层204的衬底102。可以基本如图5的框502-516所描述地执行形成肋结构208和片层204或者通过任何其他适当的技术来形成。参照图18的框1804和图20，在衬底102上形成平坦化层2002。平坦化层1002用于控制随后的蚀刻或抛光工艺，并且可以针对其机械和/或化学稳定性进行选择。例如，在一个实施例中，平坦化层2002包括通过CVD沉积的低温氧化物。用于形成平坦化层2002的其他适当工艺包括HDP-CVD、PVD和/或其他适当的沉积工艺。由于平坦化层2002被用于控制随后的蚀刻或抛光工艺，所以如所示实施例所示，其可以形成为被配置为露出鳍结构104的顶面的厚度(垂直于衬底102的顶面210和/或隔离部件206测量)。在可选实施例中，作为框1806的去除工艺的一部分，平坦化层2002首先被形成为覆盖片层2004并且被减薄以露出鳍结构104的顶面。
参照图18的框1806和图21，去除肋结构208的顶面上的片层204。在示例性实施例中，CMP工艺去除片层204被平坦化层2002露出的部分。在又一些示例性实施例中，诸如湿蚀刻、干蚀刻、RIE和/或其他蚀刻工艺的化学蚀刻工艺被用于去除片层204被平坦化层2002露出的部分。框1806的蚀刻可完全去除肋结构208的顶面上的片层204的部分，使得片层204位于肋结构208的侧面上的部分(例如部分2102和2104)不被电耦合。因此，一对源极/漏极区域108和夹置的沟道区域110形成在肋结构208的一个侧面上并且在图21中可见。在相对的侧面上(被图21的立体图遮挡)，也形成源极/漏极区域和沟道区域110的对称配置。如下所示，仅通过形成接触件1702和底座1704，这些区域可用作独立晶体管的沟道区域110和源极/漏极区域108或者作为单个耦合晶体管。当用作独立晶体管时，因为源极/漏极区域108形成在同一鳍结构104上，所以晶体管可表现出非常类似的电特性。
在去除片层204之后，可以如图18的框1808和图22所示，去除平坦化层2002。参照框1810，工件1900可被设置用于栅极堆叠件112制造和其他随后的处理(诸如图5的框520-524所描述的处理或者任何其他适当的制造工艺)。如上所述，双栅极FinFET1902可如图23所示实施为两个独立的晶体管(晶体管2302和2304)或者如图24所示实施为单个晶体管。在图23的实施例中，耦合至位于肋结构208的任一侧面的源极/漏极区域108的接触件1702是电独立的，而在图24的实施例中，接触件1702和底座1704电耦合位于肋结构208的侧面的源极/漏极区域108。应该理解，单个工件1900可包括两种结构的FinFET。
双栅极薄片式FinFET1902器件还可以使用图25至图29所示的各向异性(方向)蚀刻来形成而没有使用平坦化层2002。图25是根据本发明各个方面的用于使用各向异性蚀刻工艺形成双栅极FinFET器件1902的示例性方法2500的流程图。应该理解，可以在方法2500的步骤之前、期间和之后提供附加步骤，并且对于该方法的其他实施例来说可以替换或省略所描述的一些步骤。图26至图29是根据本发明各个方面的经历形成双栅极FinFET器件1902的方法的工件2600的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图26至图29。可以在工件2600中增加附加部件，并且对于工件2600的其他实施例来说可以替换或省略下面所描述的一些部件。
参照图25的框2502和图26，接收工件2600，其包括具有形成于其上的肋结构208和片层204的衬底102。关于这点，衬底102可基本类似于图14的衬底，并且可以基本如图5的框502-516所描述的或者通过任何其他适当的技术来执行肋结构208和片层204的形成。参照图25的框2504和图27，执行各向异性蚀刻工艺以蚀刻片层204的水平面。示例性蚀刻工艺包括干蚀刻以及湿蚀刻、RIE和其他适当的蚀刻工艺。如图27所示，各向异性蚀刻工艺可去除片层204位于鳍结构104的顶面上的部分以及衬底102和/或隔离部件206的顶面210上的部分。因此，框2504的蚀刻工艺可以执行为图5的框518中所描述的蚀刻片层204的一部分。一对源极/漏极区域108和夹置的沟道区域110形成在肋结构208的一个侧面上并且在图27中是可见的。在相对的侧面上，被图27的立体图遮挡，也形成源极/漏极区域和沟道区域110的对称配置。
参照框2506，在部分去除片层204之后，工件2600可以设置为用于栅极堆叠件112制造和其他随后的处理，诸如图5的框520-524所描述的制造工艺或任何其他适当的工艺。如上所述，双栅极FinFET1902可如图28所示实施为两个独立的晶体管(晶体管2802和2804)或者如图29所示实施为单个晶体管。单个工件2600可包括两个结构的FinFET1902。
参照图30至图36描述用于形成双栅极薄片式FinFET器件1902的最后一种示例性技术。图30是根据本发明各个方面的使用侧壁间隔件形成双栅极FinFET器件1902的示例性方法3000的流程图。应该理解，可以在方法3000的步骤之前、期间和之后提供附加步骤，并且对于该方法的其他实施例来说可以替换或省略所描述的一些步骤。图31至图36是根据本发明各个方面的经历形成双栅极FinFET器件1902的方法的工件3100的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图31至图36。可以在工件3100中增加附加部件，并且对于工件3100的其他实施例来说可以替换或省略下文所描述的一些部件。
参照图30的框3002和图31，接收工件3100，其包括具有形成于其上的肋结构208和片层204的衬底102。关于这点，衬底102可基本类似于图14的衬底，并且可以基本如图5的框502-516所描述的或者通过任何其他适当的技术来执行肋结构208和片层204的形成。参照图30的框3004和图32，侧壁间隔件3202形成在片层204的垂直部分上。侧壁间隔件3202保护片层204的下部区域免受随后的蚀刻工艺的影响，并且露出片层204位于鳍结构104的顶面上的部分以及片层204位于衬底102和/或隔离部件206的顶面210上的部分。从图32可以看出，通过控制侧壁间隔件3202的宽度(由箭头3204表示)，可以控制片层204留在衬底102和/或隔离部件206的顶面210上的量。这允许操作者控制FinFET器件1902的沟道宽度，并且单个工件3100可具有沟道宽度不同的多个FinFET器件1902。
任何多种技术都可用于形成侧壁间隔件3202。例如，在一些实施例中，在片层204上共形地沉积掩模材料，并且各向异性蚀刻用于去除掩模材料的的水平部分以留下侧壁间隔件3202。适当的共形沉积技术包括CVD和HDP-CVD。可以预期和提供用于形成侧壁间隔件3202的其他技术。用于侧壁间隔件3202的适当材料包括电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他电介质。
参照图30的框3006和图33，从肋结构208的顶面以及衬底102和/或隔离部件206的顶面210去除片层204的露出部分。在示例性实施例中，通过蚀刻工艺去除露出部分。片层204的蚀刻可包括适当的蚀刻技术，诸如干蚀刻、湿蚀刻、反应离子蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。使用侧壁间隔件3202的一个优势在于，它们允许在框3006中使用各向异性和各向同性蚀刻技术。参照图34，从片层204去除侧壁间隔件3202。随着侧壁间隔件3202被去除，形成在肋结构208的一个侧面上的一对源极/漏极区域108和夹置的沟道区域110在图34中可见。在相对的侧面上，被图34的立体图遮挡，也形成源极/漏极区域和沟道区域110的对称配置。
参照图30的框3008和图30，在去除侧壁间隔件3202之后，工件3100可设置用于栅极堆叠件112制造和其他随后的处理，诸如图5的框520-524所描述的制造工艺或任何其他适当的工艺。如上所述，双栅极FinFET1902可如图35所示实施为两个独立的晶体管(晶体管3502和3504)或者如图36所示实施为单个晶体管。单个工件3100可包括两个结构的FinFET1902。
由于在单个鳍结构104上形成多个器件提高了器件密度并横跨器件产生了更加均匀的性能，所以许多上述实施例(诸如图23、图28和图35)包括形成在肋结构208的相对侧上的两个FinFET晶体管。然而，上述实例共享公共的栅极堆叠件112，但在一些实施例中，具有独立栅极堆叠件的两个电独立的FinFET形成在单个肋结构208上。参照图37至图41描述示例性双器件实施例。图37是根据本发明各个实施例的用于形成双器件FinFET3802的示例性方法3700的流程图。应该理解，在方法3700的步骤之前、期间和之后可以提供附加步骤，并且对于方法3700的其他实施例来说可以替换或省略所描述的一些步骤。图38至图41是根据本发明各个方面的经历形成双器件FinFET3802的方法的工件3800的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图38至图41。可以在工件3800中增加附加部件，并且对于工件3800的其他实施例来说可以替换或省略下文所描述的一些部件。
参照图37的框3702和图38，接收工件3800，其包括具有形成于其上的肋结构208和片层204的衬底102。栅极堆叠件112被形成为环绕片层204的沟道区域110。关于这点，衬底102可基本类似于图16的衬底，并且可以基本如图5的框502-522所描述的或者通过任何其他适当的技术来执行肋结构208、片层204和栅极堆叠件112的形成。
参照图37的框3704和图39，平坦化层3902形成在衬底102上。平坦化层3902用于控制随后的蚀刻或抛光工艺，并且可以被选择为用于其机械和/或化学稳定性。例如，在一个实施例中，平坦化层3902包括通过CVD沉积的低温氧化物。用于形成平坦化层3902的其他适当工艺包括高密度等离子体CVD(HDP-CVD)、物理气相沉积PVD和/或其他适当的沉积工艺。由于平坦化层3902被用于控制随后的蚀刻或抛光工艺，所以如所示实施例所示，其可以形成为被配置为露出鳍结构104的顶部和栅极堆叠件112的顶部的厚度(垂直于衬底102的顶面210和/或隔离部件206的顶面210所测量的)。在可选实施例中，作为框3706的去除工艺的一部分，平坦化层3902首先被形成为覆盖鳍结构104和栅极堆叠件112并且被减薄以露出鳍结构104和栅极堆叠件112。
参照图37的框3706和图40，去除栅极堆叠件112的最顶部和片层204位于肋结构208的最顶面上的部分。在示例性实施例中，CMP工艺将平坦化层3902用作CMP停止材料来去除片层204和栅极堆叠件的露出部分。在又一些示例性实施例中，诸如湿蚀刻、干蚀刻、RIE和/或其他蚀刻工艺的化学蚀刻工艺被用于去除片层204和栅极堆叠件112被平坦化层3902露出的部分。框3706的去除工艺可完全去除栅极堆叠件112的最顶部，使得栅极堆叠件112位于肋结构208的侧面上的剩余部分(例如，部分4002和4004)不被电耦合。这可以创建两个独立的栅极结构。类似地，框3706的去除工艺还完全去除片层204的最顶部，使得片层204位于肋结构208的侧面上的剩余部分(例如，部分4006和4008)不被电耦合。
在分离栅极堆叠件112和片层204之后，可如图37的框3708和图41所示去除平坦化层3902。随着平坦化层3902被去除，一对源极/漏极区域108和夹置的沟道区域110形成在肋结构208的一个侧面上并且在图41中可见。在相对的侧面上(被图41的立体图遮挡)，也形成源极/漏极区域和沟道区域110的对称配置。仍然参照图41，衬底还可以被设置为用于随后的如框3710所示的制造工艺。在示例性实施例中，这些随后的制造工艺包括接触件1702和底座1704的形成以及其他制造工艺。
如上所述，通过在环绕突出的肋结构208的片层204上形成沟道区域，可以制造各种新颖的器件结构。虽然许多上述实例包括绝缘肋结构208、介电肋结构208或半导体肋结构208，但肋结构208的一部分也可以包括导体。参照图42至图50描述肋结构208内的导体用于形成第二个独立栅极的示例性实施例。图42是根据本发明各个方面的用于形成内栅极FinFET4302的示例性方法4200的流程图。应该理解，可以在方法4200的步骤之前、期间和之后提供附加步骤，并且对于该方法的其他实施例来说可以替换或省略所描述的一些步骤。图43至图50是根据本发明各个方面的经历形成内栅极FinFET的方法的工件4300的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图43至图50。可以在工件4300中增加附加部件，并且对于工件4300的其他实施例来说可以替换或省略下面所描述的一些部件。
参照图42的框4202和图43，接收具有衬底102的工件4300，衬底102基本类似于图10和/或图13的衬底。关于这点，衬底102可包括一个或多个隔离部件206和/或隔离层1102。在所示实施例中，还没有形成肋结构208。然而，在一些实施例中，所接收的衬底包括前体，肋结构208的第一层已经形成在衬底102上。前体可用于对齐肋结构208和/或帮助将肋结构208的随后层接合至衬底102。
参照图42的框4202和图44，在衬底上形成肋结构208的栅电极层4402。栅电极层4402可包括任何适当的导电材料，诸如多晶硅和/或包括铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN的金属、金属合金、其他适当的材料和/或它们的组合。在一些实施例中，经由低压CVD(LPCVD)工艺或等离子体增强CVD(PECVD)工艺沉积包含多晶硅的栅电极层4402。在一些实施例中，通过镶嵌工艺沉积包含金属的栅电极层4402。在一个这种实施例中，形成掩模层(诸如半导体氧化物或半导体氮化物掩模层)并被图案化以限定用于栅电极层4402的凹部。然后，在凹部内沉积金属的一个或多个层。例如，可以沉积包含钨的衬垫，并且在衬垫上沉积包含铜的材料。钨衬垫可防止铜扩散到衬底102中。通过CMP或其他工艺去除凹部外的导电材料，并且去除掩模层留下栅电极层4402。应该理解，这些工艺仅仅是示例性的，并且可以预期和提供用于形成栅电极层4402的其他技术。
参照图42的框4206和图45，在栅电极层4402上形成肋结构208的一个或多个栅极介电层4502。栅极介电层4502可包括任何适当的介电材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、正硅酸乙酯(TEOS)、其他适当的介电材料和/或它们的组合。在一些实施例中，一个或多个栅极介电层4502包括高k介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料和/或它们的组合。栅极介电层4502可使用任何适当的工艺(包括ALD、CVD、HDP-CVD、PVD、旋涂沉积和/或其他适当的沉积工艺)形成为任何适当的厚度。
在一些实施例中，在最外的栅极介电层4502上形成界面层。界面层可包括被配置为接合至晶种层204的任何适当的材料而不干扰片层204。关于这点，适当的材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、其他适当的界面材料和/或它们的组合。
参照图42的框4208和图46，在基本如图5的框516所描述的肋结构208和衬底102和/或隔离部件206上形成片层204。在图46所示实施例中，片层204形成在肋结构208的每个露出表面(最顶部的表面和两个相对的侧面)上。沿着肋结构208的长度，片层204具有源极/漏极区域108和设置在源极/漏极区域108之间的沟道区域110。
参照图42的框4210，工件4300被设置用于进一步的制造。方法4200可以与本文所公开的其他示例性方法组合来形成各种器件。例如，在一个实施例中，工件4300经历图5的框518-524的制造工艺以形成图47所示的三栅极FinFET106。注意，在该实施例中和其他实施例中，接触件1702和任选的底座1704电耦合至肋结构208的栅电极层4402。这些接触件独立于环绕的栅叠层112而控制肋结构208内的栅极。例如，肋结构208内的栅极可用于反向偏置、用于调整器件的Vth的技术并且调整其用于功率、性能和/或横跨器件的一致性。
在又一实施例中，工件4300经历图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008的制造工艺以分别形成图48和图49所示的双栅极FinFET4802和/或4902。在图48的实施例中，耦合至肋结构208的任一侧的源极/漏极区域108的接触件1702是电独立的，而在图29的实施例中，接触件1702电耦合肋结构208的相对侧上的源极/漏极区域108。应该理解，单个工件4300可以包括两个结构的FinFET。在最终的示例性实施例中，工件4300经历图37的框3702-3710的制造工艺以形成具有图50所示的晶体管5004和5006的双器件FinFET5002。
如上所述，任何适当的技术可用于在衬底上形成鳍结构208。现在将参照图51至图69描述用于形成鳍结构208的任何技术组合。这些技术很好地适合于在绝缘体上半导体(SOI)类型的衬底102上形成鳍结构208。图51是根据本发明各个方面的用于在衬底102上形成鳍结构208的示例性方法5100的流程图。应该理解，可以在方法5100的步骤之前、期间和之后提供附加步骤，并且对于该方法的其他实施例来说可以替换或省略所描述的一些步骤。图52至图57是根据本发明各个方面的经历形成鳍结构208的方法5100的工件5200的一部分的立体图。一旦形成，工件的鳍结构208就适合用于形成FinFET的任何示例性技术。图58至图69是根据本发明各个方面的具有形成于其上的薄膜FinFET的工件5200的一部分的立体图。
首先参照图51的框5102和图52，接收具有基底层5202、绝缘层5204和肋材料层5206的衬底102。适当的基底层5202包括半导体和/或非半导体材料。因此，在一些实例中，基底层5202包括元素半导体材料和/或化合物半导体材料。绝缘层5204设置在基底层5202上，并且可以包括任何适当的绝缘材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他适当的材料。在示例性实施例中，绝缘层5204是通过SIMOX形成的隐埋氧化硅层。
肋材料层5206设置在绝缘层5204上，并且类似于用于形成肋结构208的材料，其可以包括任何适当的材料。在各个实施例中，肋材料层5206包括半导体材料(例如，元素半导体和/或化合物半导体)、介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、FSG和/或低k介电材料)、绝缘材料(例如，石英、玻璃等)、导体(例如，多晶硅、金属、金属合金等)和/或它们的组合。为了参考，通过虚线框5208表示肋材料层5206的用于形成肋结构208的部分。
参照图51的框5104，肋材料层5206环绕肋结构区域的区域被凹陷。在一些实施例中，该步骤包括在肋材料层5206上方形成光刻胶层5302，对光刻胶层进行显影以露出肋材料层5206的要被蚀刻剂凹陷的部分。在图53的实施例中，光刻胶层5302已经被图案化来在肋结构区域上方留下光刻胶材料。可选地，可以通过其他方法(诸如无掩模光刻、电子束写入和离子束写入)来实施、补充或替换光刻工艺。
仍然参照图51的框5104并参照图8，对衬底102执行蚀刻工艺。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。例如，在一个实施例中，使用基于氟的蚀刻剂在干蚀刻工艺中蚀刻衬底102。在一些实施例中，蚀刻包括具有不同蚀刻化学物的多个蚀刻步骤，每一个蚀刻步骤都针对衬底102的特定材料。蚀刻被配置为制造在衬底102的剩余部分上方延伸的具有任何适当高度和宽度的肋结构208。
框5102和5104中形成的肋结构208可“按原样”用于形成诸如上述FinFET的有源器件。另外或可选地，在用于形成有源器件之前，肋结构208的一部分可被不同的材料替换。在框5106-5110中描述了示例性肋结构替换技术。
参照图51的框5106和图55，介电填充材料5502形成在衬底102上并环绕现有的肋结构208。在沉积之后，可以对介电填充材料5502执行化学机械抛光/平坦化(CMP)工艺。
参照图51的框5108和图56，蚀刻肋结构208和任何剩余的光刻胶5302以限定用于替换肋结构的腔5602。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或诸如RIE的其他蚀刻方法。蚀刻工艺被配置为去除一些或所有肋结构208，并且在所示实施例中，通过蚀刻工艺完全去除所有肋结构208。在可选实施例中，在蚀刻后保留的肋结构208的部分，以用作形成替换肋结构的晶种层。
参照图51的框5110以及图57，在通过去除原始肋结构208留下的腔5602中形成替换肋结构5702。用于形成替换肋结构5702的技术可依赖于替换肋结构5702的材料，并且关于这点，适当的材料包括导体、半导体和电介质(诸如半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低K介电材料)。在一些实施例中，通过PVD(例如，溅射、蒸发、电镀等)、CVD和/或其他沉积工艺来形成包含导体的替换肋结构5702。在一些实施例中，通过外延生长工艺来形成包含半导体的替换肋结构5702。在一些实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成包含电介质的肋结构5702。形成替换肋结构5702还可以包括在沉积替换肋结构材料之后执行化学机械抛光/平坦化(CMP)工艺。在一个实施例中，形成替换肋结构5702还包括在沉积肋结构材料之后的热退火工艺。在形成替换肋结构5702之后去除介电填充材料5504。
参照图5的框5112，包括肋结构208和/或替换肋结构5702的工件5200被设置用于进一步的制造。进一步的制造可包括任何上述制造技术。现在将描述经历这些技术的工件5200的各个实例。参照图58，在示例性实施例中，工件5200经历图5的框516-524的工艺以制造三栅极FinFET器件202。在许多方面，三栅极FinFET器件202基本类似于图17环境下所描述的器件。例如，图58的三栅极FinFET器件202包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图17所描述的。
参照图59，在示例性实施例中，工件5200经历图18的框1802-1810的工艺，以制造实施为两个独立晶体管(晶体管2302和2304)的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图23环境下所描述的器件。例如，图59的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图23所描述的。
参照图60，在示例性实施例中，工件5200经历图18的框1802-1810的工艺，以制造实施为单个晶体管的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图24环境下所描述的器件。例如，图60的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图24所描述的。
参照图61，在示例性实施例中，工件5200经历图25的框2502-2506的工艺，以制造实施为两个独立晶体管(晶体管2802和2804)的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图28环境下所描述的器件。例如，图61的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图28所描述的。
参照图62，在示例性实施例中，工件5200经历图25的框2502-2506的工艺，以制造实施为单个晶体管的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图29环境下所描述的器件。例如，图62的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图29所描述的。
参照图63，在示例性实施例中，工件5200经历图30的框3002-3008的工艺，以制造实施为两个单独晶体管(晶体管3502和3504)的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图35环境下所描述的器件。例如，图63的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图35所描述的。
参照图64，在示例性实施例中，工件5200经历图30的框3002-3008的工艺，以制造实施为单个晶体管的双栅极FinFET1902。在许多方面中，双栅极FinFET器件1902基本类似于图36环境下所描述的器件。例如，图64的双栅极FinFET器件1902包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图36所描述的。
参照图65，在示例性实施例中，工件5200经历图37的框3702-3710的工艺，以制造实施为包括两个单独晶体管(晶体管4102和4104)的双器件FinFET3802。在许多方面中，双器件FinFET3802基本类似于图41环境下所描述的器件。例如，图65的双器件FinFET3802包括：片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112和源极/漏极区域108电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图41所描述的。
参照图66，在示例性实施例中，工件5200经历图42的框4202-4210和图5的框518-524的工艺以形成三栅极FinFET106。在许多方面中，三栅极FinFET106基本类似于图47环境下所描述的器件。例如，图66的三栅极FinFET106包括：肋结构，具有栅电极层4402和一个或多个栅极介电层4502；片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图47所描述的。
参照图67，在示例性实施例中，工件5200经历图42的框4202-4210的工艺以及制造工艺(诸如图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008)以形成实施为两个独立晶体管的双栅极FinFET器件4802。在许多方面中，双栅极FinFET器件4802基本类似于图48环境下所描述的器件。例如，图67的双栅极FinFET器件4802包括：肋结构，具有栅电极层4402和一个或多个栅极介电层4502；片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图48所描述的。
参照图68，在示例性实施例中，工件5200经历图42的框4202-4210的工艺以及制造工艺(诸如图18的框1802-1810、图25的框2502-2506和/或图30的框3002-3008)以形成实施为单个晶体管的双栅极FinFET器件4902。在许多方面中，双栅极FinFET器件4902基本类似于图49环境下所描述的器件。例如，图68的双栅极FinFET器件4902包括：肋结构，具有栅电极层4402和一个或多个栅极介电层4502；片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图49所描述的。
最后，参照图69，在示例性实施例中，工件5200经历图42的框4202-4210和图37的框3702-3710的工艺以形成包括晶体管5004和5006的双器件FinFET5002。在许多方面中，双器件FinFET5002基本类似于图50环境下所描述的器件。例如，图69的双器件FinFET5002包括：肋结构，具有栅电极层4402和一个或多个栅极介电层4502；片层204，设置在肋结构208上并具有设置于其上的源极/漏极区域108和沟道区域110；栅极堆叠件112，设置在片层204上；接触件1702，将栅极堆叠件112、源极/漏极区域108和栅电极层4402电耦合至工件5200的其他有源和无源器件；和/或底座1704，其中，每一个都基本类似于图50所描述的。
因此，本发明提供了一种诸如FinFET的薄片式非平面电路器件以及用于形成这种器件的方法。在一些示例性实施例中，提供了一种半导体器件，包括：衬底，具有限定于其上的顶面；部件，设置在衬底上并在顶面上方延伸；以及材料层，设置在部件上。材料层具有多个源极/漏极区域和设置在源极/漏极区域之间的沟道区域。半导体器件还包括设置在材料层的沟道区域上的栅叠层。在一个这种实施例中，材料层包括石墨烯和过渡金属二硫属化物中的至少一种。
在又一些实施例中，提供了一种电路器件，包括：鳍，形成在衬底上并具有形成于其上的晶体管。此外，鳍包括肋结构和形成在肋结构的至少一个表面上的片材料。片材料具有限定于其上的晶体管的沟道区域，并且电路器件还包括形成在片材料的沟道区域上方的栅极。在一个这种实施例中，肋结构包括顶面和相对的侧面，并且片材料至少形成在肋结构的相对侧面上。
在又一些实施例中，提供了一种制造半导体器件的方法，包括：接收衬底，衬底具有形成于其上的部件，其中部件从衬底的顶面向上延伸；在部件和衬底的顶面上形成材料层；去除形成在衬底的顶面上的材料层的一部分；以及在材料层上方形成栅极堆叠件。在一个这种实施例中，去除材料层的一部分被配置为控制由材料层形成的晶体管的沟道宽度。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有限定于其上的顶面；
部件，设置在所述衬底上并在所述顶面上方延伸；
材料层，设置在所述部件上并具有限定于其上的多个源极/漏极区域，其中，所述材料层还具有设置在所述源极/漏极区域之间的沟道区域；以及
栅极堆叠件，设置在所述材料层的所述沟道区域上。
2.根据权利要求1所述的半导体器件，其中，所述材料层包括石墨烯和过渡金属二硫属化物中的至少一种。
3.根据权利要求1所述的半导体器件，其中，所述材料层包括设置在所述衬底的顶面上的部分，并且所述部分没有设置在所述部件上。
4.根据权利要求1所述的半导体器件，其中，所述部件包括多个侧面，并且所述材料层设置在所述多个侧面中的每一个表面上。
5.根据权利要求4所述的半导体器件，其中，所述部件还包括最顶面，所述材料层进一步设置在所述部件的最顶面上。
6.根据权利要求1所述的半导体器件，其中，所述部件包括不具有所述材料层的最顶面。
7.根据权利要求6所述的半导体器件，其中，所述材料层包括设置在所述部件的第一侧面上的第一沟道区域和设置在所述部件的第二侧面上的第二沟道区域。
8.根据权利要求7所述的半导体器件，其中，所述第一沟道区域形成第一晶体管，并且所述第二沟道区域形成不同于所述第一晶体管的第二晶体管。
9.一种电路器件，包括：
鳍，形成在衬底上并具有形成于其上的晶体管，其中，所述鳍包括：
肋结构；和
片材料，形成在所述肋结构的至少一个表面上，所述片材料具有限定于其上的晶体管的沟道区域；以及
栅极，形成在所述片材料的沟道区域上方。
10.一种制造半导体器件的方法，所述方法包括：
接收衬底，所述衬底具有形成于其上的部件，所述部件从所述衬底的顶面向上延伸；
在所述部件上和所述衬底的顶面上形成材料层；
去除形成在所述衬底的顶面上的材料层的部分；以及
在所述材料层上方形成栅极堆叠件。
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