KR20120076297A - 그래핀의 형성 방법 및 이를 이용한 전자 소자와 그 형성 방법 - Google Patents
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Abstract
그래핀의 형성 방법을 제공한다. 이 형성 방법은 기판 상에 시드층 및 보호층을 차례로 형성하는 단계, 시드층 및 보호층을 패터닝하여 제 1 방향으로 제 1 길이를 갖고, 제 1 방향과 수직하는 제 2 방향으로 연장되어, 제 1 길이보다 긴 제 2 길이를 갖는 시드패턴 및 보호패턴을 형성하는 단계, 및 시드패턴의 적어도 일 측벽에 그래핀(graphene)을 형성하는 단계를 포함한다. 또한 복수개의 시드층 및 보호층을 차례로 증착한 후 패터닝하여 시드패턴들의 적어도 일 측벽에 그래핀(graphene)층들을 형성하는 단계를 포함한다. 또한 전도성의 시드패턴들을 제거하지 않고 그래핀 소자의 전극으로 사용하는 단계를 포함한다.
Description
본 발명은 그래핀 형성 방법 및 이를 이용한 전자 소자와 그 형성 방법에 관한 것이다.
그래핀(graphene)은 탄소 원자가 벤젠 모양으로 연속 구성된 한 층(두께가 약 4Å인 이차원 판)을 말하며, 다중벽 탄소나노튜브 및 흑연의 구성 물질이다. 그래핀은 높은 전자이동도(~200,000 cm2/Vs), 80% 이상의 빛 투과도, 금속수준의 전기전도도, 우수한 열전도도 특성을 지니고 있기 때문에 반도체를 비롯해 에너지, 디스플레이 등 산업 분야에서 다양한 용도로 활용될 수 있다.
그래핀을 형성하기 위한 방법은, 물리적 또는 화학적 박리법, 화학 증기 증착법(Chemical vapor deposition), 에피택시(epitaxy) 성장법, 및 유기 합성법을 포함한다.
그러나, 물리적 또는 화학적 박리법은 그래핀을 형성함에 있어 미세한 제어가 어렵고, 화학적 증착법은 제 1 기판으로부터 촉매층과 그래핀을 분리하고 다시 촉매층을 제거한 후, 사용하고자 하는 제 2 기판상에 전사시키는 공정이 필요하다. 에피택시 성장법을 통해 형성된 그래핀은 SiC 등 고가의 기판이 필요하고 약 1600℃ 정도의 고온 공정이 필요하다는 단점이 있다.
본 발명이 해결하고자 하는 과제는 그래핀의 생성 공정을 단순화 하고, 안정적인 그래핀의 형성 방법 및 이를 이용한 전자 소자를 제공하는 데에 있다.
본 발명의 일 실시예는 그래핀의 형성 방법을 제공한다. 이 형성 방법은 기판 상에 시드층 및 보호층을 차례로 형성하는 단계; 상기 시드층 및 보호층을 패터닝하여 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어, 상기 제 1 길이보다 긴 제 2 길이를 갖는 시드패턴 및 보호패턴을 형성하는 단계; 및 상기 시드패턴의 적어도 일 측벽에 상기 그래핀(graphene)을 형성하는 단계를 포함할 수 있다.
상기 그래핀을 형성하는 단계는 상기 시드패턴의 양 측벽에 한 쌍의 그래핀들을 형성하는 단계를 포함하되, 상기 시드패턴의 양 측벽을 따라 상기 제 2 방향으로 연장되어 상기 한 쌍의 그래핀들이 서로 대향하도록 형성되는 단계를 포함할 수 있다. 상기 그래핀을 형성하는 단계는 화학 증기 증착법, 이온 주입법, 및 에피텍셜 성장법 중 적어도 하나를 이용하여 형성하는 단계를 포함할 수 있다. 상기 그래핀을 형성하는 단계는 상기 시드패턴의 일 측벽에 형성되는 그래핀이 단일층, 이중층 또는 다중층으로 형성되는 단계를 포함할 수 있다.
상기 시드층은 Ni, Co, Cu, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Si, SiC, Ta, Ti, W, U, V, 및 Zr 중 적어도 하나를 포함할 수 있다.
상기 기판 및 상기 시드층의 사이에 절연막을 형성하는 단계를 더 포함하되, 상기 절연막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예는 그래핀 소자의 형성 방법을 제공한다. 이 방법은 상기 기판 상에 시드층 및 제 1 보호층을 차례로 형성하는 단계; 상기 시드층 및 상기 제 1 보호층을 패터닝하여 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어, 상기 제 1 길이보다 긴 제 2 길이를 갖는 시드패턴 및 제 1 보호패턴을 형성하는 단계; 상기 시드패턴의 적어도 일 측벽에 상기 그래핀(graphene)을 형성하는 단계; 상기 그래핀을 덮는 제 2 보호패턴을 형성하는 단계; 및 상기 제 1 보호패턴, 및 상기 시드패턴을 패터닝하여, 서로 이격된 제 1 및 제 2 시드패턴을 형성하는 단계를 포함할 수 있다.
상기 제 1 및 제 2 시드패턴을 형성하는 단계는 상기 제 2 방향으로 연장된 상기 시드패턴 및 상기 제 1 보호패턴의 중앙부를 정의하는 단계; 상기 제 2 보호패턴을 식각 마스크로 사용하여 상기 중앙부를 식각하는 단계; 및 상기 중앙부에 의해 상기 시드패턴을 이격시켜 제 1 및 제 2 시드패턴을 형성하는 단계를 포함할 수 있다.
상기 그래핀을 형성하는 단계는 상기 시드패턴의 양 측벽에 한 쌍의 그래핀들을 형성하는 단계를 포함하되, 상기 시드패턴의 양 측벽을 따라 상기 제 2 방향으로 연장되어 상기 한 쌍의 그래핀들이 서로 대향하도록 형성되는 단계를 포함할 수 있다.
상기 제 2 보호패턴을 형성하는 단계는 상기 기판의 상부면을 덮는 제 2 보호층을 형성하는 단계; 상기 제 1 보호패턴이 노출되도록 제 2 보호층을 평탄화하여, 상기 그래핀을 덮는 제 2 보호패턴을 형성하는 단계를 포함할 수 있다.
상기 제 1 및 제 2 시드패턴을 형성하는 단계 이후에, 상기 제 2 보호패턴을 제거하는 단계를 더 포함할 수 있다.
상기 기판의 상부면을 덮는 게이트 절연막을 형성하는 단계; 및 상기 제 1 및 제 2 시드패턴 사이에 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 상기 게이트 전극을 형성하는 단계는 상기 기판 상에 게이트 전극 물질을 도포하는 단계; 게이트 마스크를 사용하여 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 그래핀 소자를 제공한다. 이 그래핀 소자는 기판 상에 배치되되, 제 1 방향으로 폭을 갖고, 상기 제 1 방향과 수직하는 제 2 방향의 동일선 상에 서로 이격되도록 배치된 제 1 및 제 2 전극; 상기 제 1 및 제 2 전극의 적어도 일 측벽을 따라 배치된 그래핀층; 및 상기 제 1 및 제 2 전극 상부에 배치된 보호층을 포함하되, 상기 그래핀층은 상기 제 1 및 제 2 시드패턴을 연결하도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 그래핀 소자는 기판 상에 배치되되, 제 1 방향으로 폭을 갖고, 상기 제 1 방향과 수직하는 제 2 방향의 동일선 상에 서로 이격되도록 배치된 제 1 및 제 2 시드패턴; 상기 제 1 및 제 2 시드패턴의 적어도 일 측벽을 따라 배치된 그래핀층; 및 상기 제 1 및 제 2 시드패턴 상부에 배치된 제 1 보호층; 상기 그래핀층을 덮도록 배치된 제 2 보호층; 상기 기판, 상기 제 1 보호층 및 상기 제 2 보호층의 상부면을 덮도록 배치된 게이트 절연막; 및 상기 제 1 및 제 2 시드패턴 사이에 배치된 게이트 전극을 포함하되, 상기 그래핀 층은 상기 제 1 및 제 2 시드패턴을 연결하도록 배치될 수 있다. 상기 게이트 전극은 Ti, Al, TiN, Pt, W 등의 금속 물질 또는 다결정 실리콘 물질을 포함할 수 있다.
본 발명에 따른 그래핀의 형성 방법은 기판 상에 형성된 시드패턴의 측벽을 따라 그래핀을 형성하는 방법을 제공한다. 또한, 형성된 그래핀을 분리하여 적용 가능한 소자에 전사(transfer)하는 공정을 수행하지 않고, 본 발명에 따라 형성된 그래핀의 구조를 직접 소자에 적용할 수 있다. 이에 따라, 상기 전사 공정을 배제하여 공정을 단순화하고, 전사 공정 시 발생할 수 있는 그래핀의 손상 등을 방지할 수 있어 대면적의 기판상에 안정적인 상기 그래핀을 형성할 수 있다.
또한, 본 발명에 따른 그래핀 소자는 전사 공정없이 트랜지스터로 이용할 수 있으며, 그래핀에 밴드갭(band gab)을 갖도록 형성하기 위하여, 시드층의 두께를 조절하여 그래핀의 폭을 제어할 수 있어 나노미터 스케일의 폭을 갖는 그래핀을 제공한다. 그래핀은 일반적으로 이용되는 반도체들에 비해 높은 전자이동도를 가지므로, 이를 이용한 고신뢰성의 트랜지스터를 형성할 수 있다.
또한, 본 발명에 따른 그래핀 소자는 시드층을 완전히 제거하지 않고 소자의 전극부분에 해당하는 영역의 시드층을 남겨 별도의 전극 형성 공정을 필요로 하지 않는 그래핀 소자 제작 방법을 제공한다.
본 발명에 따른 그래핀 소자는 전사 공정없이 직접 저항체, 전도체, 센서 등의 전자 소자로 이용될 수 있으며, 그래핀의 뛰어난 전기전도도를 이용하여 고신뢰성의 전자 소자를 제공할 수 있다.
도 1a 내지 도 3a는 본 발명의 실시예 1에 따른 그래핀의 형성 방법을 순차적으로 나타내는 사시도들이다.
도 1b 내지 도 3b는 도 1a 내지 도 3a의 I-I' 면으로 자른 단면도들이다.
도 4A 내지 도 7A는 본 발명에 실시예 2에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이다.
도 4B 내지 도 7B는 각각 도 4A 내지 도 7A의 I-I' 면으로 자른 단면도들이다.
도 8A 및 도9A는 본 발명의 실시예 3에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이다.
도 8B 및 도 9B는 각각 도 8A 및 도 9A의 I-I' 면으로 자른 단면도들이다.
10A 내지 도 10C는 본 발명의 실시예 4에 따른 그래핀의 형성 방법을 도시한 단면도들이다.
도 1b 내지 도 3b는 도 1a 내지 도 3a의 I-I' 면으로 자른 단면도들이다.
도 4A 내지 도 7A는 본 발명에 실시예 2에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이다.
도 4B 내지 도 7B는 각각 도 4A 내지 도 7A의 I-I' 면으로 자른 단면도들이다.
도 8A 및 도9A는 본 발명의 실시예 3에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이다.
도 8B 및 도 9B는 각각 도 8A 및 도 9A의 I-I' 면으로 자른 단면도들이다.
10A 내지 도 10C는 본 발명의 실시예 4에 따른 그래핀의 형성 방법을 도시한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 3a는 본 발명의 실시예 1에 따른 그래핀의 형성 방법을 순차적으로 나타내는 사시도들이고, 도 1b 내지 도 3b는 도 1a 내지 도 3a의 I-I' 면으로 자른 단면도들이다.
<실시예 1>
도 1A 및 도 1B를 참조하면, 기판(1)상에 시드층(5a) 및 보호층(7a)을 형성한다. 상기 기판(1)은 글라스(glass), 플리스틱 등의 절연물질 또는 Si, SiC, Ge 등을 포함한 반도체 물질을 포함할 수 있다.
상기 기판(1) 및 상기 시드층(5a) 사이에 절연막(3)이 개재될 수 있다. 상기 절연막(3)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)일 수 있다.
상기 시드층(5a)은 전이 금속을 포함할 수 있다. 일례로, 상기 시드층(5a)은 Ni, Co, Cu, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Si, SiC, Ta, Ti, W, U, V, 및 Zr 중 적어도 하나를 포함할 수 있다. 상기 시드층(5a)은 물리적 증기 증착법(Physical vapor deposition; PVD), 화학 증기 증착법(chemical vapor deposition; CVD), 원자층 증착법(Atom layer deposition; ALD), 또는 증발법(evaporation) 중 어느 하나에 의하여 형성될 수 있다. 상기 보호층(7a)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 또는 실리콘 산질화막(SiON)을 포함할 수 있다.
도 2A 및 도 2B를 참조하면, 상기 시드층(5a) 및 상기 보호층(7a)의 일부를 패터닝하여 시드패턴(5) 및 보호패턴(7)을 형성할 수 있다. 상기 시드패턴(5) 및 상기 보호패턴(7)은 습식 또는 건식 식각 공정으로 식각되어 상기 시드층(5a) 및 상기 보호층(7a)의 측벽이 노출되도록 패터닝되어 형성될 수 있다. 일례로, 상기 시드패턴(5) 및 상기 보호패턴(7)은 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어 상기 제 1 길이보다 긴 제 2 길이를 갖도록 형성될 수 있다. (상기 제 1 방향은 도 2A의 x축에 해당하고, 상기 제 2 방향은 도 2A의 y축에 해당한다.)
상기 식각 공정은 산, 불화수소(HF), BOE(buffered oxide etch), 염화 제2철(FeCl3) 용액, 질산 제2철(Fe(No3)3)용액, HCl 용액 또는 이들의 혼합용액을 에칭액으로 사용할 수 있다. 다른 예로, 상기 시드층(5a) 및 상기 보호층(7a)은 이온빔식각, 이온빔밀링 또는 스퍼터식각 방법으로 식각될 수 있다.
도 3A 및 도 3B를 참조하면, 상기 시드패턴(5)의 일 측벽 또는 양 측벽에 그래핀층(9)을 형성한다. 일례로, 상기 그래핀층(9)은 상기 시드층(5)의 양 측벽을 따라 형성됨으로써, 상기 제 2 방향으로 연장되고, 서로 대향하는 한 쌍으로 형성될 수 있다.
상기 그래핀층(9)은 화학 증기 증착법, 이온 주입법(Ion Implantation), 에피텍셜 성장법(epitaxial growth) 등의 방법 중 어느 하나에 의하여 형성될 수 있다.
본 발명은 상기 그래핀층(9)이 상기 시드패턴(5)의 측벽을 따라 형성됨으로써, 대면적의 상기 기판(1) 상에 상기 그래핀층(9)을 형성하는 방법을 제공한다. 또한 상기 시드층(5a)의 증착 두께를 조절함으로써, 상기 그래핀층(9)의 폭을 조절할 수 있으므로, 나노미터 크기의 폭을 갖는 상기 그래핀층(9)을 손쉽게 형성할 수 있다. 또한, 상기 그래핀층(9)을 분리하여 적용 가능한 소자에 전사(transfer)하는 공정을 수행하지 않고, 본 발명에 따라 형성된 상기 그래핀층(9)의 구조를 직접 소자에 적용할 수 있다. 이에 따라, 상기 전사 공정을 배제하여 공정을 단순화하고 대면적의 기판상에 안정적인 상기 그래핀층(9)을 형성할 수 있다.
<실시예 2>
도 4A 내지 도 7A는 본 발명에 실시예 2에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이며, 도 4B 내지 도 7B는 각각 도 4A 내지 도 7A의 I-I' 면으로 자른 단면도들이다.
도 4A 및 도 4B를 참조하면, 기판(10) 상에 절연막(11)을 형성하고, 상기 절연막(11) 상에 시드층 및 제 1 보호층을 차례로 적층한다.
상기 시드층 및 상기 제 1 보호층의 일부를 패터닝하여 측벽을 노출시켜, 시드패턴(12) 및 제 1 보호패턴(13)을 형성할 수 있다. 일례로, 상기 시드패턴(12) 및 상기 제 1 보호패턴(13)은 제 1 방향으로 제 1 길이를 갖고, 제 2 방향으로 연장되어 상기 제 1 길이보다 긴 제 2 길이를 갖도록 형성될 수 있다. 상기 시드패턴(12) 및 상기 제 1 보호패턴(13)을 형성하기 위한 식각 공정은 실시예 1에서 설명한 바와 같다.
상기 시드패턴(12)의 일 측벽 또는 양 측벽에 그래핀층(14)을 형성한다. 상기 그래핀층(14)은 단일층 또는 이중층으로 형성될 수 있다. 일례로, 상기 그래핀층(14)은 상기 시드패턴(12)의 양 측벽을 따라 형성됨으로써, 상기 제 2 방향으로 연장되고, 서로 대향하는 한 쌍으로 형성될 수 있다.
상기 그래핀층(14)은 화학 증기 증착법, 이온 주입법(Ion Implantation), 에피텍셜 성장법(epitaxial growth)등의 방법 중 어느 하나에 의하여 형성될 수 있다.
상기 절연막(11), 상기 시드패턴(12), 상기 제 1 보호패턴(13), 및 상기 그래핀층(14)을 컨포멀(conformal)하게 덮는 제 2 보호층(15a)을 형성할 수 있다. 상기 제 2 보호층(15a)은 상기 그래핀층을 보호하는 역할을 할 수 있다.
도 5A 및 도 5B를 참조하면, 상기 제 2 보호층(15a)을 상기 제 1 보호패턴(13) 및 상기 절연막(11)이 노출되도록 식각할 수 있다. 이로써, 상기 그래핀층(14)의 노출된 면을 덮도록 제 2 보호패턴(15)이 형성될 수 있다. 다른 예에서, 상기 제 2 보호층(15a)을 식각하는 과정은 생략될 수 있다.
도 6A 및 도 6B를 참조하면, 상기 제 1 보호패턴(13) 및 상기 시드패턴(12)의 일부를 패터닝할 수 있다. 상기 제 1 보호패턴(13) 및 상기 시드패턴(12)을 패터닝하는 단계는 상기 제 1 보호패턴(13) 및 상기 시드패턴(12)의 일부를 포토 리소그라피 공정 및 식각 공정으로 제거하는 단계를 포함할 수 있다.
일례로, 상기 제 1 보호패턴(13) 및 상기 시드패턴(12)을 패터닝하는 단계는, 상기 제 2 방향으로 연장된 상기 시드패턴(12) 및 상기 제 1 보호패턴(13)의 중앙부(16)를 정의하는 단계, 상기 제 2 보호패턴(15)을 식각 마스크로 사용하여 상기 중앙부(16)를 식각하는 단계, 및 상기 중앙부(16)에 의해 상기 시드패턴(12)을 이격시켜 제 1 시드패턴(12a) 및 제 2 시드패턴(12b)을 형성하는 단계를 포함할 수 있다. 이로써, 상기 시드패턴(12)은 분리되어, 제 1 시드패턴(12a) 및 제 2 시드패턴(12b)이 서로 이격되도록 형성될 수 있다.
다른 예로, 상기 제 1 보호패턴(13) 및 상기 시드패턴(12)을 패터닝하는 것은 광학 리소그라피, 전자 빔 리소그라피(Electron-beam Lithography), 나노임프린트(Nanoimprint), 건식식각, 또는 습식식각 등의 패터닝 공정 중 적어도 하나의 방법을 포함할 수 있다.
다른 실시예에 있어서, 도 5A 및 도 5B의 과정에서 상기 제 2 보호층(15a)을 식각하는 과정을 생략한 경우에는, 상기 제 2 보호층(15a), 제 1 보호패턴(13), 및 상기 시드패턴(12)을 함께 패터닝할 수 있다.
도 7A 및 도 7B를 참조하면, 상기 제 2 보호패턴(도 6A의 15)을 제거하여 상기 그래핀층(14)을 노출시킬 수 있다. 이로써, 서로 이격된 상기 제 1 시드패턴(12a) 및 상기 제 2 시드패턴(12b)을 한 쌍의 상기 그래핀층(14)이 연결된 구조를 갖도록 그래핀 소자가 구성될 수 있다.
상기 그래핀 소자는 저항체, 전도체, 센서 등의 전자 소자로 이용될 수 있다. 일례로, 상기 그래핀 소자가 센서로 이용되는 경우, 가스, 바이오 물질, 습도 등의 환경 변화에 따른 전기적인 특성의 변화를 측정하는 기능을 할 수 있다.
상기 그래핀 소자가 센서로 사용되는 경우, 상기 기판은(10)는 폴리머 물질, 예를 들어 폴리이미드(Polyimide), PET(Polyethylen Terephthalate), PDMS(Polydimethylsiloxane)로 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 실시예 1에서 언급한 상기 기판으로 형성되는 물질을 포함할 수 있다.
상기 그래핀층(14)은 저항 등의 실제적인 변화량을 감지하는 기능을 할 수 있다. 상기 제 1 및 제 2 시드패턴들(12a, 12b)은 전극부로 이용될 수 있다. 상기 전극부는 상기 그래핀층(14)과 외부 회로 사이를 전기적으로 연결하는 기능을 할 수 있다.
본 발명에 따른 그래핀 소자는 상기 그래핀층(14)의 표면적이 넓어 센서로서의 감도(sensitivity)가 높은 특징이 있다. 또한, 전술한 바와 같이 상기 그래핀층(14)을 형성하고 이를 바로 소자에 적용함으로써 공정을 단순화할 수 있으며, 전사 공정 시 발생할 수 있는 상기 그래핀층(14)의 손상 등을 방지할 수 있어 안정적인 그래핀 소자를 구현할 수 있다.
<실시예 3>
도 8A 및 도9A는 본 발명의 실시예 3에 따른 그래핀 소자의 구조 및 형성 방법을 도시한 사시도들이며, 도 8B 및 도 9B는 각각 도 8A 및 도 9A의 I-I' 면으로 자른 단면도들이다. 실시예 3은 본 발명에 따라 형성된 그래핀층을 이용한 트랜지스터 소자의 구조 및 형성 방법을 제공한다.
도 8A 및 도 8B를 참조하면, 실시예 1에서 설명한 바와 같이, 기판(20) 상에 절연막(21)을 형성하고, 상기 절연막(21) 상에 시드층 및 제 1 보호층을 차례로 적층한 후, 이를 일부 패터닝하여 상기 시드층 및 상기 제 1 보호층의 측벽을 노출시킴으로써 시드패턴(22) 및 제 1 보호패턴(23)을 형성한다. 일례로, 상기 시드패턴(22) 및 상기 제 1 보호패턴(23)은 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어 상기 제 1 길이보다 긴 제 2 길이를 갖도록 형성될 수 있다. 상기 시드패턴(22) 및 상기 제 1 보호패턴(23)을 형성하기 위한 식각 공정은 실시예 1 및 실시예 2에서 설명한 바와 같다.
상기 시드패턴(22)의 일 측벽 또는 양 측벽에 그래핀층(24)을 형성한다. 일례로, 상기 그래핀층(24)은 상기 시드패턴(22)의 양 측벽을 따라 형성됨으로써, 상기 제 2 방향으로 연장되고, 서로 대향하는 한 쌍으로 형성될 수 있다.
상기 그래핀층(24)은 화학 증기 증착법, 이온 주입법(Ion Implantation), 에피텍셜 성장법(epitaxial growth)등의 방법 중 어느 하나에 의하여 형성될 수 있다.
그 후, 상기 절연막(21), 상기 시드패턴(22), 상기 제 1 보호패턴(23), 및 상기 그래핀층(24)을 컨포멀(conformal)하게 덮는 제 2 보호층을 형성하고, 상기 제 1 보호층(23) 및 상기 절연막(21)이 노출되도록 식각하여, 상기 그래핀층(24)을 덮는 제 2 보호패턴(25)을 형성할 수 있다.
도 9A 및 도 9B를 참조하면, 상기 제 1 보호패턴(23) 및 상기 시드패턴(도 8A의 22)의 일부를 패터닝할 수 있다. 일례로, 상기 제 1 보호패턴(23) 및 상기 시드패턴(도 8A의 22)을 패터닝하는 단계는, 상기 제 2 방향으로 연장된 상기 시드패턴(도 8A의 22) 및 상기 제 1 보호패턴(23)의 중앙부(28)를 정의하는 단계, 상기 제 2 보호패턴(25)을 식각 마스크로 사용하여 상기 중앙부(28)를 식각하는 단계, 및 상기 중앙부(28)에 의해 상기 시드패턴(도 8A의 22)을 이격시켜 제 1 시드패턴(22a) 및 제 2 시드패턴(22b)을 형성하는 단계를 포함할 수 있다. 이로써, 상기 시드패턴(도 8A의 22)은 분리되어, 제 1 시드패턴(22a) 및 제 2 시드패턴(22b)이 서로 이격되도록 형성될 수 있다.
다른 예로, 상기 제 2 보호패턴(25)을 제거하여 상기 그래핀층(24)의 양 측면이 모두 노출되도록 형성할 수 있다.
도 10A 및 도 10B를 참조하면, 상기 기판(20)의 상부면을 컨포멀하게 덮는 게이트 절연막(26)을 형성할 수 있다. 상기 게이트 절연막(26)은 상기 절연막(21), 상기 제 1 보호층(23), 상기 제 2 보호층(25), 및 상기 중앙부(28)를 덮도록 형성될 수 있다. 상기 게이트 절연막(26)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 HfO2 등의 고유전율을 가지는 절연막일 수 있다. 상기 게이트 절연막(26)은 원자층 증착(atomic-layer deposition, ALD), 화학 기상 증착(chemical vapor deposition, CVD), 스핀 코팅 중 어느 하나의 방법으로 증착될 수 있다.
도 11A 및 도 11B를 참조하면, 상기 기판(20) 상에 상기 제 1 및 제 2 시드패턴들(도 9A의 22a, 22b)이 서로 이격된, 상기 중앙부(28) 영역에 게이트 전극(27)을 형성할 수 있다. 상기 게이트 전극(27)은 상기 중앙부(28)에 상기 게이트 절연막(26)을 덮도록 형성되되, 제 1 방향으로 상기 중앙부(28)를 가로지르도록 형성될 수 있다. 상기 게이트 전극(27)은 Ti, Al, TiN, Pt, W 등의 금속 물질 또는 다결정 실리콘 물질을 포함할 수 있다.
일례로, 상기 게이트 전극(27)을 형성하는 것은 상기 기판(20) 상에 다결정 실리콘을 형성하고 불순물을 주입시킨 후 이를 평탄화시키는 단계를 포함할 수 있다. 그 후, 감광막(미도시)을 형성하고 게이트 마스크를 사용하여 게이트 패턴을 형성한 후, 이방성 건식 식각 공정으로 상기 다결정 실리콘을 식각하여 상기 게이트 전극(27)을 형성할 수 있다. 이 후, 상기 감광막을 제거하고 소스 영역 및 드레인 영역을 형성하여 fin FET 구조를 갖는 트랜지스터를 형성할 수 있다.
상기 제 1 및 제 2 시드층들(도 9A의 22a, 22b)은 각각 소스 영역 및 드레인 영역의 전극으로 이용될 수 있다.
상기 그래핀층(24)은 반도체로서 기능을 할 수 있다. 즉, 상기 그래핀층(24)은 상기 시드층(22)의 두께를 조절함으로써 상기 그래핀층(24)의 폭을 나노미터 크기로 조절하거나 상기 그래핀층(24)을 도핑함으로써 밴드갭(bandgab)을 갖도록 형성할 수 있다. 일례로, 상기 그래핀층(24)의 폭을 10nm 이하로 형성하여 밴드갭을 갖도록 형성할 수 있다.
상기 그래핀층(24)은 일반적으로 이용되는 반도체들에 비해 높은 전자이동도를 가지므로, 이를 이용한 고신뢰성의 트랜지스터를 형성할 수 있다.
<실시예 4>
도 12A 내지 도 12C는 본 발명의 실시예 4에 따른 그래핀의 형성 방법을 도시한 단면도들이다.
도 12A를 참조하면, 기판(30) 상에 제 1 시드층(32a), 제 1 보호층(33a), 제 2 시드층(32b), 및 제 2 보호층(33b)을 차례로 적층할 수 있다. 상기 기판(30) 및 상기 제 1 시드층(32a) 사이에 절연막(31)이 게재될 수 있다.
상기 기판(30), 상기 제 1 및 제 2 시드층들(32a, 32b), 상기 제 1 및 제 2 보호층들(33a, 33b), 및 상기 절연막(31)의 물질 및 형성 방법은 실시예 1에 설명한 바와 같다.
도 12B를 참조하면, 상기 제 1 및 제 2 시드층들(32a, 32b), 상기 제 1 및 제 2 보호층들(33a, 33b)의 일부를 패터닝하여 각각 제 1 및 제 2 시드패턴들(32c, 32d) 및 제 1 및 제 2 보호패턴들(33c, 33d)을 형성할 수 있다.
상기 제 1 및 제 2 시드패턴들(32c, 32d) 및 상기 제 1 및 제 2 보호패턴들(33c, 33d)은 식각 공정으로 식각되어 측벽이 노출되도록 패터닝됨으로써 형성될 수 있다. 일례로, 상기 제 1 및 제 2 시드패턴들(32c, 32d) 및 상기 제 1 및 제 2 보호패턴들(33c, 33d)은 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어 상기 제 1 길이보다 긴 제 2 길이를 갖도록 형성될 수 있다. 상기 식각 공정은 실시예 1에서 설명한 바와 같다.
도 12C를 참조하면, 상기 제 1 및 제 2 시드패턴들(32c, 32d)의 일 측벽 또는 양 측벽에 그래핀층(34)을 형성한다. 일례로, 상기 그래핀층(34)은 상기 제 1 및 제 2 시드패턴들(32c, 32d)의 양 측벽을 따라 형성됨으로써, 이중층으로 형성될 수 있다. 상기 그래핀층(34)은 상기 제 2 방향으로 연장되어, 서로 대향하는 두 쌍으로 형성될 수 있다. 상기 그래핀층(34)은 화학 증기 증착법, 이온 주입법(Ion Implantation), 에피텍셜 성장법(epitaxial growth)등의 방법 중 어느 하나에 의하여 형성될 수 있다.
본 실시예에 따른 그래핀의 형성 방법은 상기 제 1 및 제 2 시드패턴들(32c, 32d)의 측벽을 따라 형성됨으로써, 이중층의 상기 그래핀층(34)을 제공한다. 이로써, 상기 그래핀층(34)이 반도체의 성질을 갖도록 이용할 수 있다. 즉, 상기 제 1 및 제 2 시드패턴들(32c, 32d)의 두께를 조절하여, 이에 따라 형성되는 상기 그래핀층(34)의 두께를 조절함에 따라 상기 그래핀층(34)이 밴드갭을 형성할 수 있다.
또한, 상기 그래핀층(34)을 분리하여 적용 가능한 소자에 전사(transfer)하는 공정을 수행하지 않고, 본 발명에 따라 형성된 상기 그래핀층(34)의 구조를 직접 소자에 적용할 수 있다. 일례로, 본 실시예에 따라 형성된 그래핀층(34)은 앞서 설명한 실시예 2 및 실시예 3에 개시한 그래핀 소자에도 적용할 수 있다. 이에 따라, 상기 전사 공정을 배제하여 대면적의 기판상에 공정을 단순화하고 안정적인 상기 그래핀층(34)을 형성할 수 있다.
본 발명에 따른 그래핀 소자 및 형성 방법은 본 실시예들에 한정되지 않으며, 이용가능한 모든 전자 소자에 적용될 수 있다.
Claims (13)
- 기판 상에 시드층 및 보호층을 차례로 형성하는 단계;
상기 시드층 및 상기 보호층을 패터닝하여 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어, 상기 제 1 길이보다 긴 제 2 길이를 갖는 시드패턴 및 보호패턴을 형성하는 단계; 및
상기 시드패턴의 적어도 일 측벽에 상기 그래핀(graphene)을 형성하는 단계를 포함하는 그래핀의 형성 방법. - 제 1 항에 있어서,
상기 그래핀을 형성하는 단계는,
상기 시드패턴의 양 측벽에 한 쌍의 그래핀들을 형성하는 단계를 포함하되,
상기 시드패턴의 양 측벽을 따라 상기 제 2 방향으로 연장되어 상기 한 쌍의 그래핀들이 서로 대향하도록 형성되는 단계를 포함하는 그래핀의 형성 방법. - 제 1 항에 있어서,
상기 그래핀을 형성하는 단계는 화학 증기 증착법, 이온 주입법, 및 에피텍셜 성장법 중 적어도 하나를 이용하여 형성하는 단계를 포함하는 그래핀의 형성 방법. - 제 1 항에 있어서,
상기 시드층은 Ni, Co, Cu, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Si, SiC, Ta, Ti, W, U, V, 및 Zr 중 적어도 하나를 포함하는 그래핀의 형성 방법. - 제 1 항에 있어서,
상기 기판 및 상기 시드층의 사이에 절연막을 형성하는 단계를 더 포함하되,
상기 절연막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함하는 그래핀의 형성 방법. - 상기 기판 상에 시드층 및 제 1 보호층을 차례로 형성하는 단계;
상기 시드층 및 상기 제 1 보호층을 패터닝하여 제 1 방향으로 제 1 길이를 갖고, 상기 제 1 방향과 수직하는 제 2 방향으로 연장되어, 상기 제 1 길이보다 긴 제 2 길이를 갖는 시드패턴 및 제 1 보호패턴을 형성하는 단계;
상기 시드패턴의 적어도 일 측벽에 상기 그래핀(graphene)을 형성하는 단계;
상기 그래핀을 덮는 제 2 보호패턴을 형성하는 단계; 및
상기 제 1 보호패턴, 및 상기 시드패턴을 패터닝하여, 서로 이격된 제 1 및 제 2 시드패턴들을 형성하는 단계를 포함하는 그래핀 소자의 형성 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 시드패턴들을 형성하는 단계는,
상기 제 2 방향으로 연장된 상기 시드패턴 및 상기 제 1 보호패턴의 중앙부를 정의하는 단계;
상기 제 2 보호패턴을 식각 마스크로 사용하여 상기 중앙부를 식각하는 단계; 및
상기 중앙부에 의해 상기 시드패턴을 이격시켜 제 1 및 제 2 시드패턴들을 형성하는 단계를 포함하는 그래핀 소자의 형성 방법. - 제 6 항에 있어서,
상기 제 2 보호패턴을 형성하는 단계는,
상기 기판의 상부면을 덮는 제 2 보호층을 형성하는 단계;
상기 제 1 보호패턴이 노출되도록 제 2 보호층을 평탄화하여, 상기 그래핀을 덮는 제 2 보호패턴을 형성하는 단계를 포함하는 그래핀 소자의 형성 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 시드패턴들을 형성하는 단계 이후에, 상기 제 2 보호패턴을 제거하는 단계를 더 포함하는 그래핀 소자의 형성 방법. - 제 6 항에 있어서,
상기 기판의 상부면을 덮는 게이트 절연막을 형성하는 단계; 및
상기 제 1 및 제 2 시드패턴들 사이에 게이트 전극을 형성하는 단계를 더 포함하는 그래핀 소자의 형성 방법. - 기판 상에 배치되되, 제 1 방향으로 폭을 갖고, 상기 제 1 방향과 수직하는 제 2 방향의 동일선 상에 서로 이격되도록 배치된 제 1 및 제 2 전극;
상기 제 1 및 제 2 전극의 적어도 일 측벽을 따라 배치된 그래핀층; 및
상기 제 1 및 제 2 전극 상부에 배치된 보호층을 포함하되,
상기 그래핀층은 상기 제 1 및 제 2 전극을 연결하도록 배치된 그래핀 소자. - 기판 상에 배치되되, 제 1 방향으로 폭을 갖고, 상기 제 1 방향과 수직하는 제 2 방향의 동일선 상에 서로 이격되도록 배치된 제 1 및 제 2 시드패턴들;
상기 제 1 및 제 2 시드패턴들의 적어도 일 측벽을 따라 배치되고, 제 1 및 제 2 시드패턴들을 연결하는 그래핀층;
상기 제 1 및 제 2 시드패턴 상에 배치된 제 1 보호층;
상기 그래핀층을 덮도록 배치된 제 2 보호층;
상기 기판, 상기 제 1 보호층 및 상기 제 2 보호층의 상부면을 덮도록 배치된 게이트 절연막; 및
상기 제 1 및 제 2 시드패턴 사이에 배치된 게이트 전극을 포함하는 그래핀 소자. - 제 12 항에 있어서,
상기 제 1 및 제 2 시드패턴들 각각은 복수개의 서브 시드패턴들을 포함하고, 상기 복수개의 서브 시드패턴들의 사이에 상기 제 1 보호층을 포함하는 그래핀 소자.
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Family Applications (1)
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| KR1020110115828A KR20120076297A (ko) | 2010-12-29 | 2011-11-08 | 그래핀의 형성 방법 및 이를 이용한 전자 소자와 그 형성 방법 |
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Cited By (3)
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| KR20150143267A (ko) * | 2014-06-13 | 2015-12-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 얇은 시트 핀펫 장치 |
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-
2011
- 2011-11-08 KR KR1020110115828A patent/KR20120076297A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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