KR20150143267A - 얇은 시트 핀펫 장치 - Google Patents

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마크 반 달
마틴 크리스토퍼 홀란드
마티아스 패스랙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

FinFET과 같은 얇은 시트(thin-sheet) 비평면형 회로 장치 및 그러한 장치를 형성하는 방법이 제공된다. 몇몇 예시적인 실시형태에서, 장치는, 상면을 갖는 기판, 기판 위에 배치되고 상면 위로 연장되는 특징부(feature)를 포함한다. 물질층은 특징부 상에 배치된다. 물질층은 복수의 소스/드레인 영역 및 이들 소스/드레인 영역 사이에 배치되는 채널 영역을 포함한다. 게이트 스택은 물질층의 채널 영역 상에 배치된다. 몇몇 이러한 실시형태에서, 특징부는 복수의 측면을 포함하고, 물질층은 복수의 측면 각각 상에 배치된다. 몇몇 이러한 실시형태에서, 특징부는 또한 상면을 포함하고, 물질층은 또한 상면 상에 배치된다. 몇몇 실시형태에서, 특징부의 상면에는 물질층이 존재하지 않는다.

Description

얇은 시트 핀펫 장치{THIN-SHEET FINFET DEVICE}
본 개시는 개괄적으로는 IC 장치 및 그 제조에 관한 것이고, 더 구체적으로는 FinFET과 같은 얇은 시트 비평면형 회로 장치에 관한 것이다.
반도체 산업은 보다 더 높은 장치 밀도, 보다 더 높은 성능, 및 보다 더 낮은 비용을 추구하며 나노미터 기술 프로세스 노드로 진행되어 왔다. 물질과 제조(fabrication)에서의 획기적인 진전에도 불구하고, 종래 MOSFET과 같은 평면형(planar) 장치를 스케일링하는 것은 도전적인 것임이 입증되어 왔다. 이러한 난제들을 극복하기 위해, 회로 설계자들은 향상된 성능을 가져올 새로운 구조를 생각하고 있다. 한가지 조사의 길은 핀형(fin-like) 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발이다. FinFET은 기판 바깥으로 그리고 게이트 안으로 돌출된 전형적인 평면형 장치로서 생각될 수 있다. 통상의 FinFET은 기판으로부터 위로 연장되는 얇은 "핀(fin)"(또는 핀 구조물)을 갖도록 제조된다. FET의 채널은 이 수직 핀 내에 형성되고, 게이트는 상기 핀의 채널 영역 위에 (예를 들어 주변을 감싸도록) 제공된다. 핀 둘레에 게이트를 감싸는 것은 채널 영역과 게이트 간의 접촉 면적을 증가시켜, 게이트가 다수의 면으로부터 채널을 제어하는 것을 가능케 한다. 이는 여러가지 방법으로 레버리지될 수 있으며, 몇몇 적용례에서 FinFET은 감소된 숏 채널 효과(short channel effects), 감소된 누설(leakage), 및 더 높은 전류 흐름을 제공한다. 다시 말해서, FinFET은 평면형 장치보다 더 빠르고, 더 작고, 더 효율적일 수 있다.
그러나, FinFET 및 기타 비평면형(non-planar) 장치들에 내재하는 복잡성 때문에, 제조 기술은 종래의 평면형 트랜지스터 제조보다는 MEMS(microelectromechanical systems; 미세전자기계시스템) 기술에 더 가깝게 유사할 수 있다. 몇몇 평면 기술들은 비평면 제작을 위해 재설계될 수도 있다. 그 밖의 기술들은 비평면 제조에 완전히 고유한 것이다. 따라서, 비평면형 장치가 다수의 적용례에 대해 적합하다는 것이 이미 입증된 반면, 장치 구조, 물질, 및 제조 기술의 면에서 추가적인 진전을 위한 기회가 남아있다. 이러한 진전은 향상된 구동 강도 및 신뢰성과 함께 전력 및 크기의 추가적인 감소를 가져올 잠재력을 갖는다.
상기와 같은 추가적인 진전을 갖는 비평면형 장치를 제공한다.
FinFET과 같은 얇은 시트(thin-sheet) 비평면형 회로 장치 및 그러한 장치를 형성하는 방법이 제공된다. 몇몇 예시적인 실시형태에서, 장치는, 그 위에 정의된 상면을 갖는 기판, 기판 위에 배치되고 상기 상면 위에서 연장되는 특징부(feature)를 갖는 기판을 포함한다. 물질층은 특징부 상에 배치된다. 물질층은 복수의 소스/드레인 영역 및 이들 소스/드레인 영역 사이에 배치되는 채널 영역을 갖는다. 게이트 스택은 물질층의 채널 영역 상에 배치된다.
장치 구조, 물질, 및 제조 기술의 면에서 추가적인 진전을 갖는 비평면형 장치가 제공된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들(features)은 실척도로 작도되지 않았으며 예시의 목적으로만 사용됨을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 워크피스(workpiece)의 일부의 사시도이다.
도 2는 본 개시의 다양한 양태에 따른 얇은 시트(thin-sheet) FinFET을 포함한 워크피스의 부분의 사시도이다.
도 3은 본 개시의 다양한 양태에 따른 그래핀의 분자도(molecular diagram)이다.
도 4는 본 개시의 다양한 양태에 따른 전이금속 칼코겐 화합물(transition metal dichalcogenide compound)의 분자도이다.
도 5는 본 개시의 다양한 양태에 따른 트라이게이트(trigate) FinFET 장치를 형성하는 예시적인 방법의 흐름도이다.
도 6 내지 15는 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 16은 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 17은 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 18은 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치를 형성하는 예시적인 방법의 흐름도이다.
도 19 내지 24는 본 개시의 다양한 양태에 따른 더블게이트(double-gate) FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 25는 본 개시의 다양한 양태에 따른 이방성 에칭 프로세스(anisotropic etching process)를 사용한 더블 게이트 FinFET 장치를 형성하는 예시적인 방법의 흐름도이다.
도 26 내지 29는 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 30은 본 개시의 다양한 양태에 따른 측벽 스페이서를 사용한 더블 게이트 FinFET 장치를 형성하는 예시적인 방법의 흐름도이다.
도 31 내지 36은 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치 형성 방법을 거치는 워크피스의 부분의 사시도이다.
도 37은 본 개시의 다양한 양태에 따른 더블 장치(double-device) FinFET을 형성하는 예시적인 방법의 흐름도이다.
도 38 내지 41은 본 개시의 다양한 양태에 따른 더블 장치 FinFET 형성 방법을 거치는 워크피스의 부분을 사시도이다.
도 42는 본 개시의 다양한 양태에 따른 내부 게이트(inner-gate) FinFET을 형성하는 예시적인 방법의 흐름도이다.
도 43 내지 50은 본 개시의 다양한 양태에 따른 내부 게이트 듀얼 게이트(dual gate) FinFET을 형성하는 방법을 거치는 워크피스의 부분의 사시도이다.
도 51은 본 개시의 다양한 양태에 따른 다층(multi-layer) 기판 상에 핀 구조물을 형성하는 예시적인 방법의 흐름도이다.
도 52 내지 57은 본 개시의 다양한 양태에 따른 다층 기판 상에 핀 구조물을 형성하는 방법을 거치는 워크피스의 부분의 사시도이다.
도 58 내지 69는 본 개시의 다양한 양태에 따른, 그 위에 형성된 박막(thin-film) FinFET을 갖는 워크피스의 부분의 사시도이다.
본 개시는 개괄적으로는 IC 장치 및 그 제조에 관한 것이고, 더 구체적으로는 FinFET과 같은 얇은 시트 비평면형 회로 장치에 관한 것이다.
아래의 발명개시는 본 개시의 여러 특징들을 구현하기 위한 많은 여러 실시형태들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 피처와 제2 피처가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수 있으며, 또한 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 설명된 다양한 실시형태들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 예를 들어, 도면들 내의 장치가 뒤집어져 있는 경우, 다른 엘리먼트들 또는 피처들 "밑" 또는 "아래"로 설명된 엘리먼트들은 그 다른 엘리먼트들 또는 특징부들 "위"로 배향되어 있을 것이다. 따라서, 예시적인 용어 "밑"은 위와 밑의 배향 둘 다를 망라할 수 있다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 마찬가지로 해석될 수 있다.
도 1은 본 개시의 다양한 양태에 따른 워크피스(workpiece)(100)의 일부의 사시도이다. 도 1은 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(100)에 추가적인 특징부들(features)이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(100)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
워크피스(100)는 그 위에 형성된 하나 이상의 핀 구조물(104)을 갖는 기판(102) 또는 웨이퍼를 포함한다. 핀 구조물(104)은 임의의 상승된 특징부를 대표하는 것이고, 도시된 실시형태가 핀 구조물(104) 상에 형성된 FinFET(106)을 포함하지만 추가적인 실시형태들은 핀(104) 위에 형성된 다른 상승된 능동 장치 및 수동 장치를 포함한다. 예시적인 FinFET(106)은 트랜지스터이고, 각각이 다양한 도핑된 반도체 물질을 포함할 수 있는 대향하는 소스/드레인 영역(108)의 쌍, 및 소스/드레인 영역 사이에 위치한 채널 영역(110)을 포함한다. 채널 영역(110)을 통한 캐리어(n-채널 장치에 있어서 전자 및 p-채널 장치에 있어서 홀)의 흐름은, 채널 영역(110)에 인접하고 그것을 감싸는 게이트 스택(112)에 인가되는 전압에 의해 제어된다. 게이트 스택(112)은 아래에 놓인 채널 영역(110)을 더 잘 도시하기 위해 반투명하게 도시되어 있다. 도시된 실시형태에서, 채널 영역(110)은 그것이 형성된 기판(10)의 평면 위로 상승하고, 이에 따라 핀 구조물(104)은 "비평면형(non-planar)" 장치로 지칭될 수 있다. 상승된 채널 영역(110)은 비교할만한 평면형 장치들보다 더 큰 게이트 스택(112) 근접 표면적을 제공한다. 이것은 게이트 스택(112)과 채널 영역(110) 간의 전자기장 상호작용을 강화하고, 이는 더 작은 장치들과 연관된 누설(leakage) 및 숏 채널 효과(short channel effects)를 줄일 수 있다. 따라서, 많은 실시형태들에서 FinFET(106) 및 기타 비평면형 장치는 그들의 평면형 대응물보다 더 작은 공간(footprint)에서 더 좋은 성능을 낸다.
그러나, 핀펫(106)이 향상된 성능을 발휘할 수 있다 하더라도, 핀펫은 감소된 장치 크기로부터 발생하는 복잡한 문제에 영향을 받지 않는 것은 아니다. 핀 구조물(104)의 크기가 감소됨에 따라 여러 측면에서 성능이 불리하게 영향받는다는 것이 실험을 통해 밝혀졌다. 예를 들어, 바디 두께의 감소(화살표 114에 의해 표시된 핀 폭의 감소에 대응함)는 채널 영역(110)을 통한 캐리어의 이동성을 감소시키는 것으로 보여져 왔다. 결과적으로, 채널 영역(110)의 유효 저항은 증가하고, 이는 전력 손실을 야기시킨다. 더욱이, 채널 영역 저항은 또한 제작 결함에 매우 민감해진다. 예를 들어, 때때로 라인 폭 거침(line witdh roughness)로 지칭되는, 채널 영역(110)에 따른 바디 두께의 오르내림(fluctuation)은, 작은 핀(114)을 형성할 때 더욱 확연해진다. 전체 핀 폭이 감소됨에 따라, 변동이 전체 크기의 더 큰 부분을 차지한다. 이러한 이유들 및 기타 이유들 때문에, 이동성 및 채널 저항은 워크피스의 핀 구조물들(104)에 걸쳐 대단히 상이할 수 있다.
또 다른 크기-의존(size-dependent) 효과는 양자 기계적 구속(quantum-mechanical confinement)이다. 일반적으로 바디 두께가 감소될 수록, FinFET(106)과 같은 장치의 임계 전압(Vth)이 증가한다. 임계 전압은 소스/드레인 영역(108) 간에 실질적인 전류가 흐르도록 하기 위해 게이트 스택(112)에서 필요한 최소 전압이다. 집적 회로는 통상적으로 특정 임계 전압 또는 전압 범위에 대해 설계된다. 그러나, 바디 두께가 감소됨에 따라, 임계 전압이 지수적으로 증가한다. 극단적으로 작은 크기에서, 장치들에 걸친 바디 두께의 작은 변화는 각각의 Vth의 큰 불일치를 야기할 수 있다. 따라서, 장치들 간의 임계 전압의 변동이 더욱 확연해진다.
이러한 이유들 및 기타 이유들 때문에, 반도체 기반 채널 영역(110)에 대한 대안들이 향상된 캐리어 이동도, 더 낮은 바디 저항, 및 더 일정한 성능을 제공할 수도 있다. 도 2는 본 개시의 다양한 양태에 따른 얇은 시트(thin-sheet) FinFET(202)을 포함한 워크피스(200)의 부분의 사시도이다. 도 2는 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(200)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(200)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다. 워크피스(200)의 핀펫 장치(202)는 어떠한 능동 또는 수동 핀-기반 장치도 나타내는 것으로 이해될 수 있고, 본 개시의 개념은 이들 대안 중 어느 것에라도 동등하게 적용된다.
다수의 측면에서, 워크피스(200)는 도 1의 워크피스(100)와 유사하다. 그러나, 이전의 실시형태와 대조적으로, 채널 영역(110)은, 기판(102)으로부터 위로 연장되는 립 구조물(208)로 지칭되는 상승된 특징부 위에 씌워진 얇은 시트(즉, 시트층(204)) 상에 형성된다. 몇몇 실시형태에서, 소스/드레인 영역(108) 또한 시트층(204) 상에 형성된다. 종래의 반도체 물질과 비교할 때, 시트층(204)을 형성하는데 사용되는 물질은 아래에 보다 상세히 설명되는 바와 같이 종래의 반도체보다 더 높은 고유 캐리어 이동도(intrinsic carrier mobility)를 가질 수 있다. 따라서, 비록 채널 영역(110)이 감소된 횡단 면적(일반적으로 감소된 이동도 및 더 높은 저항성에 관련됨)을 가질 수 있다 하더라도, 대응하는 FinFET(202)은 여전히 FinFET들(202)에 걸쳐 더 큰 일관성과 함께 향상된 이동도를 보일 수 있다. 이에 상응하여, 채널 저항 및 임계 전압 또한 더 균일할 수 있다.
얇은 시트 FinFET(202)의 구조가 이하에서 더 자세히 설명될 것이다. 핀펫(202)은 기판(102) 또는 웨이퍼 상에 형성된다. 적합한 기판(102)으로는 반도체 기판 및 비-반도체 기판을 포함한다. 예를 들어, 기판(102)은 벌크 실리콘 기판을 포함할 수 있다. 대안적으로, 기판(102)은 결정질 구조의 실리콘 또는 게르마늄과 같은 기본 반도체(elementary semiconductor); 실리콘 게르마늄(silicon germanium), 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인(gallium phosphide), 인듐 인(indium phosphide), 인듐 비소(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(102)으로는 반도체-온-절연체(SOI; semiconductor-on-insulator) 기판도 포함할 수 있다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 이용하여 제조된다. 다양한 실시형태에서, 일반적으로 비-도전성의 기판(102)은 석영 및/또는 유리 절연체, 반도체 산화물, 반도체 질화물, 및/또는 반도체 산화질화물(oxynitride)을 포함한다.
다양한 평면형 및 비평면형 장치를 형성하기 위해, 기판(102)은 당해 기술분야에 알려진 바와 같이 설계 요건(design requirements)에 따라 다양한 도핑 영역을 포함할 수 있다(예를 들어 p-형 웰 또는 n-형 웰). 도핑 영역은 붕소 또는 BF2와 같은 p-형 도펀트; 인이나 비소와 같은 n-형 도펀트; 또는 이들의 조합으로 도핑된다. 도핑 영역은 기판(102) 바로 위에, P-웰 구조로, N-웰 구조로, 이중 웰 구조로, 또는 상승된 구조물 상에 또는 내에 형성될 수 있다. 반도체 기판(102)은, nMOS(N-type metal-oxide-semiconductor; N형 금속 산화물 반도체) 트랜지스터 장치를 위해 구성된 영역과 pMOS(p-type metal-oxide-semiconductor; P형 금속 산화물 반도체) 트랜지스터 장치를 위해 구성된 영역과 같은 다양한 능동(active) 영역을 더 포함할 수 있다.
기판(102)은, 도시된 얇은 시트(thin-sheet) FinFET(202)을 포함한 회로 장치들을 전기적으로 분리하기 위해 기판(102) 상에 형성된 하나 이상의 분리 특징부(isolation features; 206)를 포함할 수 있다. 도시된 실시형태에서, 분리 특징부(206)는 STI(shallow trench isolation; 쉘로우 트렌치 분리) 특징부를 포함한다. 다른 실시형태에서, 분리 특징부(206)는 실리콘-온-절연체 기판(102)의 컴포넌트(component)이다. 또 다른 예시적인 실시형태에서, 분리 특징부(206)는 BOX(buried oxide layer; 매립 산화물층)의 형태를 취한다. 분리 특징부(206)는 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), 반도체 탄화물(semiconductor carbide), 불화물-도핑된 규산염 글라스(fluoride-doped silicate glass; FSG), 로우-k 유전체 물질(low-K dielectric material), 및/또는 기타 적합한 물질과 같은 임의의 적절한 물질을 포함하고, 열 성장, ALD(atomic layer deposition; 원자층 증착), CVD(chemical vapor deposition; 화학 기상 증착), HDP-CVD(high-density plasma CVD; 고밀도 플라즈마 CVD), PVD(physical vapor deposition; 물리 기상 증착), 및/또는 기타 적합한 적층 프로세스(deposition process)를 포함하는 임의의 적합한 적층 프로세스를 사용하여 형성될 수 있다.
핀펫(106)은 기판(102)의 상면(top surface; 210) 위로 연장되는 립 구조물(rib structure; 208)을 포함하고, 립 구조물(208) 상에 형성된 시트층(204)을 포함한다. 립 구조물(208)은 별개의 반도체, 유전체, 및/또는 기타 지지 물질일 수도 있으나, 몇몇 실시형태에서, 립 구조물(208)은 분리 특징부(206)를 통해 연장되는 기판(102)의 부분이다. 다양한 실시형태에서, 립 구조물(208)은 반도체 물질(예를 들어, 기본 반도체 및/또는 화합물 반도체), 유전체 물질(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산화질화물, 반도체 탄화물, FSG, 및/또는 로우-K 유전체 물질), 절연체 물질(예를 들어, 석영, 유리, 등), 및/또는 이들의 조합을 포함한다.
몇몇 실시형태에서, 아래에서 설명되는 도 44 내지 50의 그것과 같이, 립 구조물(208)은 폴리실리콘 및/또는 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 탄탈룸 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적합한 물질, 및/또는 이들의 조합과 같은 금속과 같은 도전체를 포함한다. 몇몇 실시형태에서, 립 구조물(208)의 도전체는 제2 게이트 스택의 일부일 수 있다. 제2 게이트 스택은, 도전체 위에 배치되어 도전성 물질을 시트층(204)으로부터 물리적으로 그리고 전기적으로 분리하는 게이트 유전체를 포함할 수 있다.
시트층(204)은 립 구조물(208) 위에, 그리고 몇몇 실시형태에서는 기판(102) 및/또는 분리 특징부(206)의 상면(210)의 일부 상에 배치된다. 시트층(204)은 게이트 스택(112) 아래에 배치되는 채널 영역(110)을 포함할 수 있고, 소스/드레인 영역(108)도 포함할 수 있다. 다양한 실시형태에서, 시트층(204)은 하나 이상의 2D 물질 층을 포함하도록 형성될 수 있다. 적합한 2D 물질은 분자 레벨에서 단일 평면 또는 시트를 따라 정렬되는 그래핀 및 기타 물질을 포함한다.
도 3을 참조하면, 본 개시의 양태들에 따른 그래핀(graphene)의 분자도(molecular diagram; 300)가 도시되어 있다. 그래핀은 단일 평면(304)을 따라 정렬된 일분자층들(monolayers)에서의 탄소 원자들(302)의 배열이다. 시트층(204) 내의 그래핀 일분자층들의 형성을 위한 기술들은 도 14와 관련하여 더 상세히 설명된다. 순수한 그래핀(pure graphne)은 높은 도전성을 갖기 때문에, 이동성을 제어하고 게이트 전압에 대한 반도체 같은 응답을 유발하기 위해, 그래핀은 채널 영역(110) 내에서 하나 이상의 불순물로 도핑될 수 있다. 따라서, 다양한 실시형태에서 그래핀은 티타늄, 크롬, 철, NH3, 칼륨, 및/또는 NO2로 도핑된다.
시트층(204)을 위한 적합한 2D 물질의 또 다른 종류는 도 4와 관련하여 개시된다. 도 4는 본 개시의 양태들에 따른 전이금속 칼코겐 화합물(transition metal dichalcogenide compound)의 분자도(400)이다. 전이금속 칼코겐 화합물은 채워진 고리(filled circles)로 표현되는 전이 금속(예를 들어, Zr, Ta, Nb, W, Mo, Ga, Sn, 등)의 원자(402) 및 개방된 고리(open circles)로 표현되는 칼코게나이드(chalcogenide)(예를 들어, Se, S, Te, 등)의 원자(404)를 포함한다. 그래핀과 유사하게, 전이금속 칼코겐 화합물 물질은 전체적으로 평면인 일분자층들에서 정렬된다. 그래핀과 또한 유사하게, 전이금속 칼코겐 화합물 물질은 높은 전도성 및 캐리어 이동도를 보이며, 이는 얇은 시트(thin-sheet) FinFET(202)의 시트층(204)에서 사용하기에 적절하도록 한다.
도 2의 얇은 시트 FinFET(202)을 다시 참조하면, 게이트 스택(112)은 시트층(204) 위에 배치되고 시트층(204)의 채널 영역(110)을 정의한다. 다양한 예시적인 실시형태에서, 게이트 스택(112)은 계면층(interfacial layer), 폴리실리콘 및/또는 금속 도전체와 같은 도전체, 및 도전체와 시트층(204) 사이에 형성된 게이트 유전체를 포함한다.
얇은 시트(thin-sheet) FinFET 장치(202)의 다양한 예시적인 실시형태 및 이들 실시형태를 형성하기 위한 기술이 이하에서 설명된다. 다양한 예시들 간에서, 도시된 장치들의 엘리먼트들이 결합되거나, 교환되거나, 추가되거나 제거될 수 있고, 어떤 특정 실시형태에 특정한 특징부 또는 이점이 요구되는 것이 아님이 이해될 것이다. 예시적인 트라이게이트(trigate) 얇은 시트(thin-sheet) FinFET 장치가 도 5 내지 17을 참조하여 개시된다. 도 5는 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치를 형성하는 예시적인 방법(500)의 흐름도이다. 방법(500)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해될 것이다. 도 6 내지 15 및 17은 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치(202) 형성 방법(400)을 거치는 워크피스(600)의 부분의 사시도이다. 도 16은 본 개시의 다양한 양태에 따른 트라이게이트 FinFET 장치(202) 형성 방법을 거치는 워크피스(600)의 일부의 사시도이다. 도 6 내지 17은 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(600)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(600)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 5의 블럭 502를 참조하면, 기판(102)이 수신된다. 기판(102)은 도 2의 기판(102)과 실질적으로 유사할 수 있고, 기본 반도체, 화합물 반도체, 절연체, 및/또는 기타 적합한 기판(102) 물질을 포함할 수 있다. 수신된 기판(102)은 그 위에 형성된 하나 이상의 립 구조물(208)을 갖는다. 립 구조물(208)을 형성하기 위한 두가지 예시적인 기술이 각각 도 6 내지 10 및 도 6 내지 13과 관련하여 설명된다. 립 구조물(208)을 형성하기 위한 추가적인 예시적 기술은 도 51 내지 69와 관련하여 설명된다.
도 5의 블럭 504 내지 508 및 도 6 내지 10에서 설명되는 제1의 예시적인 기술에서, 립 구조물(208)은, 둘러싼 기판(102)을 에칭하여 립 구조물(208)을 드러냄으로써 형성된다. 도 6을 참조하면, 기판(102)이 도시되어 있고, 기판 중에서 립 구조물(208)을 형성하는데 이용되는 영역이 파선으로된 박스(602)로 표시되어 있다. 도 5의 블럭 504를 참조하면, 기판(102) 중 립 구조물을 둘러싸는 영역이 리세스된다. 몇몇 실시형태에서, 이는 기판(102) 위에 포토레지스트층(702)을 형성하고 기판(102) 중에서 에천트(etchant)에 의해 리세스될 부분을 노출시키도록 그것을 패터닝하는 것을 포함한다. 도 7의 실시형태에서, 포토레지스트층(702)은 립 구조물 영역 위에 포토레지스트 물질을 남기도록 패터닝되었다. 예시적인 포토레지스트층(702)은, 포토레지스트층(702)이 광에 노출될 때 성질 변화를 겪도록 하는 감광성(photosensitive) 물질을 포함한다. 이 성질 변화는 리소그래픽 패터닝으로 지칭되는 프로세스로 포토레지스트층(702)의 노출되거나 노출되지 않은 부분을 선택적으로 제거하는데 이용될 수 있다. 예시적인 패터닝 프로세스는 포토레지스트층(702)의 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출후 베이킹(post-exposure baking), 포토레지스트층(702)의 현상, 린싱(rinsing), 및 건조(예를 들어 하드 베이킹(hard baking))을 포함한다. 대안적으로, 포토리소그래픽 프로세스는 마스크리스(maskless) 포토리소그래피, 전자선 기술(eletron-beam writing), 및 철선 기술(ion-beam writing)과 같은 다른 방법에 의해 구현되거나, 보충되거나, 대체될 수도 있다.
도 5의 블럭 504를 여전히 참조하고 도 8을 참조하면, 기판(102)에 대해 에칭 프로세스가 수행된다. 에칭은, 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예를 들어 RIE(reactive ion etching; 반응성 이온 에칭))을 포함한 임의의 적합한 에칭 프로세스를 포함한다. 예를 들어, 일 실시형태에서, 기판(102)은 불소 기반(fluorine-based) 에천트를 이용한 건식 에칭 프로세스로 에칭된다. 몇몇 실시형태에서, 에칭은, 각각 기판(102)의 특정 물질을 목표로 하는 상이한 에칭 화학반응(chemistries)을 이용한 다수의 에칭 단계를 포함한다. 에칭은, 기판(102)의 나머지부분(remainder) 위로 연장되는 임의의 적합한 높이 및 폭의 립 구조물(208)을 생성하도록 구성된다.
도 5의 블럭 506 및 도 9를 참조하면, 기판(102)은 하나 이상의 분리 특징 트렌치(902)를 정의하도록 선택적으로 에칭될 수 있다. 블럭 506의 에칭은 블럭 504의 에칭과 실질적으로 유사하게 수행될 수 있고, 일 실시형태에서는 두 에칭이 모두 하나의 에칭 프로세스의 일부로서 수행된다. 에칭 기술 또는 화학반응(chemistries)이 다른 경우, 블럭 506의 에칭은 건식 에칭, 습식 에칭, RIE, 및/또는 다른 에칭 방법을 포함한 임의의 적합한 에칭 기술을 사용할 수 있다. 몇몇 실시형태에서, 블럭 504에서 형성된 포토레지스트층(702)은 블럭 506의 에칭에서 재사용될 수 있거나, 기존의 포토레지스트층이 벗겨지고 새로운 포토레지스트층이 기판(102) 위에 적층되어 패터닝될 수도 있다.
도 5의 블럭 508 및 도 10을 참조하면, 분리 특징부(206)는 트렌치(902) 내에 충진 물질(fill material)을 적층함으로써 형성된다. 몇몇 실시형태에서, 분리 특징부의 형성은 트렌치(902) 내에 라이너(liner)(미도시)를 적층하는 것을 포함한다. 라이너는 기판(102)과 충진 물질 간의 계면에서의 결정 결함(crystalline defects)을 감소시킨다. 라이너는 반도체 질화물(semiconductor nitride), 반도체 산화물(semiconductor oxide), 열 반도체 산화물(thermal semiconductor oxide), 반도체 산화질화물(semiconductor oxynitride), 폴리머 유전체(polymer dielectric), 및/또는 다른 적합한 물질을 포함한 임의의 적절한 물질을 포함할 수 있고, 열 성장, ALD, CVD, HDP-CVD, PVD, 및/또는 기타 적합한 적층 프로세스를 포함한 임의의 적절한 적층 프로세스를 이용하여 형성될 수 있다. 몇몇 실시형태에서, 라이너는 열 산화 프로세스에 의해 형성된 종래의 열 산화물 라이너를 포함한다. 몇몇 예시적인 실시형태에서, 라이너는 HDP-CVD를 통해 형성된 반도체 질화물을 포함한다.
이후 충진 물질 또는 충진 유전체가 트렌치(902) 내에 형성된다. 예시적인 충진 유전체 물질은 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), FSG, 및/또는 로우-K 유전체 물질(low-K dielectric material)을 포함한다. 다양한 예시적인 실시형태에서, 산화물 충진 유전체 물질은 HDP-CVD 프로세스, SACVD(sub-atmospheric CVD; 서브-대기 CVD) 프로세스, HARP(high-aspect ratio process; 고세장비 프로세스), 및/또는 스핀-온(spin-on) 프로세스를 이용하여 형성된다.
블럭 504 내지 508의 기술은 기판(102) 상에 립 구조물(208)을 형성하는 수많은 적합한 기술의 한가지 예일 뿐이라는 것이 이해될 것이다. 이러한 점에서, 블럭 504 내지 508에서 형성된 립 구조물(208)은 아래에 설명되는 FinFET과 같은 활성 장치를 형성하는데 사용될 수 있다. 추가적으로 또는 대안으로서, 립 구조물(208)의 일부가, 활성 장치를 형성하는데 사용되기 이전에, 다른 물질로 대체될 수도 있다. 예시적인 립 구조물 대체 기술은 블럭 510 내지 514에 설명된다.
도 5의 블럭 510 및 도 11을 참조하면, 유전체 충진 물질(1102)은 기판(102) 상에 형성되고 기존의 립 구조물(208)을 둘러싸고 있다. 유전체 충진 물질(1102)의 적층에 이어서, CMP(chemical mechanical polish/planarization; 화학 기계적 폴리싱/평탄화) 프로세스가 유전체 충진 물질(1102)에 대해 수행될 수 있다.
도 5의 블럭 512 및 도 12를 참조하면, 대체 립 구조물을 위한 캐비티(cavity; 1202)를 정의하기 위해 립 구조물(208) 및 임의의 남은 레지스트(207)가 에칭된다. 에칭은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 기타 에칭 방법을 포함한 임의의 적합한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 립 구조물(208)의 일부 또는 전부를 제거하도록 구성되고, 도시된 실시형태에서 립 구조물(208)은 그 상면이 분리 특징부(206)의 상면과 공통 평면에 있게 될 때까지 에칭된다. 몇몇 실시형태에서, 에칭 후에 립 구조물(208)의 일부가 남아서 대체 립구조물의 형성을 위한 시드층(seed layer)으로서 역할한다.
도 5의 블럭 514 및 도 13을 참조하면, 원래의 립 구조물(208)의 제거에 의해 남겨진 캐비티(1202) 내에 대체 립 구조물(1302)이 형성된다. 대체 립 구조물(1302)을 형성하는데 사용되는 기술은 대체 립 구조물(1302)의 물질에 의존할 수 있으며, 이에 있어, 적합한 물질은 도전체, 반도체, 및 반도체 산화물(semiconductor oxides), 반도체 질화물(semiconductor nitrides), 반도체 산화질화물(semiconductor oxynitride), FSG, 및/또는 로우-K 유전체 물질과 같은 유전체를 포함한다. 몇몇 실시형태에서, 도전체 함유(conductor-containing) 대체 립 구조물(1302)은 PVD(예를 들어, 스퍼터링(sputtering), 증발(evaporating), 전기도금(electroplating) 등), CVD, 및/또는 기타 적층 프로세스에 의해 형성된다. 몇몇 실시형태에서, 반도체 함유(semiconductor-containing) 대체 립 구조물(1302)은 에피택셜 성장 프로세스(eptaxial growth process)에 의해 형성된다. 몇몇 실시형태에서, 유전체 함유(dielectric-containing) 대체 립 구조물(1302)은 HDP-CVD 프로세스, SACVD(서브-대기 CVD) 프로세스, HARP(고세장비 프로세스), 및/또는 스핀-온 프로세스를 이용하여 형성된다. 대체 립 구조물(1302)을 형성하는 것은 또한, 대체 립 구조물 물질의 적층에 이어서 CMP(화학 기계적 폴리싱/평탄화 프로세스)를 수행하는 것도 포함할 수 있다. 일 실시형태에서, 대체 립 구조물(1302)을 형성하는 것은 또한, 립 구조 물질의 적층에 이은 열 어닐링(annealing) 프로세스를 포함한다. 유전체 충진 물질(1120)은 대체 립 구조물(1302)이 형성된 후에 제거된다.
전술한 바와 같이, 도 6 내지 10 및 6 내지 13의 실시형태는 기판 상에 립 구조물을 형성하는데 이용되는 기술의 일부 예시에 불과하다. 에칭에 의해 립 구조물(208)을 형성하기 위한 다른 예시적인 기술이 도 51 내지 57과 관련하여 아래에서 설명된다.
블럭 504 내지 514 및 도 13의 기판(102) 및 대체 립 구조물(1302)를 포함한 임의의 적합한 대안 또한 사용될 수 있음이 이해될 것이지만, 불필요한 중복을 피하기 위해, 블럭 504 내지 508 및 도 10의 기판(102) 및 립 구조물(208)이 방법(500) 중 나머지를 설명하는데 사용된다. 도 5의 블럭 516 및 도 14를 참조하면, 시트층(204)은 립 구조물(208)을 포함하는 기판(102) 상에 적층된다. 립 구조물(208)의 길이를 따라서, 시트층(204)은 그 위에 정의된: 소스/드레인 영역(108) 및 소스/드레인 영역(108) 사이에 배치된 채널 영역(110)을 갖는다. 많은 실시형태에서, 시트층(204)은, 상대적으로 작은 단면적을 갖도록 형성될 때조차도 채널 영역(110)이 기능하는데 충분한 캐리어 이동성을 갖는다. 이러한 점에서, 시트층(204)은 두께 면에서 단일 분자 같이 작을 수 있다. 예를 들어, 몇몇 실시형태에서, 시트층(204)은 그래핀, 각 시트가 두께 면에서 단일 원자인 시트 기반 탄소 구조물, 로 이루어진 하나 이상의 일분자층을 포함한다. 이러한 구성에서도, 그래핀은 현저하게 높은 이동성을 갖는다. 이동성이 매우 높아서 일부 실시형태에서는 아래 기술되는 바와 같이 이동성을 감소시키기 위해 불순물이 첨가될 수도 있다.
그래핀 함유 시트층(204)은 에피택셜 그래핀 성장에 의해 형성될 수 있다. 그러한 일 실시형태에서, 실리콘 탄화물 유전체는 립 구조물(208) 상의 그래핀의 에피택셜 성장을 촉진하는 시드층(seed layer)으로서 사용된다. 그래핀 함유 시트층(204)을 형성하기 위한 또 다른 예시적인 기술은 립 구조물(208) 상에 직접 또는 금속 필름 상에 CVD(화학 기상 증착)를 사용한다. 금속 필름은 립 구조물(208)의 일부일 수 있거나, 별도의 베이킹 물질의 일부일 수 있다. 보강 물질(backing material) 상에 형성된 그래핀은, 시트층(204)의 그래핀을 남기면서 보강물이 제거되는 것을 가능케 하면서, 립 구조물(208)에 부착될 수 있다. 몇몇 실시형태에서, 그래핀은 금속 필름을 실리콘 탄화물과 반응시켜 금속 탄화물을 형성함으로써 형성된다. 금속 탄화물은 어닐링되어, 금속 규화물(silicide) 및 남은 탄소로부터의 그래핀을 생성한다. 또 다른 예시적인 실시형태에서, 그래핀은 그래핀 산화물의 수용액을 이용하여 적층된다.
이동성을 제어하고 게이트 전압에 대한 반도체 같은 반응을 생성하기 위해, 시트층의 채널 영역(110)은 불순물을 첨가함으로써 도핑될 수 있다. 붕소(B) 및 질소(N)와 같은 도펀트가 그래핀 매트릭스 내의 탄소 원자를 치환한다(원자 치환). 부가적으로 또는 대안으로서, 원하는 밴드갭을 생성하기 위해, 티타늄, 크롬, 철, NH3, 칼륨, 및 NO2와 같은 도펀트를 첨가함으로써 그래핀의 규칙적인 구조가 교란될 수 있다.
그래핀에 더해서 또는 그래핀에 대한 대체물로서, 몇몇 실시형태에서 시트층(204)은 전이금속 칼코겐화합물(transition metal dichalcogenide)로 이루어진 하나 이상의 일분자층(monolayer)을 포함한다. 전술한 바와 같이, 전이금속 칼코겐화합물은 전이 금속(예를 들어, Zr, Ta, Nb, W, Mo, Ga, Sn, 등) 및 칼코게나이드(chalcogenide)(예를 들어, Se, S, Te, 등)을 포함한다. 그래핀과 유사하게, 전이금속 칼코겐화합물 물질은 전체적으로 평면인 일분자층들로 정렬된다. 예시적인 실시형태에서, 시트층(204)은 CVD 또는 다른 적합한 적층 프로세스에 의해 기판(102) 및 립 구조물(208) 상에 MoS2를 적층함으로써 형성된다. 다른 예시적인 실시형태에서, 시트층은 ZrSe2, TaSe2, TaS2, NbSe2, WSe2, MoTe2, MoSe2, GaSe, GaS, SnSe2, SnS2 및/또는 다른 전이금속 칼코겐화합물(transition metal dichalcogenides)을 포함한다. 다양한 실시형태에서, 시트층(204)의 전이금속 칼코겐 화합물(transition metal dichalcogenide) 물질은 MBE(molecular beam epitaxy; 분자선 에피택시), CVD, 및/또는 다른 적합한 적층 프로세스를 이용하여 적층된다.
도 14의 도시된 실시형태에서, 시트층(204)은 립 구조물(208)의 각 노출된 측 상에 형성된다. 다시 말해서, 시트층(204)은 립 구조물(208)의 상면 뿐 아니라 두 측면 모두 상에 형성된다. 립 구조물(208) 상에 형성되는 것에 더하여, 시트층(204)은 또한 기판(102) 및/또는 분리 특징부(206) 상에 형성될 수 있다. 특히, 시트층은, 기판(102)의 일부, 분리 특징부(206)의 일부, 유전체층(1102)의 일부, 또는 다른 물질층의 일부일 수 있는 상면(210) 상에 물리적으로 접촉하도록 형성될 수 있다. 시트층(204)은 블럭 518 및 도 15에 도시된 바와 같은 FinFET 장치들을 전기적으로 분리하도록 다시 에칭될 수 있다(etched back). 상면(210) 상에 남은 시트층(204)의 양을 제어함으로써, FinFET 장치의 채널 폭이 개별적으로 제어될 수 있고, 따라서 하나의 워크피스(600)가 다양한 채널 폭의 다수의 FinFET 장치를 가질 수 있다. 시트층(204)의 에칭은, 기판(102) 상의 포토레지스트 물질을 적층하고, 시트층(204) 중 에칭될 부분을 노출시키도록 포토레지스트를 노출 및 패터닝하고, 상면 상에 형성된 시트층(204)의 부분을 에칭하는 것을 포함할 수 있다. 에칭은 임의의 적합한 에칭 기술을 포함할 수 있으며, 다양한 실시형태에서, 건식 에칭, 습식 에칭, 반응성 이온 에칭, 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭)을 포함할 수 있다. 설명된 실시형태가 게이트 스택 형성 전에 시트층(204)의 부분이 에칭되는 것을 보이고 있으나, 몇몇 실시형태에서, 에칭은 블럭 520 내지 522에 설명된 바와 같은 게이트 스택(112)의 형성 동안 또는 그 이후에 수행된다.
도 5의 블럭 520 및 도 16을 참조하면, 게이트 스택(112)은 시트층(204) 위에 적층된다. 게이트 스택(112)은 다층 구성(multi-layer composition)을 가질 수 있다. 예를 들어, 도시된 실시형태에서, 게이트 스택(112)은 시트층과 본딩되도록 구성된 계면층(1602), 게이트 스택(112)의 도전성 부분을 시트층(204)으로부터 전기적으로 절연하도록 구성된 게이트 유전체층(1604), 및 게이트 전극층(1606)을 포함한다. 어떤 층도 필수적이지 않으며 어떤 특정한 게이트 스택(112)의 특성도 필수적이지 않음이 이해될 것이다. 예를 들어, 몇몇 실시형태에서, 계면층(1602)은 생략된다.
더 상세히는, 계면층(1602)은, 시트층(204)을 교란시키지(disrupting) 않으면서 시트층(204)에 본딩되도록 구성되는 임의의 적합한 물질을 포함할 수 있다. 이에 있어, 적합한 물질은 반도체 산화물(semiconductor oxides), 반도체 질화물(semiconductor nitrides), 반도체 산화질화물(semiconductor oxynitrides), 기타 적합한 계면 물질, 및/또는 이들의 조합을 포함한다. 다양한 실시형태에서, 계면층(1602)은, 열성장, ALD, CVD, HDP-CVD, PVD, 스핀온 적층, 및/또는 기타 적합한 적층 프로세스를 포함하는 임의의 적합한 프로세스를 이용하여, 시트층(204) 상에 그에 직접 접촉하도록 임의의 적합한 두께로 형성된다. 계면층(1602)은 또한 도시된 바와 같이 기판(102), 분리 특징부(206), 및/또는 유전체 층(1102)의 상면(210) 상에 형성될 수 있다.
하나 이상의 게이트 유전체층(1604)은 계면층(1602) 상에 또는 시트층(204) 상에 직접 형성될 수 있다. 게이트 유전체층(1604)은, 흔히 실리콘 이산화물(silicon dioxide)에 대한 상대적인 유전상수(k)에 의해 특징지워지는 유전체 물질을 포함한다. 따라서, 각 게이트 유전체층(1604)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 이산화 하프늄-알루미나(hafnium dioxide-alumina (HfO2-Al2O3)) 합금, 기타 적합한 하이-k(high-k) 유전체 물질, 및/또는 이들의 조합과 같은 하이-k 유전체 물질을 포함할 수 있다. 추가적으로 또는 대안으로서, 게이트 유전체층(1604)은, 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), 반도체 탄화물(semiconductor carbide), 비정질 탄소(amorphous carbon), TEOS(tetraethylorthosilicate), 기타 적합한 유전체 물질, 및/또는 이들의 조합과 같은 다른 유전체를 포함할 수 있다. 게이트 유전체층(1604)은 ALD, CVD, HDP-CVD, PVD, 스핀-온 적층, 및/또는 기타 적합한 적층 프로세스를 포함하는 임의의 적합한 프로세스를 이용하여 임의의 적합한 두께로 형성될 수 있다.
게이트 전극층(1606)은 게이트 유전체층(1604) 상에 형성된다. MOSFET(metal-oxide-semiconductor FET)과 같은 명명법 관례에도 불구하고, 워크피스(600)는 금속 함유 전극층 뿐 아니라 폴리실리콘 함유 게이트 전극층(1606)을 갖는 실시형태들을 포함한다. 따라서, 게이트 전극층(1604)은, 폴리실리콘(polysilicon), 알루미늄(aluminum), 구리(copper), 티타늄(titanium), 탄탈룸(tantalum), 텅스텐(tungsten), 몰리브덴(molybdenum), 탄탈룸 질화물(tantalum nitride), 니켈 규화물(nickel silicide), 코발트 규화물(cobalt silicide), TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적합한 물질, 및/또는 이들의 조합을 포함하는, 임의의 적합한 물질을 포함할 수 있다. 메탈 함유 게이트 전극층(1606)에 포함된 일함수(work function) 금속 게이트 물질은 n-형 또는 p-형 일함수 물질일 수 있다. 예시적인 p-형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 p-형 일함수 물질, 및/또는 이들의 조합을 포함한다. 예시적인 n-형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 n-형 일함수 물질, 및/또는 이들의 조합을 포함한다. 다양한 실시형태에서, 게이트 전극층(1606)의 도전체는 CVD, PVD, 및/또는 기타 적합한 프로세스에 의해 적층된다.
립 구조물(208)의 길이를 따라서, 게이트 스택(112)은 시트층(204)의 채널 영역(110) 상에 채널 영역(110)의 둘레를 감싸도록 형성될 수 있다. 게이트 스택은 또한, 채널 영역(110)을 지나서 연장되어 하나 이상의 소스/드레인 영역(108) 상에 형성될 수 있다. 이러한 실시형태에서, 게이트 스택(112)은 도 5의 블럭 522 및 도 17에 도시된 바와 같이 소스/드레인 영역(108)으로부터 다시 에칭될 수 있다(etched back). 이러한 일 실시형태에서, 이것은: 게이트 스택(112) 위에 포토레지스트 물질을 형성하는 것, 게이트 스택(112) 중에 에칭될 부분을 노출시키기 위해 포토레지스트 물질을 노출 및 패터닝하는 것; 및 노출된 부분을 제거하기 위해 노출된 게이트 스택(112)을 에칭하는 것을 포함한다. 적합한 에칭 프로세스는 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및 기타 적합한 에칭 기술을 포함한다. 몇몇 실시형태에서, 게이트 스택(112)의 에칭은 블럭 518에 설명된 시트층(204)의 에칭의 일부로서 수행된다.
도 5의 블럭 524를 참조하고 도 17을 여전히 참조하면, 트라이게이트(trigate) FinFET(202)을 포함하는 워크피스(600)가 추가적인 제조 및 패키징 프로세스를 위해 제공된다. 이는 상호접속(interconnect) 구조를 통해 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(600)의 다른 능동 또는 수동 장치에 전기적으로 연결하는 컨택트(1702)의 형성을 포함한다. 컨택트(1702)는, 구리 및 텅스텐을 포함하는 일반적인 예시와 함께 임의의 적합한 도전체로부터 형성될 수 있다. 몇몇 실시형태에서, 컨택트(1702)는, 게이트 스택(112) 또는 소스/드레인 영역(108)과의 접촉 면적을 증가시키기 위해, 컨택트(1702)의 도전체로부터 형성된 콜렛(collet; 1704)을 포함한다. 표면적을 증가시킴으로써, 콜렛(1704)은 신뢰성을 향상시키고 접촉 저항을 감소시킨다. 소스/드레인 영역(108)과 같은 핀 구조물(104) 상에 배치된 특징부에 연결하는데 이용될 때, 콜렛(1704)은 하나보다 많은 표면에 걸쳐 연장될 수 있다. 도시된 실시형태에서, 콜렛(1704)은 핀 구조물(104) 상에 형성된 시트층(204)의 상면 및 각 측면에 접촉한다.
얇은 시트(thin-sheet) FinFET 장치의 다른 예시적인 실시형태 및 이들 실시형태를 형성하기 위한 기술이 이제 설명될 것이다. 도 18 내지 24로 넘어가서, 더블 게이트(double-gate) 얇은 시트(thin-sheet) FinFET 장치(1902)가 개시된다. 설명될 바와 같이, 더블 게이트 얇은 시트 FinFET(1902)은 공통 게이트를 갖는 두 개의 독립적인 트랜지스터 장치로서 사용되거나 하나의 트랜지스터 장치로서 사용될 수 있다. 도 18은 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치를 형성하는 예시적인 방법(1800)의 흐름도이다. 방법(1800)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해된다. 도 19 내지 24는 본 개시의 다양한 양태에 따른 더블게이트(double-gate) FinFET 장치 (1902) 형성 방법을 거치는 워크피스(1900)의 일부의 사시도이다. 도 19 및 24는 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(1900)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(1900)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 18의 블럭 1802 및 도 19를 참조하면, 워크피스(1900)가 수신된다. 워크피스(1900)는 도 14의 워크피스와 실질적으로 유사할 수 있고, 이러한 점에서, 그 위에 형성된 립 구조물(208) 및 립 구조물(208) 상에 형성된 시트층(204)을 갖는 기판(102)을 포함할 수 있다. 립 구조물(208) 및 시트층(204)의 형성은 실질적으로 도 5의 블럭 502 내지 516에 설명된 바와 같이 수행될 수 있거나, 또는 임의의 다른 적합한 기술에 의해 수행될 수 있다. 도 18의 블럭 1804 및 도 20을 참조하면, 평탄화층(planarization layer; 2002)은 기판(102) 상에 형성된다. 평탄화층(2002)은 후속하는 에칭 또는 폴리싱 프로세스를 제어하는데 이용되고, 그 기계적 및/또는 화학적 안정성을 위해 선택될 수 있다. 예를 들어, 일 실시형태에서, 평탄화층(2002)은 CVD에 의해 적층된 저온 산화물을 포함한다. 평탄화층(2002)을 형성하기 위한 다른 적합한 프로세스는 HDP-CVD, PVD, 및/또는 다른 적합한 적층 프로세스를 포함한다. 후속하는 에칭 또는 폴리싱 프로세스를 제어하는데 평탄화층(2002)이 이용되기 때문에, 평탄화층(2002)은 도시된 실시형태와 같이 핀 구조물(104)의 상면을 노출시키도록 구성되는 두께(기판(102) 및/또는 분리 특징부(206)의 상면(210)에 수직하게 측정된 것)로 형성될 수 있다. 대안적인 실시형태에서, 평탄화층(2002)은 처음에 시트층(204)을 덮도록 형성되고, 블럭 1806의 제거 프로세스의 일부로서 핀 구조물(104)의 상면을 노출시키도록 얇아진다(thinned).
도 18의 블럭 1806 및 도 21을 참조하면, 립 구조물(208)의 상면 상의 시트층(204)이 제거된다. 예시적인 실시형태에서, CMP 프로세스는 시트층(204) 중 평탄화층(2002)에 의해 노출된 부분을 제거한다. 다른 예시적 실시형태에서, 시트층(204) 중 평탄화층(2002)에 의해 노출된 부분을 제거하는데에, 습식 에칭, 건식 에칭, RIE, 및/또는 기타 에칭 프로세스와 같은 화학적 에칭 프로세스가 사용된다. 립 구조물(208)의 측면 상의 시트층(204) 부분들(예를 들어 부분 2102 및 부분 2104)이 전기적으로 분리되도록, 블럭 1806의 에칭은 립 구조물(208)의 상면 상의 시트층(204) 부분을 완전히 제거할 수 있다. 따라서, 소스/드레인 영역(108)의 쌍 및 사이에 낀 채널 영역(110)이 립 구조물(208)의 일측면 상에 형성되고, 도 21에서 볼 수 있다. 도 21의 시점에 의해 보이지 않는 대향 측면 상에도, 소스/드레인 영역 및 채널 영역(110)의 대칭적인 배열이 역시 형성된다. 아래에 설명되는 바와 같이, 이러한 영역들은 독립적인 트랜지스터들의 채널 영역(110) 및 소스/드레인 영역(108)으로서 사용될 수 있거나, 또는 간단히 컨택트(1702)와 콜렛(collet; 1704)의 형성에 의해 하나의 결합된 트랜지스터로서 사용될 수도 있다. 독립적인 트랜지스터들로 사용될 때, 소스/드레인 영역(108)이 동일한 핀 구조물(104) 상에 형성되기 때문에 이들 트랜지스터는 매우 유사한 전기적 특성을 낼 수 있다.
시트층(204)의 제거 후에, 평탄화층(2002)은 도 18의 블럭 1808 및 도 22에 도시된 바와 같이 제거될 수 있다. 블럭 1810을 참조하면, 워크피스(1900)는 도 5의 블럭 520 내지 524에 설명된 프로세싱과 같은 게이트 스택(112) 제조 및 기타 후속 프로세싱 또는 임의의 다른 적합한 제조 프로세스를 위해 제공될 수 있다. 전술한 바와 같이, 더블 게이트 FinFET(1902)은 도 23에 도시된 바와 같은 두 개의 독립적인 트랜지스터로 구현될 수 있거나 도 24에 도시된 바와 같은 단일 트랜지스터로서 구현될 수 있다. 도 23의 실시형태에서, 립 구조물(208)의 양측면 상에서 소스/드레인 영역(108)에 연결된 컨택트(1702)들은 전기적으로 독립적인 반면, 도 24의 실시형태에서, 컨택트(1702)들과 콜렛(1704)들은 립 구조물(208)의 측면들 상의 소스/드레인 영역(108)들을 전기적으로 연결시킨다. 하나의 워크피스(1900)가 두 구성의 FinFET들을 모두 포함할 수 있다는 것이 이해될 것이다.
더블 게이트 얇은 시트(thin-sheet) FinFET (1902) 장치는 도 25 내지 29에 도시된 바와 같이 이방성(방향성) 에치를 이용하여 평탄화층(2002)의 사용 없이 형성될 수 있다. 도 25는 본 개시의 다양한 양태에 따른 이방성 에칭 프로세스를 사용한 더블 게이트 FinFET(1902)을 형성하는 예시적인 방법(2500)의 흐름도이다. 방법(2500)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해된다. 도 26 내지 29는 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치(1902) 형성 방법을 거치는 워크피스(2600)의 부분의 사시도이다. 도 26 내지 29는 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(2600)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(2600)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 25의 블럭 2502 및 도 26을 참조하면, 립 구조물(208) 및 그 위에 형성된 시트층(204)을 갖는 기판(102)을 포함하는 워크피스(2600)가 수신된다. 이에 있어서, 기판(102)은 도 14의 기판과 실질적으로 유사할 수 있고, 립 구조물(208) 및 시트층(204)의 형성은 실질적으로 도 5의 블럭 502 내지 516에서 설명된 바와 같이 수행되거나, 또는 임의의 다른 적합한 기술에 의해 수행될 수 있다. 도 25의 블럭 2504 및 도 27을 참조하면, 시트층(204)의 수평면을 에칭하도록 이방성 에칭 프로세스가 수행된다. 예시적인 이방성 에칭 프로세스는 건식 에칭 뿐 아니라 습식 에칭, RIE, 및 다른 적합한 에칭 프로세스를 포함할 수 있다. 도 27에 도시된 바와 같이, 이방성 에칭 프로세스는 핀 구조물(104)의 상면 상의 시트층(204)의 부분 뿐 아니라, 기판(102) 및/또는 분리 특징부(206)의 상면(210) 상의 부분을 제거할 수 있다. 따라서, 블럭 2404의 에칭 프로세스는 도 5의 블럭 518에 설명된 시트층(204)의 에칭의 일부로서 수행될 수 있다. 소스/드레인 영역(108)의 쌍 및 사이에 낀 채널 영역(110)은 립 구조물(208)의 일측면 상에 형성되고 도 27에서 볼 수 있다. 도 27의 시점에 의해 보이지 않는 대향 측면 상에도, 소스/드레인 영역 및 채널 영역(110)의 대칭적인 배열이 역시 형성된다.
블럭 2406을 참조하면, 시트층(204)의 부분적인 제거 이후에, 워크피스(2600)는 도 5의 블럭 520 내지 524에 설명된 제조 프로세스와 같은 게이트 스택(112) 제조 및 기타 후속 프로세싱을 위해 또는 임의의 다른 적합한 프로세스를 위해 제공될 수 있다. 전술한 바와 같이, 더블 게이트 FinFET(1902)은 도 28에 도시된 바와 같은 두개의 독립적인 트랜지스터(트랜지스터 2802 및 트랜지스터 2804)로서 구현되거나 도 29에 도시된 바와 같은 하나의 트랜지스터로서 구현될 수도 있다. 하나의 워크피스(2500)가 두 구성의 FinFET(1902)을 모두 포함할 수도 있다.
더블 게이트 얇은 시트(thin-sheet) FinFET 장치(1902)를 형성하기 위한 마지막 예시적인 기술이 도 30 내지 36을 참조하여 설명된다. 도 30은 본 개시의 다양한 양태에 따른 측벽 스페이서를 사용한 더블 게이트 FinFET 장치(1902)를 형성하는 예시적인 방법(3000)의 흐름도이다. 방법(3000)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해된다. 도 31 내지 36은 본 개시의 다양한 양태에 따른 더블 게이트 FinFET 장치(1902) 형성 방법을 거치는 워크피스(3100)의 부분의 사시도이다. 도 31 내지 36은 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(3100)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(3100)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 30의 블럭 3002 및 도 31을 참조하면, 립 구조물(208) 및 그 위에 형성된 시트층(204)을 갖는 기판(102)을 포함하는 워크피스(3100)가 수신된다. 이에 있어, 기판(102)은 도 14의 기판과 실질적으로 유사할 수 있고, 립 구조물(208) 및 시트층(204)의 형성은 실질적으로 도 5의 블럭 502 내지 516에 설명된 바와 같이 수행될 수 있거나, 임의의 다른 적합한 기술에 의해 수행될 수 있다. 도 30의 블럭 3004 및 도 32를 참조하면, 측벽 스페이서(3202)가 시트층(204)의 수직 부분 상에 형성된다. 측벽 스페이서(3202)는 아래에 놓인 구역의 시트층(204)을 후속 에칭 프로세스로부터 보호하고, 핀 구조물(104)의 상면 상의 시트층(204) 부분 및 기판(102) 및/또는 분리 특징부(206)의 상면(210) 상의 시트층(204) 부분을 에칭하기 위해 노출시킨다. 도 32에 도시된 바와 같이, 측벽 스페이스(3202)의 폭(화살표 3204로 표시됨)을 제어함으로써, 기판(102) 및/또는 분리 특징부(206)의 상면(210) 상에 남겨지는 시트층(204)의 양이 제어될 수 있다. 이는 오퍼레이터로 하여금 FinFET 장치(1902)의 채널 폭을 제어하는 것을 가능하게 하고, 하나의 워크피스(3100)는 다양한 채널 폭의 다수의 FinFET 장치(1902)를 가질 수 있다.
측벽 스페이서(3202)를 형성하기 위해 여러 기술들 중 어느것이라도 사용될 수 있다. 예를 들어, 몇몇 실시형태에서, 시트층(204) 상에 마스킹 물질이 등각으로(conformally) 적층되고, 이방성 에치를 사용하여 마스킹 물질의 수평 부분을 제거하여 측벽 스페이서(3202)를 남길 수 있다. 적합한 등각(conformal) 적층 기술은 CVD 및 HDP-CVD를 포함한다. 측벽 스페이서(320)를 형성하는 다른 기술이 고려되고 제공된다. 측벽 스페이서(3202)를 위한 적합한 물질은 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), 반도체 탄화물(semiconductor carbide), 및/또는 기타 유전체와 같은 유전체를 포함할 수 있다.
도 30의 블럭 3006 및 도 33을 참조하면, 시트층(204)의 노출된 부분이 립 구조물(208)의 상면 및 기판(102) 및/또는 분리 특징부(206)의 상면(210)으로부터 제거될 수 있다. 예시적인 실시형태에서, 상기 노출된 부분은 에칭 프로세스에 의해 제거된다. 시트층(204)의 에칭은 건식 에칭, 습식 에칭, 반응성 이온 에칭, 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭)과 같은 임의의 적합한 에칭 기술을 포함한다. 측벽 스페이서(320)를 사용하는 것의 한가지 이점은 블럭 3006 에서 이방성 에칭 기술 및 등방성 에칭 기술 둘다의 사용을 허용한다는 점이다. 도 34를 참조하면, 측벽 스페이서(3202)는 시트층(204)으로부터 제거된다. 측벽 스페이서(3202)가 제거됨에 따라, 립 구조물(208)의 일측면상에 형성된 소스/드레인 영역(108)의 쌍 및 사이에 낀 채널 영역(110)이 도 34에서 보일 수 있다. 도 34의 시점에 의해 보이지 않는 대향 측면 상에도, 소스/드레인 영역 및 채널 영역(110)의 대칭적인 배열이 역시 형성된다.
도 30의 블럭 3008을 참조하면, 측벽 스페이서(3202)의 제거 이후에, 워크피스(3100)는 도 5의 블럭 520 내지 524에 설명된 프로세싱과 같은 게이트 스택(112) 제조 및 기타 후속 프로세싱을 위해 또는 임의의 다른 적합한 제조 프로세스를 위해 제공될 수 있다. 전술한 바와 같이, 더블 게이트 FinFET(1902)은 도 35에 도시된 바와 같은 두개의 독립적인 트랜지스터(트랜지스터 3502 및 트랜지스터 3504)로서 구현되거나 또는 도 36에 도시된 바와 같은 하나의 트랜지스터로서 구현될 수도 있다. 하나의 워크피스(3100)가 두 구성의 FinFET(1902)을 모두 포함할 수도 있다.
단일 핀 구조물(104) 상에 다수의 장치를 형성하는 것이 장치 밀도를 향상시키고 장치들 간의 더 균일한 성능을 낳기 때문에, 도 23, 28, 35의 실시형태에와 같은 상기 실시형태들 중 다수가 립 구조물(208)의 대향하는 측들 상에 형성된 두 개의 FinFET 트랜지스터를 포함한다. 위의 예들이 공통 게이트 스택(112)을 공유하는 반면, 몇몇 실시형태에서, 독립적인 게이트 스택들을 갖는 두 개의 전기적으로 독립적인 FinFET들이 하나의 립 구조물(208) 상에 형성된다. 예시적인 더블 장치(double-device) 실시형태가 도 37 내지 41을 참조하여 설명된다. 도 37은 본 개시의 다양한 양태에 따른 더블 장치(double-device) FinFET(3802)을 형성하는 예시적인 방법(3700)의 흐름도이다. 방법(3700)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해된다. 도 38 내지 41은 본 개시의 다양한 양태에 따른 더블 장치 FinFET(3802) 형성 방법을 거치는 워크피스(3800)의 부분을 사시도이다. 도 38 내지 41은 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(3800)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(3800)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 37의 블럭 3702 및 도 38을 참조하면, 립 구조물(208) 및 그 위에 형성된 시트층(204)을 갖는 기판(102)을 포함하는 워크피스(3800)가 수신된다. 게이트 스택(112)은 시트층(204)의 채널 영역(110)을 감싸도록 형성된다. 이에 있어, 기판(102)은 도 16의 기판과 실질적으로 유사할 수 있고, 립 구조물(208), 시트층(204), 및 게이트 스택(112)의 형성은 실질적으로 도 5의 블럭 502 내지 522에 설명된 바와 같이 수행될 수 있거나, 임의의 다른 적합한 기술에 의해 수행될 수 있다.
도 30의 블럭 3704 및 도 39를 참조하면, 평탄화층(3902)이 기판(102) 상에 형성된다. 평탄화층(3902)은 후속하는 에칭 또는 폴리싱 프로세스를 제어하는데 이용되고, 그 기계적 및/또는 화학적 안정성을 위해 선택될 수 있다. 예를 들어, 일 실시형태에서, 평탄화층(3902)은 CVD에 의해 적층된 저온 산화물을 포함한다. 평탄화층(3902)을 형성하기 위한 다른 적합한 프로세스는 HDP-CVD, PVD, 및/또는 다른 적합한 적층 프로세스를 포함한다. 후속하는 에칭 또는 폴리싱 프로세스를 제어하는데 평탄화층(3902)이 이용되기 때문에, 평탄화층(3902)은 도시된 실시형태와 같이 핀 구조물(104)의 상부 및 게이트 스택(112)의 상부를 노출시키도록 구성되는 두께(기판(102) 및/또는 분리 특징부(206)의 상면(210)에 수직하게 측정된 것)로 형성될 수 있다. 대안적인 실시형태에서, 평탄화층(3902)은 처음에 핀구조물(204)을 덮도록 형성되고, 블럭 3706의 제거 프로세스의 일부로서 핀 구조물(104) 및 게이트 스택(112)을 노출시키도록 얇아진다(thinned).
도 37의 블럭 3706 및 도 40을 참조하면, 게이트 스택(112)의 최상부 및 립 구조물(208)의 최상면 상의 시트층(204) 부분이 제거된다. 예시적인 실시형태에서, CMP 프로세스는 평탄화층(3902)을 CMP 정지 물질로서 사용하여 게이트 스택 및 시트층(204) 중 노출된 부분을 제거한다. 다른 예시적 실시형태에서, 습식 에칭, 건식 에칭, RIE, 및/또는 기타 에칭 프로세스와 같은 화학적 에칭 프로세스가, 시트층(204) 및 게이트 스택(112) 중 평탄화층(3902)에 의해 노출된 부분을 제거하는데 사용된다. 립 구조물(208)의 측면 상의 게이트 스택(112)의 남은 부분들(예를 들어 부분 4002 및 부분 4004)이 전기적으로 분리되도록, 블럭 3706의 제거 프로세스는 게이트 스택(112)의 최상부 부분을 완전히 제거할 수 있다. 이는 두 개의 독립적인 게이트 구조를 생성한다. 마찬가지로, 립 구조물(208)의 측면 상의 시트층(204)의 남은 부분들(예를 들어 부분 4006 및 부분 4008)이 전기적으로 분리되도록, 블럭 3706의 제거 프로세스는 시트층(204)의 최상부 부분을 완전히 제거할 수 있다.
게이트 스택(112)과 시트층(204)을 분리한 후에, 평탄화층(3902)은 도 37의 블럭 3708 및 도 41에 도시된 바와 같이 제거될 수 있다. 평탄화층(3902)이 제거됨에 따라, 립 구조물(208)의 일측면상에 형성된 소스/드레인 영역(108)의 쌍 및 사이에 낀 채널 영역(110)이 도 41에서 보일 수 있다. 도 41의 시점에 의해 보이지 않는 대향 측면 상에도, 소스/드레인 영역 및 채널 영역(110)의 대칭적인 배열이 역시 형성된다. 도 41을 계속하여 참조하면, 기판은 또한 블럭 3710에 설명된 바와 같이 후속 제조 프로세스를 위해 제공될 수 있다. 예시적인 실시형태에서, 이러한 후속 제조 프로세스는 다른 제조 프로세스 뿐 아니라 컨택트(1702) 및 콜렛(1704)의 형성을 포함한다.
전술한 바와 같이, 돌출된 립 구조물(208) 둘레에 둘러쌓인 시트층(204) 상에 채널 영역을 형성함으로써, 다양한 새로운 장치 구조가 제조될 수 있다. 상기 예들 중 다수가 절연성 립 구조물(208), 유전체 립 구조물(208), 또는 반도체 립 구조물(208)을 포함하는 반면, 립 구조물(208)의 일부는 도전체를 포함할 수도 있다. 립 구조물(208) 내의 도전체가 제2의 독립적인 게이트를 형성하는데 사용되는 예시적인 실시형태가 도 42 내지 50과 관련하여 설명된다. 도 42는 본 개시의 다양한 양태에 따른 내부 게이트(inner-gate) FinFET(4302)을 형성하는 예시적인 방법(4200)의 흐름도이다. 방법(4200)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해된다. 도 43 내지 50은 본 개시의 다양한 양태에 따른 내부 게이트 FinFET을 형성하는 방법을 거치는 워크피스(4300)의 부분의 사시도이다. 도 43 내지 50은 명확성을 위해 그리고 본 개시의 개념을 보다 잘 나타내기 위해 간략화되어 있다. 워크피스(4300)에 추가적인 특징부들이 병합될 수 있고, 아래에 설명된 특징부들 중 일부는 워크피스(4300)의 다른 실시형태들에 있어서 대체되거나 제거될 수도 있다.
도 42의 블럭 4202 및 도 43을 참조하면, 도 10 및/또는 13의 기판과 실질적으로 유사한 기판(102)을 포함하는 워크피스(4300)가 수신된다. 이에 있어, 기판(102)은 하나 이상의 분리 특징부(206) 및/또는 분리층(1102)을 포함할 수 있다. 도시된 실시형태에서, 립 구조물(208)은 아직 형성되지 않았다. 그러나, 몇몇 실시형태에서, 수신된 기판은 기판(102) 상에 이미 형성된 립 구조물의 제1층, 전구체(precursor)를 포함한다. 전구체는 립 구조물(208)을 정렬하는데에 및/또는 립 구조물(208)의 후속 층들의 기판(102)에의 본딩을 돕는데에 이용될 수 있다.
도 42의 블럭 4204 및 도 44를 참조하면, 립 구조물(208)의 게이트 전극층(4402)은 기판 상에 형성된다. 게이트 전극층(4402)은 폴리실리콘(polysilicon) 및/또는 알루미늄(aluminum), 구리(copper), 티타늄(titanium), 탄탈룸(tantalum), 텅스텐(tungsten), 몰리브덴(molybdenum), 탄탈룸 질화물(tantalum nitride), 니켈 규화물(nickel silicide), 코발트 규화물(cobalt silicide), TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적합한 물질, 및/또는 이들의 조합을 포함하는 금속과 같은 임의의 적합한 도전체 물질을 포함할 수 있다. 몇몇 실시형태에서, 폴리실리콘 함유 게이트 전극층(4402)은 LPCVD(low-pressure CVD; 저압 CVD) 프로세스 또는 PECVD(plasma-enhanced CVD; 플라즈마 강화 CVD) 프로세스를 통해 적층된다. 몇몇 실시형태에서, 금속 함유 게이트 전극층(4402)은 다마신(damascene) 프로세스에 의해 적층된다. 그러한 일 실시형태에서, (반도체 산화물 또는 반도체 질화물 마스킹층과 같은) 마스킹층이 형성되고, 게이트 전극층(4402)을 위한 리세스(recess)를 정의하도록 패터닝된다. 그 후 하나 이상의 금속층이 리세스 내에 적층된다. 예를 들어, 텅스텐 함유 라이너가 적층될 수 있고, 라이너 상에 구리 함유 물질이 적층될 수 있다. 텅스텐 라이너는 구리가 기판(102) 안으로 확산되는 것을 방지할 수 있다. 리세스 바깥의 도전성 물질은 CMP 또는 기타 프로세스에 의해 제거되고, 게이트 전극층(4402)을 남기면서 마스킹층이 제거된다. 이러한 프로세스는 단지 예시적일 뿐이며, 게이트 전극층(4402)을 형성하기 위한 다른 기술이 고려되고 제공될 수 있음이 이해된다.
도 42의 블럭 4206 및 도 45를 참조하면, 립 구조물(208)의 하나 이상의 게이트 유전체층(4502)이 게이트 전극층(4402) 상에 형성된다. 게이트 유전체층(4502)은 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), 반도체 탄화물(semiconductor carbide), 비정질 탄소(amorphous carbon), TEOS(tetraethylorthosilicate), 기타 적합한 유전체 물질, 및/또는 이들의 조합을 포함하는 임의의 적합한 유전체 물질을 포함할 수 있다. 몇몇 실시형태에서, 하나 이상의 게이트 유전체층(4502)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 이산화 하프늄-알루미나(hafnium dioxide-alumina (HfO2-Al2O3)) 합금, 기타 적합한 하이-k(high-k) 유전체 물질, 및/또는 이들의 조합과 같은 하이-k 유전체 물질을 포함한다. 게이트 유전체층(4502)은 ALD, CVD, HDP-CVD, PVD, 스핀-온 적층, 및/또는 기타 적합한 적층 프로세스를 포함하는 임의의 적합한 프로세스를 이용하여 임의의 적합한 두께로 형성될 수 있다.
몇몇 실시형태에서, 계면층은 가장 바깥쪽의 게이트 유전체층(4502) 상에 형성된다. 계면층은 시트층(204)을 교란시키지 않으면서 시트층(204)에 본딩되도록 구성되는 임의의 적합한 물질을 포함할 수 있다. 이에 있어, 적합한 물질은 반도체 산화물(semiconductor oxides), 반도체 질화물(semiconductor nitrides), 반도체 산화질화물(semiconductor oxynitrides), 기타 적합한 계면 물질, 및/또는 이들의 조합을 포함한다.
도 42의 블럭 4208 및 도 46을 참조하면, 시트층(204)은 실질적으로 도 5의 블럭 516에 설명된 바와 같이 립 구조물(208) 및 기판(102) 및/또는 분리 특징부(206) 상에 형성된다. 도 46에 도시된 실시형태에서, 시트층(204)은 립 구조물(208)의 각 노출된 면(최상면 및 두 대향하는 측면들) 상에 형성된다. 립 구조물(208)의 길이를 따라, 시트층(204)은 소스/드레인 영역(108) 및 이 소스/드레인 영역(108) 사이에 배치된 채널 영역(110)을 갖는다.
도 42의 블럭 4210을 참조하면, 워크피스(4300)는 추가적인 제조를 위해 제공된다. 다양한 장치를 형성하기 위해, 방법(4200)은 여기에 설명된 다른 예시적인 방법들과 결합될 수 있다. 예를 들어, 일 실시형태에서, 워크피스(4300)는 도 47에 도시된 바와 같은 트라이게이트 FinFET(106)을 형성하기 위해 도 5의 블럭 518 내지 524의 제조 공정을 거친다. 이 실시형태 및 다른 실시형태에서, 컨택트(1702) 및 선택적인(optional) 콜렛(1704)이 립 구조물(208)의 게이트 전극층(4402)에 전기적으로 연결됨을 유념한다. 이는 립 구조물(208) 내의 게이트가 그것을 감싸는 게이트 스택(112)과 독립적으로 제어될 수 있도록 한다. 예를 들어, 립 구조물(208) 내의 게이트는 백 바이어싱(back biasing), 장치의 Vth를 조정하여, 전력, 성능, 및/또는 장치들에 걸친 일관성을 위해 그것을 튜닝하는데 이용되는 기술,을 위해 사용될 수 있다.
추가적인 실시형태에서, 워크피스(4300)는, 도 48 및 49에 각각 도시된 바와 같은 더블 게이트 FinFET(4802 및/또는 4902)를 형성하기 위해 도 18의 블럭 1802 내지 1810, 도 25의 블럭 2502 내지 2506, 및/또는 도 30의 블럭 3002 내지 3008의 제조 프로세스를 거친다. 도 48의 실시형태에서, 립 구조물(208)의 양측면 상의 소스/드레인 영역(108)들에 연결된 컨택트(1702)들은 전기적으로 독립적인 반면, 도 49의 실시형태에서, 컨택트(1702)들은 립 구조물(208)의 대향 측면들 상의 소스/드레인 영역(108)들을 전기적으로 연결시킨다. 하나의 워크피스(4300)가 두 구성의 FinFET 모두를 포함할 수도 있음이 이해된다. 마지막 예시적인 실시형태에서, 워크피스(4300)는, 도 50에 도시된 바와 같은 트랜지스터(5004 및 5006)를 갖는 더블 장치 FinFET(5002)을 형성하기 위해, 도 37의 블럭 3702 내지 3710의 제조 프로세스를 거친다.
전술한 바와 같이, 기판 상에 핀 구조물(208)을 형성하기 위해 임의의 적합한 기술이 이용될 수 있다. 도 51 내지 69를 참고하여 핀 구조물(208)을 형성하는 다른 세트의 기술들이 이제 설명될 것이다. 이 기술들은 SOI(semiconductor-on-insulator; 반도체-온-절연체) 유형 기판(102) 상에 핀 구조물(208)을 형성하는데 잘 맞는다. 도 51은 본 개시의 다양한 양태에 따른 기판(102) 상에 핀 구조물(208)을 형성하는 예시적인 방법(5100)의 흐름도이다. 방법(5100)의 단계들 이전에, 동안에, 그리고 이후에 추가적인 단계들이 제공될 수 있고, 설명된 단계들 중 일부가 다른 실시형태의 방법에 있어서 대체되거나 제거될 수 있음이 이해될 것이다. 도 52 내지 57은 본 개시의 다양한 양태에 따른 기판 상에 핀 구조물(208)을 형성하는 방법(5100)을 거치는 워크피스(5200)의 부분의 사시도이다. 일단 형성되면, 워크피스의 핀 구조물(208)은 FinFET을 형성하기 위한 예시적인 기술들 중 어느 것에서의 사용을 위해서도 적합하다. 도 58 내지 69는 본 개시의 다양한 양태에 따른, 그 위에 박막(thin-film) FinFET을 갖는 워크피스(5200)의 부분의 사시도이다.
도 51의 블럭 5102 및 도 52를 우선 참조하면, 베이스층(5202), 절연층(5204), 및 립 물질층(5206)을 갖는 기판(102)이 수신된다. 적합한 베이스층(5202)은 반도체 물질 및/또는 비-반도체 물질을 포함한다. 따라서, 몇몇 실시형태에서, 베이스층(5202)은 기본 반도체 물질 및/또는 화합물 반도체 물질을 포함한다. 절연층(5204)은 베이스층(5202) 상에 배치되고, 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산화질화물(semiconductor oxynitride), 반도체 탄화물(semiconductor carbide), 및/또는 기타 적합한 물질과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 예시적인 실시형태에서, 절연층(5204)은 SIMOX에 의해 형성된 매립형(buried) 실리콘 산화물층이다.
립 물질층(5206)은 절연층(5204) 상에 배치되고, 립 물질층이 사용되어 형성하고자 하는 립 구조물(208)과 유사하게 임의의 적합한 물질을 포함할 수 있다. 다양한 실시형태에서, 립 물질층(5206)은 반도체 물질(예를 들어, 기본 반도체 및/또는 화합물 반도체), 유전체 물질(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산화질화물, 반도체 탄화물, FSG, 및/또는 로우-K 유전체 물질), 절연체 물질(예를 들어, 석영, 유리, 등), 도전체(예를 들어, 폴리실리콘, 금속, 금속 합금, 등), 및/또는 이들의 조합을 포함한다. 참고를 위해, 립 물질층(5206) 중에서 립 구조물(208)을 형성하는데 사용되는 부분은 파선으로된 박스(5208)로 표시되어 있다.
도 51의 블럭 5104를 참조하면, 립 물질층(5206) 중 립 구조 영역을 둘러싸는 구역이 리세스(recess)된다. 몇몇 실시형태에서, 이것은 립 물질층(5206) 위에 포토레지스트층(5302)을 형성하는 것, 립 물질층(5206) 중 에천트(etchant)에 의해 리세스될 부분을 노출시키기 위해 포토레지스트층(5302)을 현상하는 것을 포함한다. 도 53의 실시형태에서, 포토레지스트층(5302)은 립 구조물 영역 위에 포토레지스트 물질을 남기도록 패터닝되었다. 대안적으로, 포토리소그래픽 프로세스는 마스크리스(maskless) 포토리소그래피, 전자선 기술(eletron-beam writing), 및 철선 기술(ion-beam writing)과 같은 다른 방법에 의해 구현되거나, 보충되거나, 대체될 수도 있다.
도 51의 블럭 5104를 여전히 참조하고 도 8을 참조하면, 에칭 프로세스가 기판(102)에 대해 수행된다. 에칭은, 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예를 들어 RIE(reactive ion etching; 반응성 이온 에칭))을 포함한 임의의 적합한 에칭 프로세스를 포함한다. 예를 들어, 일 실시형태에서, 기판(102)은 불소 기반(fluorine-based) 에천트를 이용한 건식 에칭 프로세스로 에칭된다. 몇몇 실시형태에서, 에칭은, 각각 기판(102)의 특정 물질을 목표로 하는 상이한 에칭 화학반응들(chemistries)을 이용한 다수의 에칭 단계를 포함한다. 에칭은, 기판(102)의 나머지부분(remainder) 위로 연장되는 임의의 적합한 높이와 폭의 립 구조물(208)을 생성하도록 구성된다.
블럭 5102 및 5104에서 형성된 립 구조물(208)은 전술한 FinFET과 같은 능동 장치를 형성하기 위해 "그대로" 사용될 수 있다. 추가적으로 또는 대안으로서, 립 구조물(208)의 부분은 능동 장치를 형성하기 위해 사용되기 전에 다른 물질에 의해 대체될 수 있다. 예시적인 립 구조물 대체 기술은 블럭 5106 내지 5110에 설명된다.
도 51의 블럭 5106 및 도 55를 참조하면, 유전체 충진 물질(5502)은 기판(102) 상에 형성되고 기존의 립 구조물(208)을 둘러싸고 있다. 유전체 충진 물질(1102)의 적층에 이어서, CMP(chemical mechanical polish/planarization; 화학 기계적 폴리싱/평탄화) 프로세스가 유전체 충진 물질(1102)에 대해 수행될 수 있다.
도 51의 블럭 5108 및 도 56을 참조하면, 대체 립 구조물을 위한 캐비티(cavity; 5602)를 정의하기 위해 립 구조물(208) 및 임의의 남은 레지스트(5302)가 에칭된다. 에칭은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 기타 에칭 방법을 포함한 임의의 적합한 에칭 프로세스를 포함한다. 에칭 프로세스는 립 구조물(208)의 일부 또는 전부를 제거하도록 구성되고, 도시된 실시형태에서 립 구조물(208)은 에칭 프로세스에 의해 완전히 제거된다. 대안적인 실시형태에서, 에칭 후에 립 구조물(208)의 일부가 남아서 대체 립구조물의 형성을 위한 시드층(seed layer)으로서 역할한다.
도 51의 블럭 5110 및 도 57을 참조하면, 원래의 립 구조물(208)의 제거에 의해 남겨진 캐비티(5602) 내에 대체 립 구조물(5702)이 형성된다. 대체 립 구조물(5702)을 형성하는데 사용되는 기술은 대체 립 구조물(5702)의 물질에 의존할 수 있으며, 이에 있어, 적합한 물질은 도전체, 반도체, 및 반도체 산화물(semiconductor oxides), 반도체 질화물(semiconductor nitrides), 반도체 산화질화물(semiconductor oxynitride), FSG, 및/또는 로우-K 유전체 물질과 같은 유전체를 포함한다. 몇몇 실시형태에서, 도전체 함유(conductor-containing) 대체 립 구조물(5702)은 PVD(예를 들어, 스퍼터링(sputtering), 증발(evaporating), 전기도금(electroplating), 등), CVD, 및/또는 기타 적층 프로세스에 의해 형성된다. 몇몇 실시형태에서, 반도체 함유(semiconductor-containing) 대체 립 구조물(5702)은 에피택셜 성장 프로세스(eptaxial growth process)에 의해 형성된다. 몇몇 실시형태에서, 유전체 함유(dielectric-containing) 대체 립 구조물(5702)은 HDP-CVD 프로세스, SACVD(서브-대기 CVD) 프로세스, HARP(고세장비 프로세스), 및/또는 스핀-온 프로세스를 이용하여 형성된다. 대체 립 구조물(5702)를 형성하는 것은 또한, 대체 립 구조물(1302)의 적층에 이어서 CMP(화학 기계적 폴리싱/평탄화 프로세스)를 수행하는 것도 포함할 수 있다. 일 실시형태에서, 대체 립 구조물(5702)을 형성하는 것은 또한, 립 구조 물질의 적층에 이은 열 어닐링(annealing) 프로세스를 포함한다. 유전체 충진 물질(5504)은 대체 립 구조물(5702)이 형성된 후에 제거된다.
도 51의 블럭 5112를 참조하면, 립 구조물(208) 및/또는 대체 립 구조물(5702)을 포함하는 워크피스(5200)는 추가적인 제조를 위해 제공된다. 추가적인 제조는 전술한 제조 기술들 중 어느 것도 포함할 수 있다. 이러한 기술들을 거친 워크피스(5200)의 다양한 예들이 이제 설명될 것이다. 도 58을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 도 5의 블럭 516 내지 524의 프로세스를 거쳐서 트라이게이트 FinFET 장치(202)를 생성한다. 다수의 측면에서, 트라이게이트 FinFET 장치(202)는 도 17과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 58의 트라이게이트 FinFET 장치(202)는, 립 구조물(208) 상에 배치되고 그 위에 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 17의 것과 실질적으로 유사하다.
도 59를 참조하면, 예시적인 실시형태에서, 워크피스(5200)는, 두 개의 독립적인 트랜지스터(트랜지스터 2302 및 트랜지스터 2304)로서 구현되는 더블 게이트 FinFET(1902)을 생성하기 위해, 도 18의 블럭 1802 내지 1810의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 23과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 59의 더블 게이트 FinFET 장치(1902)는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 23의 것과 실질적으로 유사하다.
도 60을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 단일 트랜지스터로서 구현되는 더블 게이트 FinFET(1902)를 생성하기 위해, 도 18의 블럭 1802 내지 1810의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 24와 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 60의 더블 게이트 FinFET 장치(1902)는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 24의 것과 실질적으로 유사하다.
도 61을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 두 개의 독립적인 트랜지스터(트랜지스터 2802 및 트랜지스터 2804)로서 구현되는 더블 게이트 FinFET(1902)을 생성하기 위해, 도 25의 블럭 2502 내지 2506의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 28과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 61의 더블 게이트 FinFET(1902) 장치는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 28의 것과 실질적으로 유사하다.
도 62를 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 단일 트랜지스터로서 구현되는 더블 게이트 FinFET 장치(1902)를 생성하기 위해, 도 25의 블럭 2502 내지 2506의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 29과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 62의 더블 게이트 FinFET 장치(1902)는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 29의 것과 실질적으로 유사하다.
도 63을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 두 개의 독립적인 트랜지스터(트랜지스터 3502 및 트랜지스터 3504)로서 구현되는 더블 게이트 FinFET(1902)을 생성하기 위해, 도 30의 블럭 3002 내지 3008의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 35와 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 63의 더블 게이트 FinFET 장치(1902)는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 35의 것과 실질적으로 유사하다.
도 64를 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 단일 트랜지스터로서 구현되는 더블 게이트 FinFET(1902)을 생성하기 위해, 도 30의 블럭 3002 내지 3008의 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(1902)는 도 36과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 64의 더블 게이트 FinFET 장치(1902)는, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 36의 것과 실질적으로 유사하다.
도 65를 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 두 개의 독립적인 트랜지스터(트랜지스터 4102 및 트랜지스터 4104)로서 구현되는 더블 장치 FinFET(3802)을 생성하기 위해, 도 37의 블럭 3702 내지 3710의 프로세스를 거친다. 다수의 측면에서, 더블 장치 FinFET(3802)은 도 41과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 65의 더블 장치 FinFET(3802)은, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112) 및 소스/드레인 영역(108)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 41의 것과 실질적으로 유사하다.
도 66을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 트라이게이트 FinFET(106)을 형성하기 위해, 도 42의 블럭 4202 내지 4210 및 도 5의 블럭 518 내지 524의 프로세스를 거친다. 다수의 측면에서, 트라이게이트 FinFET(106)은 도 47과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 66의 트라이게이트 FinFET(106)은, 게이트 전극층(4402) 및 하나 이상의 게이트 유전체층(4502)을 갖는 립 구조물, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112), 소스/드레인 영역(108), 및 게이트 전극층(4402)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 47의 것과 실질적으로 유사하다.
도 67을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 두개의 독립적인 트랜지스터로서 구현되는 더블 게이트 FinFET 장치(4802)를 형성하기 위해, 도 42의 블럭 4202 내지 4210의 프로세스 및 도 18의 블럭 1802 내지 1810, 도 25의 블럭 2502 내지 2506, 및/또는 도 30 의 블럭 3002 내지 3008과 같은 제조 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(4802)는 도 48과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 67의 더블 게이트 FinFET(4802)은, 게이트 전극층(4402) 및 하나 이상의 게이트 유전체층(4502)을 갖는 립 구조물, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112), 소스/드레인 영역(108), 및 게이트 전극층(4202)를 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 48의 것과 실질적으로 유사하다.
도 68을 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 단일 트랜지스터로서 구현되는 더블 게이트 FinFET 장치(4902)를 형성하기 위해, 도 42의 블럭 4202 내지 4210의 프로세스 및 도 18의 블럭 1802 내지 1810, 도 25의 블럭 2502 내지 2506, 및/또는 도 30 의 블럭 3002 내지 3008과 같은 제조 프로세스를 거친다. 다수의 측면에서, 더블 게이트 FinFET 장치(4902)는 도 49과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 68의 더블 게이트 FinFET 장치(4902)는, 게이트 전극층(4402) 및 하나 이상의 게이트 유전체층(4502)을 갖는 립 구조물, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112), 소스/드레인 영역(108), 및 게이트 전극층(4402)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 49의 것과 실질적으로 유사하다.
도 69를 참조하면, 예시적인 실시형태에서, 워크피스(5200)는 트랜지스터(5004) 및 트랜지스터(5006)을 포함하는 더블 장치(double-device) FinFET(5002)을 형성하기 위해, 도 42의 블럭 4202 내지 4210 및 도 37의 3702 내지 3710의 프로세스를 거친다. 다수의 측면에서, 더블 장치 FinFET(5002)은 도 50과 관련하여 설명된 장치와 실질적으로 유사하다. 예를 들어, 도 69의 더블 장치 FinFET(5002)은, 게이트 전극층(4402) 및 하나 이상의 게이트 유전체층(4502)을 갖는 립 구조물, 립 구조물(208) 상에 배치되고 그 위에 배치된 소스/드레인 영역(108) 및 채널 영역(110)을 갖는 시트층(204); 시트층(204) 상에 배치된 게이트 스택(112); 게이트 스택(112), 소스/드레인 영역(108), 및 게이트 전극층(4402)을 워크피스(5200)의 다른 능동 장치 및 수동 장치에 전기적으로 연결시키는 컨택트(1702), 및/또는 콜렛(1704)을 포함하며, 이들은 각각 도 50의 것과 실질적으로 유사하다.
이와 같이, 본 개시는 FinFET과 같은 얇은 시트(thin-sheet) 비평면형 회로 장치 및 그러한 장치를 형성하는 방법을 제공한다. 몇몇 예시적인 실시형태에서, 그 위에 정의된 상면을 갖는 기판, 기판 위에 배치되고 상면 위에서 연장되는 특징부(feature), 및 특징부 상에 배치되는 물질층을 포함하는 반도제 장치가 제공된다. 물질층은 복수의 소스/드레인 영역 및 이들 소스/드레인 영역 사이에 배치되는 채널 영역을 갖는다. 반도체 장치는 또한 물질층의 채널 영역 상에 배치되는 게이트 스택을 포함한다. 그러한 일 실시형태에서, 물질층은 그래핀과 전이금속 칼코겐 화합물 중 적어도 하나를 포함한다.
다른 실시형태에서, 기판 상에 형성되고 그 위에 형성된 트랜지스터를 갖는 핀을 포함하는 회로 장치가 제공된다. 핀은 립 구조물 및 립 구조물의 적어도 하나의 표면 상에 형성된 시트 물질을 포함한다. 시트 물질은 그 위에 정의된 트랜지스터의 채널 영역을 가지고, 회로 장치는 또한 시트 물질의 채널 영역 위에 형성된 게이트를 포함한다. 그러한 일 실시형태에서, 립 구조물은 상면 및 대향하는 측면들을 포함하고, 시트 물질은 적어도 립 구조물의 대향하는 측면들 상에 형성된다.
또 다른 실시형태에서, 기판을 수신하는 단계로서, 상기 기판은 상기 기판 위에 형성된 특징부를 가지고, 상기 특징부는 상기 기판의 상면으로부터 윗방향으로 연장되는 것인 상기 수신하는 단계; 상기 특징부 상에 그리고 상기 기판의 상면 상에 물질층을 형성하는 단계; 상기 기판의 상면 상에 형성된 물질층의 일부를 제거하는 단계; 및 상기 물질층 위에 게이트 스택을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다. 그러한 일 실시형태에서, 물질층의 일부의 제거는 물질층에 의해 형성되는 트랜지스터 채널 폭을 제어하도록 구성된다.
본 개시의 양태들을 당해 기술분야의 통상의 기술자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시형태들의 특징들을 약술해왔다. 당해 기술분야의 통상의 기술자는 여기서 소개한 실시형태들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 당해 기술분야의 통상의 기술자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술자가 다양한 변경들, 대체들, 및 개조들을 본 개시에서 행할 수 있다는 것을 자각할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판으로서, 상기 기판 위에 정의된 상면(top surface)을 갖는, 상기 기판;
    상기 기판 상에 배치되고 상기 상면 위로 연장되는 특징부(feature);
    상기 특징부 상에 배치되는 물질층(material layer)으로서, 상기 물질층 위에 정의된 복수의 소스/드레인 영역들을 가지고, 상기 소스/드레인 영역들 사이에 배치되는 채널 영역을 더 갖는, 상기 물질층; 및
    상기 물질층의 채널 영역 상에 배치된 게이트 스택
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 물질층은 그래핀(graphene) 및 전이금속 칼코겐 화합물(transition metal dichalcogenide compound) 중 적어도 하나를 포함하는 것인 반도체 장치.
  3. 제1항에 있어서,
    상기 물질층은 상기 기판의 상면 상에 배치된 부분을 포함하고, 상기 부분은 상기 특징부 상에는 배치되지 않는 것인 반도체 장치.
  4. 제1항에 있어서,
    상기 특징부는 복수의 측면들을 포함하고, 상기 물질층은 상기 복수의 측면들 각각 상에 배치되는 것인 반도체 장치.
  5. 제1항에 있어서,
    상기 특징부는 상기 물질층이 존재하지 않는 최상면(topmost surface)을 포함하는 것인 반도체 장치.
  6. 회로 장치에 있어서,
    기판 상에 형성된 핀(fin)으로서, 상기 핀 위에 형성된 트랜지스터를 가지며,
    립 구조물(rib structure); 및
    상기 립 구조물의 적어도 하나의 표면 상에 형성된 시트 물질(sheet material)로서, 상기 시트 물질 위에 정의된 상기 트랜지스터의 채널 영역을 갖는, 상기 시트 물질
    을 포함하는 상기 핀; 및
    상기 시트 물질의 채널 영역 위에 형성된 게이트
    를 포함하는 회로 장치.
  7. 제6항에 있어서,
    상기 시트 물질은 그래핀 및 전이금속 칼코겐 화합물 중 적어도 하나를 포함하는 것인 회로 장치.
  8. 제6항에 있어서,
    상기 시트 물질은 상기 기판의 분리 특징부(isolation feature) 상에 형성된 부분을 포함하고, 상기 부분은 상기 립 구조물로부터 멀어지는 방향으로 연장되는 것인 회로 장치.
  9. 제6항에 있어서,
    상기 립 구조물은 상면 및 대향하는 측면들을 포함하고, 상기 시트 물질은 적어도 상기 립 구조물의 대향하는 측면들 상에 형성되는 것인 회로 장치.
  10. 반도체 장치를 제조하는 방법에 있어서,
    기판을 수신하는 단계로서, 상기 기판은 상기 기판 위에 형성된 특징부를 가지고, 상기 특징부는 상기 기판의 상면으로부터 윗방향으로 연장되는 것인 상기 수신하는 단계;
    상기 특징부 상에 그리고 상기 기판의 상면 상에 물질층을 형성하는 단계;
    상기 기판의 상면 상에 형성된 물질층의 일부를 제거하는 단계; 및
    상기 물질층 위에 게이트 스택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
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