TWI808732B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI808732B
TWI808732B TW111115375A TW111115375A TWI808732B TW I808732 B TWI808732 B TW I808732B TW 111115375 A TW111115375 A TW 111115375A TW 111115375 A TW111115375 A TW 111115375A TW I808732 B TWI808732 B TW I808732B
Authority
TW
Taiwan
Prior art keywords
sublayer
metal
layer
semiconductor device
contact
Prior art date
Application number
TW111115375A
Other languages
English (en)
Other versions
TW202343790A (zh
Inventor
邱博文
葉昭輝
Original Assignee
國立清華大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立清華大學 filed Critical 國立清華大學
Priority to TW111115375A priority Critical patent/TWI808732B/zh
Priority to US17/834,946 priority patent/US20230343579A1/en
Application granted granted Critical
Publication of TWI808732B publication Critical patent/TWI808732B/zh
Publication of TW202343790A publication Critical patent/TW202343790A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一種半導體元件，包括基底、單原子層厚度的底部次層，設置於基底上且位於元件底部，並沿水平面方向延伸排列、單原子層厚度的金屬次層，以沿水平面方向延伸排列的形式上覆於底部次層且電性連接於底部次層、單原子層厚度的頂部次層，以沿水平面方向延伸排列的形式設置於部分金屬次層上方且電性連接於金屬次層以及接觸金屬層，設置於部分的金屬次層上方，接觸金屬層的頂面高於頂部次層的頂面，且接觸金屬層的底層接觸金屬原子與移除頂部次層而裸露的金屬次層原子表面形成對應的鍵結，並且金屬次層與底部次層間維持原對應的鍵結。

Description

半導體元件及其製造方法
本公開的實施例是有關於一種低接觸電阻之層狀半導體電子元件及其製造方法。
近年來半導體產業不斷藉由微縮電晶體尺度來提升元件效能，然而日益縮小的元件在製程技術與元件的操作上勢必面臨瓶頸，因此尋求替代材料並且引進新的元件設計及製造概念已刻不容緩。其中，僅有原子層厚度的二維層狀半導體材料快速崛起而逐漸備受矚目。由於二維層狀半導體僅有數個原子層厚度，材料特性與三維塊材截然不同，且具有特殊光學特性、量子特性及非常高的載子遷移率、導熱性及剛性等，又同時兼具低耗能且可使原件微縮的優勢是，因此二維層狀半導體可作為未來半導體元件極小化的首選通道材料。
由於二維材料的特徵常數遠小於三維材料所遇到的短通道效應之技術瓶頸，且材料表面沒有懸鍵(dangling bond)，故載子遷移率不會受到表面散射影響，若可減少材料通道的原子層數， 即可滿足現下製程的通道長度，並解決短通道效應。然而，由於通道與源極和汲極接觸點之間的接觸電阻居高不下，而造成了應用上的瓶頸。
由於目前在降低金屬與二維半導體間接觸電阻的常見方法是在金屬與二維半導體間放入一個插層，來分開兩個材料間d軌域電子的耦合，以降低費米能階釘札的問題。然而，插層的存在會增加電子的穿隧電阻且實施上較為困難，此外插層的製作方法須藉由撕貼配合轉移製程來完成，因而也與目前的矽製程完全不相容。
因此，如何以標準半導體製程相容的方式以及新的製程設備來大幅降低二維層狀半導體的接觸電阻已成為了進入異質結構整合時代普遍面臨的挑戰。
須注意的是，「先前技術」段落的內容是用來幫助了解本發明。在「先前技術」段落所揭露的部份內容(或全部內容)可能不是所屬技術領域中具有通常知識者所知道的習知技術。在「先前技術」段落所揭露的內容，不代表該內容在本發明申請前已被所屬技術領域中具有通常知識者所知悉。
本發明實施例提供一種層狀半導體電子元件及其製造方法，可降低現行製程所造成的接觸電阻值。
本發明的半導體元件包括基底、底部次層、金屬次層、 頂部次層以及接觸金屬層。底部次層具有單個原子層厚度，設置於基底上且位於半導體元件底部，並沿水平面方向延伸排列。金屬次層具有單個原子層厚度，以沿水平面方向延伸排列的形式上覆於底部次層且電性連接於底部次層。頂部次層具有單個原子層厚度，以沿水平面方向延伸排列的形式設置於一部分的金屬次層上方且電性連接於金屬次層。接觸金屬層，設置於另一部分的所述金屬次層上方，其中所述接觸金屬層的頂面高於所述頂部次層的頂面，且其中所述接觸金屬層的多個底層接觸金屬原子與移除部分的所述頂部次層後而裸露的所述金屬次層的金屬原子表面直接形成對應的鍵結，並且所述金屬次層與所述底部次層之間維持原對應的鍵結。
本發明的半導體元件的製造方法包括：在基底中形成由三層單原子次層所構成的單層薄膜，其中三層單原子次層包含：底部次層，設置於基底上且位於半導體元件底部，並形成沿水平面方向延伸排列的單原子層；金屬次層，以沿水平面方向延伸排列的單個原子層形式上覆於底部次層且電性連接於所底部次層；頂部次層，以沿水平面方向延伸排列的單個原子層形式設置於一部分的金屬次層上方且電性連接於金屬次層；以及接觸金屬層，設置於另一部分的金屬次層上方，其中接觸金屬層的頂面高於頂部次層的頂面；在製程腔體中均勻移除部分的頂部次層，並且維持金屬次層與底部次層之間原對應的鍵結；以及在製程腔體中接續進行沉積製程，以在被均勻移除的頂部次層的位置將接觸金屬 層的多個底層接觸金屬原子與裸露的金屬次層的金屬原子直接形成對應的鍵結。
基於上述，藉由選擇性地將二維半導體表面第一層的原子移除，在不改變製程環境與位置的條件下直接鍍上接觸電極，產生極佳的金屬及半導體接面，降低接觸電阻。藉由增強接觸金屬與半導體之間的電子軌域耦合，增加傳輸能帶附近之態密度，大幅增加電子注入之效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:元件、半導體
101、401:頂部次層
102:金屬次層
103:底部次層
104、304、404:接觸金屬層
201、202:單層薄膜
500:製程腔體
501:樣品
502:離子源
503、504:坩鍋
CP:接觸圖案
GS:成長基板
HD:基底載台
HR:氫自由基
M1、M2:金屬原子
M3、M4:金屬
MB:金屬鍵結
MXB:鍵結
PR:光阻
S21:蝕刻
S22:沉積
S100~S106:步驟
SUB:基底
TS1、TS2、TS3:頂表面
V:空缺
X:非金屬原素
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例所繪示的層狀半導體元件的示意圖。
圖2是根據一些實施例所繪示的層狀半導體元件的製造方法的流程圖。
圖3A-3G是根據一些實施例所繪示的層狀半導體元件的製造過程中各階段的結構的示意圖。
圖4是根據一些實施例所繪示的層狀半導體元件的上視示意 圖。
圖5是根據一些實施例所繪示的層狀半導體元件的製程設備示意圖。
圖6是根據一些實施例所繪示的層狀半導體元件的示例性方法的步驟流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或 操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1是根據一些實施例所繪示的層狀半導體元件100的結構示意圖。圖2是根據一些實施例所繪示的層狀半導體元件的製造方法的流程圖。方向X、Y、Z形成一組正交笛卡爾坐標(orthogonal Cartesian coordinates)。
請參照圖1，本公開的實施例的一種半導體元件，包括：基底、底部次層、金屬次層、頂部次層以及接觸金屬層。
在一些實施例中，圖2中所示的製程可為前段製程(front-end-of-line，FEOL)，基底SUB可為半導體基底，例如可包含可摻雜或可不摻雜雜質(例如硼)的半導體材料(例如，單晶半導體材料)、絕緣體上半導體(semiconductor-on-insulator)基底等。。在一些實施例中，基底SUB可包含一種或多種半導體材料。舉例來說，所述一種或多種半導體材料可為元素半導體材料、化合物半導體材料或半導體合金。半導體材料可包括矽、鍺或矽鍺、或者III-V族化合物半導體(例如，GaP、GaAs或GaSb)中的至少一種。舉例來說，元素半導體可包括Si或Ge。化合物半導體材料及半導體合金可分別包括SiGe、SiC、SiGeC、III-V族半導體材料、II-VI族半導體材料或半導體氧化物材料。半導體氧化物材料可為三元半導體氧化物或更高元(例如四元等)半導體氧化物中的一種或多種，例如氧化銦鎵鋅(indium gallium zinc oxide， IGZO)、氧化銦鋅(indium zinc oxide，IZO)或氧化銦錫(indium tin oxide，ITO)等。在一些實施例中，基底SUB可為絕緣體上半導體，包括設置在一對半導體層(例如，矽層)之間的介電材料的至少一層(例如，氧化物層)。視電路及實際需求而定，基底SUB可包括摻雜區(例如，p型半導體基底或n型半導體基底)。在一些實施例中，摻雜區可摻雜有p型摻質劑或n型摻質劑。在一些實施例中，基底SUB為藍寶石(Al2O3，Sapphire)基板。
在一些替代實施例中，圖2中所示的製程可為中(middle-end-of-line，MEOL)、後段製程(back-end-of-line，BEOL)，且基底SUB可為例如在內連線結構(未示出)的導電圖案及其他層間介電層上形成的層間介電層，其中所述內連線結構在包含前段製程裝置的半導體基底(未示出)上形成。在這種實施例中，基底SUB可包含低介電常數介電材料，例如乾凝膠、氣凝膠、無定形氟化碳、聚對二甲苯、雙苯並環丁烯(bis-benzocyclobutene，BCB)、flare、氫矽倍半氧烷(hydrogen silsesquioxane，HSQ)、氟化氧化矽(SiOF)、其組合等。
在一些實施例中，在基底SUB上形成二維半導體材料(two-dimensional semiconductor materials)的元件100。在一些實施例中，元件100是二維半導體材料的單層。在一些實施例中，元件100包括沿著Z方向彼此堆疊的二維半導體材料的一個或多個單層。堆疊的單層的數目不受特別限制，只要二維半導體材料保持半導體性質或類半導體性質即可。在一些實施例中，二維半導 體材料可包含單一類型的原子，或可包含不同類型的原子。舉例來說，二維半導體材料可為石墨烯、磷烯(phosphorene)、過渡金屬硫族化物(chalcogenide)(例如，InSe)、過渡金屬二硫族化物(dichalcogenide)(例如，MX2，其中M是例如Mo、W、Zr、Hf、Sn、V、Pt或Pd，且元素X是S、Se或Te)等。過渡金屬二硫族化物的實例包括MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、HfS2、HfSe2、SnS2、SnSe2、VSe2、VTe2、PtSe2、PtTe2及PdSe2。在一些實施例中，可注入摻質劑或產生其他缺陷以調整二維半導體材料的半導體性質。在一些實施例中，可通過任何合適的製程來製作或提供二維半導體材料。舉例來說，可通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、化學氣相傳輸(chemical vapor transport，CVT)等來生長二維半導體材料。
在一些實施例中，沉積溫度可處於15℃到45℃的範圍內，且沉積壓力可處於10-4托(Torr)到10-9托的範圍內。在一些實施例中，沉積溫度可處於300℃到800℃的範圍內，且沉積壓力可處於1托(Torr)到800托的範圍內。在一些實施例中，可通過對塊狀材料進行剝蝕或撕貼而獲得二維半導體材料，且可將一個或多個單層例如經由包含聚合物材料和/或金屬質材料(metallic materials)的犧牲帶或支撐件轉移到基底SUB上，其中轉移方法於此處不加以限制。在一些替代實施例中，可例如通過使設置在基 底SUB上的過渡金屬膜與硫族元素反應來原位產生單層。
參照圖1及圖2，在一些實施例中，頂部次層101設置於基底SUB上方，且底部次層103位於半導體元件100的底部。在一些實施例中，底部次層103中的原子沿水平面方向(圖1所示X-Y平面方向)延伸排列，且其中底部次層103具有單個原子層厚度。在一些實施例中，底部次層103由不含氧原子的多個相同的硫族非金屬元素X所組成，其中硫族非金屬元素X可為S、Se或Te。在一些實施例中，底部次層103由不含氧原子的多個相異的硫族非金屬元素X所組成。
參照圖1及圖2，在一些實施例中，金屬次層102上覆於底部次層103且金屬次層中的原子沿水平面方向延伸排列。在一些實施例中，金屬次層102與底部次層103彼此電性連接。具體而言，金屬次層102與底部次層103彼此形成共價鍵結MXB。其中，金屬次層102具有單個原子層厚度。在一些實施例中，金屬次層102由過渡金屬原子M1組成，其中過渡金屬原子M1可為V、Nb、Ta、Ti、Hf、Mo、W、Pd或Pt。
在一些實施例中，金屬次層包含過渡金屬元素、半金屬元素及貴金屬元素的其中至少一者或其組合。
參照圖1及圖2，在一些實施例中，頂部次層101設置於一部分的金屬次層102上方，且頂部次層101中的原子沿水平面方向延伸排列。在一些實施例中，頂部次層101與金屬次層彼此電性連接。具體而言，金屬次層102與頂部次層101彼此形成共 價鍵結MXB。其中，頂部次層101具有單個原子層厚度。在一些實施例中，頂部次層101由不含氧原子的多個相同的硫族非金屬元素X所組成，其中硫族非金屬元素X可為S、Se或Te。
參照圖1及圖2，在一些實施例中，頂部次層101由不含氧原子的多個相異的硫族非金屬元素X所組成。
參照圖1及圖2，在一些實施例中，頂部次層101與底部次層103由多個在週期表中為同族的元素所組成。具體而言，頂部次層101與底部次層103由相同的硫族非金屬元素X所組成。在一些實施例中，頂部次層101與底部次層103由相異的硫族非金屬元素X所組成。在一些實施例中，底部次層103與頂部次層101由多個相同的元素所組成。
參照圖1及圖2，在一些實施例中，頂部次層101、金屬次層102與底部次層103形成過渡金屬硫族化合物(transition metal dichalcogenides,TMDs)，其中TMDs為具有能隙的半導體化合物。具體而言，塊材TMDs形成了多個有序的六角環結合的晶體結構，其中過渡金屬原子位置在環上的1,3,5與而硫族原子對的位置在環上的2,4,6(圖中並未示出)。其中硫族原子上下成對，每個硫族原子與過渡金屬原子並不在同一個平面上。TMDs從側面(X-Z平面方向)視入為三個原子厚度所組成的單層薄膜201。
參照圖1及圖2，在一些實施例中，頂部次層101、金屬次層102與底部次層103形成由三層單原子次層所構成的TMDs 二維單層薄膜201。其中，所構成的TMDs二維單層薄膜201為直接能隙半導體且具可撓性、高潤滑性以及一定的透明度。須注意的是，TMDs二維單層薄膜201可透過層狀堆疊而形成塊狀二維半導體材料。其中，層與層間為凡德瓦作用力(van der Waals force)，因此，可利用機械剝離法或化學離子嵌入剝離方式，達到單層原子級厚度的二維材料。在一些實施例中，在TMDs二維單層薄膜201中，金屬次層102可夾置在頂部次層101與底部次層103的中間。在一些實施例中，范德華間隙(van der Waals gap)將金屬次層102的單層與上覆的元件分隔開，而無論所述上覆元件是頂部次層101的單層、閘極介電層材料還是其他金屬接觸材料。
在一些實施例中，TMDs二維單層薄膜201材料的導電特性，涵括了金屬、半金屬、半導體、絕緣體特性，而可應用於電子、光電子、自旋電子與半導體之元件材料。此外，由於TMDs二維單層薄膜201優異的電子傳輸特性與高載子遷移率，可應用於例如：可撓式(柔性)電晶體、記憶體、光電元件、感測器、太陽能電池等領域。在一些實施例中，由於TMDs二維單層薄膜201材料具有透明特性與可撓性，且為直接能隙半導體，因此可被製作成透明的發光二極體(LED)。由於不同材料具有不同能隙，因此可應用於製作透明LED，也可應用於可透光式薄型顯示器或轉印於衣服及人體皮膚上。在一些實施例中，雙層TMDs二維單層薄膜201受到應力時可使光致發光(photoluminescence)的效能增加，以製作更高發光效率的光子計算處理器以及高效能光感測 器。在一些實施例中，TMDs二維單層薄膜201材料具有高潤滑性，而可將其與奈米鑽石結合，形成低摩擦的固態潤滑劑，以應用於各類機械相關工業。
參照圖1及圖2，在一些實施例中，接觸金屬層104設置於另一部分(即，未被氫電漿在室溫下所產生的氫自由基所蝕刻的部分，請見下述)的金屬次層102上方，其中接觸金屬層104的頂表面TS1高於頂部次層101的頂表面TS2。在一些實施例中，接觸金屬層104可為多個原子層結構，且接觸金屬層104可被頂部次層101隔開而彼此在水平面方向(圖1所示X-Y平面方向)側向分離。在一些實施例中，接觸金屬層104的數目不受特別限制，且可進行選擇以調整接觸金屬層104的性質或功函數(work function)。在一些實施例中，接觸金屬層104可作為功函數材料以及閘極電極材料其中至少一者。在一些實施例中，可根據電晶體所需的導電類型來選擇功函數材料，以調節電晶體的閾值電壓。舉例來說，p型功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料、或其組合。另一方面，n型功函數材料包括例如Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。在一些實施例中，閘極電極材料包括鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、鋯(Zr)、鉿(Hf)、鈦鋁(TiAl)、鉭鋁(TaAl)、鎢鋁(WAl)、鋯鋁(ZrAl)、鉿鋁(HfAl)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、 氮化鎢矽(WSiN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、任何其他合適的含金屬材料、或其組合。在一些實施例中，提供功函數材料和/或閘極電極材料的方法包括執行至少一種合適的沉積技術，例如化學氣相沉積(CVD)、電漿增強式化學氣相沉積(PECVD)、原子層沉積(ALD)、遠程電漿輔助原子層沉積(RPALD)、電漿輔助原子層沉積技術(PEALD)、分子束磊晶(MBE)等。
在一些實施例中，接觸金屬層104的材料包括鈷(Co)、鎢(W)、銅(Cu)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋯(Zr)、鉿(Hf)、金(Au)、鉬(Mo)、鉍(Bi)、銻(Sb)其組合或其他合適的金屬或合金。
參照圖1及圖2，在一些實施例中，藉由製程腔體中的氫電漿在室溫下所產生的氫自由基進行化學反應蝕刻S21以精準且均勻地移除部分的頂部次層101。在一些實施例中，均勻移除是指位於製程腔體中的氫離子源在精準控制預設的氫氣濃度以及預設的反應時間條件下，利用氫離子源於室溫下提供氫電漿所產生的氫自由基來移除特定範圍內具有單個原子層的部分頂部次層101。其中，預設的氫氣濃度以及預設的反應時間條件可根據需求而自行設定，在此不加以限制。此時部分被氫電漿或氫自由基移除而裸露的金屬次層102的過渡金屬原子M1的頂表面TS3會形成懸鍵(dangling bond)(未示出)而與接觸金屬層104內的多個底層 接觸金屬原子M2在一室溫下的製程腔體內直接形成互相對應的金屬鍵結MB。具體而言，接觸金屬層104的底層接觸金屬原子M2與金屬次層102表面的過渡金屬原子M1以各自的d軌域形成金屬鍵結MB。須注意的是，金屬次層102內的過渡金屬原子M1與底部次層103的硫族非金屬原素X之間仍維持原本對應的共價鍵結MXB，而不會被氫電漿在室溫下所產生的氫自由基蝕刻S21而移除。也就是說，氫電漿可在室溫下所產生的氫自由基與已定義範圍內的部分頂部次層101進行化學反應蝕刻S21，而非利用物理性離子轟擊，因此，不會破壞底部次層103以及金屬次層102之間的共價鍵結MXB。
除此之外，參照圖1及圖2，在一些實施例中，經由氫電漿處理後，裸露的金屬次層102中部份頂表面TS3具有懸鍵(未示出)的過渡金屬原子M1仍與未被氫電漿進行化學蝕刻而移除的頂部次層101內的部份的硫族非金屬元素X之間維持原本對應的共價鍵結MXB。
參照圖1及圖2，在一些實施例中，裸露的金屬次層102內的過渡金屬原子M1與頂部次層101內的部份的硫族非金屬原素X之間未形成共價鍵結MXB而產生空缺V。
參照圖1及圖2，在一些實施例中，氫電漿與頂部次層101內的硫族非金屬元素X所產生的化學反應蝕刻S21的製程條件為溫度約位於室溫且製程壓力約為10-3至100托(Torr)下產生氫自由基以進行化學反應蝕刻。且化學反應蝕刻S21的反應通式為 H2(g)+X(s)→H2X(g)。
參照圖1及圖2，在一些實施例中，製程腔體中的氫電漿在移除部分的頂部次層101之後，底部次層103以及裸露的金屬次層102形成由兩層原子所構成的單層薄膜202。其中，裸露的金屬次層102的頂表面TS3具有懸鍵(未示出)，因此，在製程腔體中的接觸金屬層104進行沉積S22製程時，可直接與裸露的金屬次層102形成表面邊緣金屬鍵結MB。須注意的是，經由氫電漿蝕刻S21後的金屬次層102可在製程腔體保持原先真空環境下(即，不破真空)，於製程腔體中接續進行沉積S22製程(即，原位沉積或原位成長)，也就是說，氫電漿蝕刻S21製程與接觸金屬層104沉積S22製程均在同一個製程腔體中進行，而可避免水氧或其他雜質離子所造成的干擾。由於接觸金屬層104在接觸金屬次層102時可直接產生金屬鍵結MB，而可降低接觸阻抗。。
參照圖1及圖2，在一些實施例中，於製程腔體中接續進行沉積S22製程時，製程壓力控制在約10-4至10-9托(Torr)。在一些實施例中，沉積S22製程可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、鍍覆、其他沉積技術或其組合來形成。
參照圖1及圖2，在一些實施例中，在沉積S22製程之後，接觸金屬層104與金屬次層102之間形成相對小的接觸電阻值。在一些實施例中，接觸金屬層104與金屬次層102之間的接觸電阻值小於1kΩ．μm。
在一些實施例中，接觸金屬層104可設置在TMDs二維單層薄膜201的側向邊緣，並且與TMDs二維單層薄膜201的金屬次層102的一過渡金屬原子M1形成邊緣接觸(edge contact)。也就是說，接觸金屬層104與TMDs二維單層薄膜201的接觸可從側面發生，而非涉及TMDs二維單層薄膜201的頂表面或底表面。在一些實施例中，接觸金屬層104可同時設置在TMDs二維單層薄膜201的側向邊緣處及部分金屬次層102上方形成複合型接觸(combines contact)。例如，接觸金屬層104可與TMDs二維單層薄膜201的金屬次層102的側邊及頂表面與過渡金屬原子M1形成金屬鍵結MB。
圖3A-3G是根據一些實施例所繪示的層狀半導體元件的製造過程中各階段的結構的示意圖。圖4是根據一些實施例所繪示的層狀半導體元件在電子顯微鏡下的上視示意圖。圖5是根據一些實施例所繪示的層狀半導體元件的製程設備示意圖。圖6是根據一些實施例所繪示的層狀半導體元件的示例性製造方法的步驟流程圖。
參照圖3A及圖6，進行步驟S100。首先在成長基板GS上以例如金屬氧化物化學氣相沈積(MOCVD)或PECVD成長TMDs二維單層薄膜201。舉例來說，成長基板GS可為藍寶石基板、液態金屬鎵銦共晶合金(EGaIn)或者彈性基板，在此不加以限制。在一些通常性實施例中，使用MOCVD成長TMDs二維單層薄膜201通常用於前段製程。
參照圖3B及圖6，進行步驟S101。接著將已成長好的TMDs二維單層薄膜201轉移至例如矽晶或矽氧化物基底SUB上。在一些替代性實施例中，例如，可在成長基板GS成長一層聚苯乙醯(Polystyrene)，再利用TMDs二維單層薄膜201的疏水性和聚苯乙醯的親水性，使用水溶液將TMDs二維單層薄膜201和聚苯乙醯自成長基板GS上移除(lift-off)，並轉移至矽晶或矽氧化物基底SUB後再將聚苯乙醯移除。
承圖3B，並參照圖3C、圖3D及圖6，進行步驟102。在TMDs二維單層薄膜201的上方覆蓋一層光阻(photoresist)PR，並且使用例如數位光源處理(Digital Light Processing，DLP)技術進行光學微影製程(optical lithography)以在光阻中形成接觸圖案(contact pattern)CP，並露出未被光阻上覆的部分的頂部次層101。在一些實施例中，可利用光阻PR厚度來調整接觸金屬層104的厚度。在一些實施例中，通過一系列沉積、曝光及顯影步驟來形成多種接觸圖案CP。在一些實施例中，可使用臨時保護罩幕(未示出)來保護部分的頂部次層101。
承圖3C及圖3D，並參照圖3E及圖6，進行步驟103。在製程溫度為室溫(約攝氏25℃至27℃)以及製程壓力介於10-3至100托的真空環境下使用來自氫離子源的氫電漿所產生的氫自由基HR進行移除製程(stripping process)以均勻移除未被光阻PR上覆的部分的頂部次層101內的硫族非金屬元素X。其中，移除製程為一種化學反應蝕刻，因此僅針對特定反應性目標元素進 行移除，而不會破壞底部次層103以及金屬次層102之間的鍵結，且金屬次層102與部分未移除的頂部次層101之間仍維持原對應的鍵結。特別注意的是，本公開可以使用例如拉曼檢測(Raman detection)，用以確認是否完全移除頂部次層101內的硫族非金屬元素X。也就是說，藉由氫自由基，經過一段處理時間後，可以清楚得知過渡金屬雙硫化物(MX2)的特徵峰已經完全消失。
承圖3E，並參照圖1、圖3F及圖6，進行步驟104及步驟105。在製程溫度為室溫以及製程壓力維持在介於10-4至10-9托的高真空環境下，在原製程腔體中使用例如電子束蒸鍍沉積(E-gun)等沉積設備在已被氫自由基HR蝕刻而裸露的金屬次層102的頂表面TS3上進行沉積。舉例來說，並將接觸金屬層104沉積於裸露的金屬次層102的上方，使金屬次層102的過渡金屬原子利用懸鍵與接觸金屬層104內的底層接觸金屬原子形成金屬鍵結MB。其中，接觸金屬原子的種類與前述實施例相同或相似，在此不再贅述。
承圖3E，並參照圖1、圖3G及圖6，進行步驟106。將沉積接觸金屬層104之後的樣品上的殘留光阻PR移除。例如，可將沉積接觸金屬層104之後的樣品浸泡於丙酮溶液，進行光阻移除(lift-off)。最後，可完成具有大面積金屬鍵電極的二維層狀半導體100。
在一些實施例中，層狀半導體100的製程條件與前段、中段或後段矽製程條件相容。
參照圖4，層狀半導體元件從Z方向俯視可觀察到具有基底SUB、頂部次層401以及接觸金屬層404的元件結構。
參照圖5，層狀半導體元件的製程設備包括：製程腔體500、基底載台HD、基底SUB、層狀半導體元件樣品501、至少一個氫離子源502、多個坩鍋503、504以及多種沉積金屬M3、M4靶材。
參照圖5，在一些實施例中，製程腔體500為相對高真空的腔體，以提供穩定的溫度、壓力和反應氣體流量。在一些實施例中，製程腔體500可提供氫離子源502及真空環境以進行退火(Annealing)，有助於穩定半導體元件樣品501的薄膜結構，以便進一步降低半導體內連線結構的電阻率。在一些實施例中，基底載台HD為基底SUB提供足夠的應力支撐，並具有一定的應力緩衝能力。基底SUB的功能及種類與前述實施例相同或相似，在此不再贅述。
參照圖1及圖5，在一些實施例中，氫離子源502可提供氫(氣)電漿以形成氫自由基而可對層狀半導體元件樣品501進行氫氣(H2)電漿預處理(pretreatment)，以去除其表面的氧化物。在一些示例性實施例中，氫電漿處理製程中所使用的氫源氣體可包括NH3、H2、H2O等。在電漿氫化製程中，可藉由不同方法(例如射頻(radio frequency，RF)電漿、微波電漿、感應耦合電漿(inductively coupled plasma，ICP)及遠程電漿源(remote plasma source，RPS)中的至少一種)來產生氫電漿。
參照圖5，坩鍋503、504可用來承載沉積金屬M3、M4靶材。其中，沉積金屬M3、M4靶材可視需求而自行更換。在一些實施例中，本公開的沉積方法包括以下步驟。將基底SUB置於製程腔體500中。進行至少一個沉積循環，以在基底SUB上沉積所需的沉積金屬M3、M4。其中至少一個沉積循環包括以下步驟。在坩鍋503、504中選擇所需的沉積金屬M3、M4靶材。由氫離子源502通入氫電漿，與基底SUB上的半導體元件樣品501進行化學反應，以移除半導體元件樣品501的一部分表面單原子層。在移除半導體元件樣品501的一部分表面單原子層之後，接續在原位進行金屬沉積製程。在一些實施例中，其中至少一個沉積循環是在紫外光照射及氫氣氣氛下進行的。
在一些實施例中，在製程腔體500中的半導體元件樣品501上方沉積金屬M3、M4以作為接觸金屬層，在沉積接觸金屬層後，接續在接觸金屬層及半導體元件樣品501的部分頂層上形成一絕緣薄膜。接著可在絕緣薄膜上形成其他半導體元件。在一些實施例中，半導體元件包含電子元件、光電元件其中至少一者或其組合。
在一些實施例中，半導體元件樣品501的製程條件與前段、中段或後段矽製程條件相容。
在一些實施例中，本公開的半導體元件的製造方法與其他的後段製程的製造方法相較之下，採用二維結構半導體材料的元件的優點在於可以建構出n型及p型元件而可形成CMOS邏輯 元件。在一些實施例中，採用二維結構半導體材料也可於後段製程過程中持續堆疊以提升CMOS邏輯元件及電各種應用電路的積集度，以開發出緊湊(compact)型CMOS邏輯電路，而可用來進行例如電源閘控(power gating)或是作為中繼器(repeater)等。
根據一些示例性實施例的二維層狀半導體元件所形成的電晶體可用作邏輯元件、快閃記憶體元件、電阻式記憶體、磁阻記憶體元件及相變記憶體元件中至少一者中所包括的開關元件。
儘管出於例示目的已經在上面論述了一些實施例，但是本公開不限於此，且可根據需要對不同實施例的特徵進行組合。舉例來說，在一些實施例中，TMDs二維單層薄膜201可包含厚度調製可切換材料，即根據所堆疊的單層的數目來切換電性(electronic character)的材料，例如PtSe2、PdSe2或PtTe2等。舉例來說，在為PtSe2的情況下，當一個或幾個單層(在一些實施例中，約五層)彼此堆疊時，所述層堆疊具有半導體性質，而堆疊更多的單層數目時(在一些實施例中，約六層或更多層)，則所述層堆疊具有金屬性質。在一些實施例中，此種厚度調製可切換材料中的其中一種可作為通道區的二維半導體材料，且可作為二維接觸金屬的材料，從而根據期望的電性調節厚度(例如，TMDs二維單層薄膜201中的單層的數目)。
在一些實施例中，可例如通過CVP、PVD、ALD或MBE，通過過渡金屬原子的前驅物(precursor)與硫族元素原子的另一前驅物的反應方便地製備上述厚度調製可切換材料。作為過渡金 屬原子的前驅物，可使用例如純金屬(例如Pt或Pd)、其氯化物(例如PtCl2、PtCl4、PdCl2)或其氧化物(例如PtO2、PdO)。作為硫族元素原子的前驅物，可使用硫族元素(例如，Se或Te)或氫硫族化物(例如，H2Se、H2Te)。在一些實施例中，當使用氯化物及硫族元素作為前驅物時，可例如通過PVD在低於500℃(例如在處於300℃到400℃的範圍內)的溫度下實現厚度調製可切換材料的沉積。在一些替代實施例中，可使用塊狀形式的厚度調製可切換材料作為材料源來沉積厚度調製可切換材料。
基於上述，藉由選擇性地將二維半導體表面第一層的原子移除，在不改變製程環境與位置的條件下直接鍍上接觸電極，可以產生極佳的金屬及半導體接面，以大幅降低接觸電阻。藉由增強接觸金屬與半導體之間的電子軌域耦合，也可增加傳輸能帶附近之態密度，大幅增加電子注入之效能。此外，本公開的半導體元件製作方法可在室溫下反應，以氫原子自由基將表面第一層的原子移除而不傷及下層晶體結構。另一方面，其製程條件簡單，反應容易控制，也可與目前矽製程完全相容，而可達到將接觸電阻降低兩個數量級以上的顯著效果。
以上是一些示例性實施例的例示，且不應被解釋為對其進行限制。雖然已闡述了幾個示例性實施例，但是熟悉此項技術者將容易理解，在本質上不脫離本發明概念的新穎教示及優點的情況下可在示例性實施例中進行許多修改。因此，所有此種示例性修改旨在包含於本申請專利範圍中定義的本發明概念的範圍內。 在申請專利範圍中，方式加功能(means-plus-function)條款旨在覆蓋本文中被闡述為執行所述功能的結構，且不僅是結構等效物而且是等效結構。因此，應理解的是，前述是對一些各種示例性實施例的例示且不應被解釋為限於所揭露的特定示例性實施例，且對所揭露的示例性實施例以及其他示例性實施例的修改旨在包含於所附申請專利範圍的範圍內。此外，所揭露的示例性實施例中沒有一個是必然彼此相互排斥的。舉例而言，一些示例性實施例可包括參照一個圖式闡述的特徵，且亦可包括參照另一圖式闡述的特徵。
前述內容概述若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:元件
101:頂部次層
102:金屬次層
103:底部次層
104:接觸金屬層
MB:金屬鍵結
MXB:鍵結
SUB:基底
TS1、TS2:頂表面
V:空缺

Claims (24)

  1. 一種半導體元件，包括：基底；底部次層，具有單個原子層厚度，設置於所述基底上且位於所述半導體元件底部，並沿水平面方向延伸排列；金屬次層，具有單個原子層厚度，以沿水平面方向延伸排列的形式上覆於所述底部次層且電性連接於所述底部次層；頂部次層，具有單個原子層厚度，以沿水平面方向延伸排列的形式設置於一部分的所述金屬次層上方且電性連接於所述金屬次層；以及接觸金屬層，設置於另一部分的所述金屬次層上方，其中所述接觸金屬層的頂面高於所述頂部次層的頂面，且其中所述接觸金屬層的多個底層接觸金屬原子與移除部分的所述頂部次層後而裸露的所述金屬次層的金屬原子表面直接形成對應的鍵結，並且所述金屬次層與所述底部次層之間維持原對應的鍵結。
  2. 如請求項1所述的半導體元件，其中所述金屬次層與部分未移除的所述頂部次層之間維持原對應的鍵結。
  3. 如請求項1所述的半導體元件，其中所述底部次層、所述金屬次層以及所述頂部次層形成由三層單原子次層所構成的單層薄膜。
  4. 如請求項3所述的半導體元件，其中所述單層薄膜 具可撓性與透明性其中至少一者。
  5. 如請求項3所述的半導體元件，其中所述金屬次層包含過渡金屬元素、半金屬元素及貴金屬元素的其中至少一者或其組合。
  6. 如請求項5所述的半導體元件，其中所述底部次層與所述頂部次層由多個在週期表中為同族的元素所組成。
  7. 如請求項6所述的半導體元件，其中所述同族的元素為硫族元素。
  8. 如請求項1所述的半導體元件，其中所述接觸金屬層的所述多個底層接觸金屬原子與所述金屬次層的所述金屬原子在一室溫下的製程腔體內直接形成對應的鍵結。
  9. 如請求項8所述的半導體元件，其中部分的所述頂部次層藉由所述製程腔體中的氫電漿進行化學反應蝕刻而被均勻移除。
  10. 如請求項9所述的半導體元件，其中所述製程腔體中的所述氫電漿在蝕刻部分的所述頂部次層時，不破壞所述底部次層以及所述金屬次層之間的鍵結。
  11. 如請求項10所述的半導體元件，其中所述製程腔體中的所述氫電漿在移除部分的所述頂部次層之後，所述底部次層以及裸露的所述金屬次層形成由兩層原子所構成的單層薄膜，並且裸露的所述金屬次層的頂表面具有懸鍵而在所述製程腔體中的所述接觸金屬層進行沉積製程時直接與裸露的所述金屬次層形 成表面邊緣鍵結。
  12. 如請求項9所述的半導體元件，其中經由所述氫電漿蝕刻後的所述金屬次層在所述製程腔體保持原先真空環境下於所述製程腔體中接續進行沉積製程。
  13. 如請求項9所述的半導體元件，其中所述均勻移除是指所述製程腔體中的所述氫電漿在精準控制預設的氫氣濃度以及預設的反應時間條件下，移除特定範圍內具有所述單個原子層的所述頂部次層。
  14. 如請求項1所述的半導體元件，其中所述接觸金屬層為多原子層結構，且其中所述接觸金屬層被所述頂部次層隔開而彼此在水平面方向側向分離。
  15. 如請求項1所述的半導體元件，其中所述底部次層與所述頂部次層由多個相同的元素所組成。
  16. 如請求項1所述的半導體元件，其中所述接觸金屬層與所述金屬次層之間的接觸電阻值小於1kΩ．μm。
  17. 一種半導體元件的製造方法，包括：在基底中形成由三層單原子次層所構成的單層薄膜，其中所述三層單原子次層包含：底部次層，設置於所述基底上且位於所述半導體元件底部，並形成沿水平面方向延伸排列的單原子層；金屬次層，以沿水平面方向延伸排列的單個原子層形式上覆於所述底部次層且電性連接於所述底部次層； 頂部次層，以沿水平面方向延伸排列的單個原子層形式設置於一部分的所述金屬次層上方且電性連接於所述金屬次層；以及接觸金屬層，設置於另一部分的所述金屬次層上方，其中所述接觸金屬層的頂面高於所述頂部次層的頂面；在製程腔體中均勻移除部分的所述頂部次層，並且維持所述金屬次層與所述底部次層之間原對應的鍵結；以及在所述製程腔體中接續進行沉積製程，以在被均勻移除的所述頂部次層的位置將所述接觸金屬層的多個底層接觸金屬原子與裸露的所述金屬次層的金屬原子直接形成對應的鍵結。
  18. 如請求項17所述的半導體元件的製造方法，其中所述頂部次層藉由所述製程腔體中的氫電漿在室溫條件下進行化學反應蝕刻而被均勻移除。
  19. 如請求項18所述的半導體元件的製造方法，其中所述製程腔體中的所述氫電漿在蝕刻部分的所述頂部次層時，不破壞所述底部次層以及所述金屬次層之間的鍵結，且其中所述金屬次層與部分未移除的所述頂部次層之間維持原對應的鍵結。
  20. 如請求項19所述的半導體元件的製造方法，其中所述接觸金屬層與所述金屬次層表面的金屬原子以各自的d軌域形成金屬鍵結。
  21. 如請求項18所述的半導體元件的製造方法，其中所述氫電漿在製程壓力介於10-3~100托(Torr)時產生氫自由 基以進行所述化學反應蝕刻。
  22. 如請求項17所述的半導體元件的製造方法，其中所述沉積製程的製程壓力介於10-4~10-9Torr。
  23. 如請求項17所述的半導體元件的製造方法，其中所述方法更包括：在所述製程腔體中沉積所述接觸金屬層後，接續在所述接觸金屬層及所述頂部次層上形成一絕緣薄膜；以及在所述絕緣薄膜上形成其他半導體元件，其中所述半導體元件包含電子元件、光電元件其中至少一者或其組合。
  24. 如請求項23所述的半導體元件的製造方法，其中所述半導體元件的製程條件與前段、中段或後段矽製程條件相容。
TW111115375A 2022-04-22 2022-04-22 半導體元件及其製造方法 TWI808732B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111115375A TWI808732B (zh) 2022-04-22 2022-04-22 半導體元件及其製造方法
US17/834,946 US20230343579A1 (en) 2022-04-22 2022-06-08 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111115375A TWI808732B (zh) 2022-04-22 2022-04-22 半導體元件及其製造方法

Publications (2)

Publication Number Publication Date
TWI808732B true TWI808732B (zh) 2023-07-11
TW202343790A TW202343790A (zh) 2023-11-01

Family

ID=88149338

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111115375A TWI808732B (zh) 2022-04-22 2022-04-22 半導體元件及其製造方法

Country Status (2)

Country Link
US (1) US20230343579A1 (zh)
TW (1) TWI808732B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170317206A1 (en) * 2014-06-13 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-Sheet FinFET Device
CN107968116A (zh) * 2017-08-21 2018-04-27 电子科技大学 层结构非对称的MXene及其衍生的异质结
TW202029442A (zh) * 2013-05-07 2020-08-01 美商艾肯科技股份有限公司 藉由插入介面原子單層來改善對第iv族半導體的金屬接觸

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202029442A (zh) * 2013-05-07 2020-08-01 美商艾肯科技股份有限公司 藉由插入介面原子單層來改善對第iv族半導體的金屬接觸
US20170317206A1 (en) * 2014-06-13 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-Sheet FinFET Device
CN107968116A (zh) * 2017-08-21 2018-04-27 电子科技大学 层结构非对称的MXene及其衍生的异质结

Also Published As

Publication number Publication date
TW202343790A (zh) 2023-11-01
US20230343579A1 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
US10157737B2 (en) Semiconductor devices comprising 2D-materials and methods of manufacture thereof
CN106328708B (zh) 包括二维材料结构的装置及形成该二维材料结构的方法
KR102334380B1 (ko) 2차원 물질을 포함하는 소자의 제조 방법
US20130119350A1 (en) Semiconductor structure and circuit including ordered arrangement of graphene nanoribbons, and methods of forming same
JP6043022B2 (ja) 半導電性グラフェン構造、このような構造の形成方法およびこのような構造を含む半導体デバイス
TW201537678A (zh) 互連結構及其製造方法
KR102608959B1 (ko) 2차원 물질을 포함하는 소자
KR102311451B1 (ko) 반도체 디바이스 및 반도체 디바이스를 제조하는 방법
CN110660674A (zh) 制造二维材料结构的方法
KR101919426B1 (ko) 그래핀 전자 소자 및 그 제조 방법
TW202125818A (zh) 半導體元件
JP2017079313A (ja) 電子デバイス及び電子デバイスの製造方法
US10541135B2 (en) Source and drain formation using self-aligned processes
CN112420833A (zh) 半导体元件
CN115064588A (zh) 二维半导体-金属欧姆接触结构、制备方法及应用
TWI808732B (zh) 半導體元件及其製造方法
CN110323277B (zh) 场效应晶体管及其制备方法
TW202145350A (zh) 鰭式場效電晶體裝置和其形成方法
TW201939752A (zh) 半導體結構
US20240178005A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20230108628A1 (en) Artificial two-dimensional material and mehod of manufacturing same
TWI832080B (zh) 半導體元件及其製造方法
US20240107903A1 (en) Memory device and manufacturing method thereof
US20230062389A1 (en) Semiconductor structure, method of forming stacked unit layers and method of forming stacked two-dimensional material layers
TW202326805A (zh) 半導體元件的形成方法