KR20100097844A - 전계 효과 트랜지스터 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터 소자 및 이의 제조 방법을 개시한다. 본 발명은 (a) 기판 상에 유기 반도체층, 소스 전극 및 드레인 전극을 증착하는 단계; (b) 상기 유기 반도체층, 소스 전극 및 드레인 전극 상부에 패시베이션층을 증착하는 단계; (c) 리쏘그라피(lithography) 공정을 통해 상기 패시베이션층 상부에 채널 영역 형성을 위한 미세 패턴을 전사하는 단계; 및 (d) 상기 미세 패턴에 따라 상기 패시베이션층 및 유기 반도체층을 식각하는 단계를 포함한다. 본 발명에 따르면, 유기 반도체층 상부에 패시베이션층을 증착하여 미세 패터닝이 가능하며, 유기 반도체층의 안정성을 높일 수 있는 장점이 있다.
유기 반도체, 펜타신, 패시베이션, 알루미나, 증착, 전계 효과 트랜지스터

Description

전계 효과 트랜지스터 소자 및 이의 제조 방법{Field Effect Transistor Device and Method for fabricating the same}
본 발명은 전계 효과 트랜지스터 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 유기 반도체를 포함하는 경우에도 미세 패터닝이 가능한 전계 효과 트랜지스터 소자 및 이의 제조 방법에 관한 것이다.
유기 반도체는 탄소로 이루어진 반도체로서, 금속과 같이 전류가 흐르지 않으며, 절연체만큼 전기저항이 크지 않은 중간 정도의 전기전도성을 갖는 고분자 반도체이다.
유기 반도체는 고분자의 특징인 배향성을 이용하여 전기전도성에 이방성을 임의로 쉽게 부여할 수 있는 장점을 가지고 있으며, 공정이 쉽고 기계적으로 유연하며, 제조 원가가 적어 근래에 크게 주목받고 있는 물질이다.
특히 유기 반도체는 플렉서블 디스플레이나 RFID(Radio Frequency Identification) 등의 응용에 유용하여 많이 연구되고 있다.
유기 반도체 중에서 P3HT(Poly(3-hexylthiophene)와 펜타신(pentacene)은 기존의 무정형 실리콘 소자와 전기특성이 유사하여 사용가치가 매우 높은 것으로 평 가받고 있다.
이중 P3HT는 종래의 소프트 리쏘그라피 공정을 통해 미세 패턴을 형성할 수 있다는 점이 이미 보고되고 있다
그러나 펜타신은 소프트 리쏘그라피 공정을 통해 미세 패턴 형성이 불가능하다.
또한, 펜타신은 일반적인 포토 리쏘그라피 공정을 이용하는 경우에도 미세 패턴 형성이 불가능하다.
즉, 일반적인 포토 리쏘그라피 공정은 패터닝할 물질 상에 포토 레지스트를 코팅하는 공정, 포토 레지스트를 노광하는 공정, 노광된 포토 레지스트를 현상하는 공정으로 크게 나뉜다. 여기서, 포토 레지스트의 현상 공정 후, 사용된 현상액을 제거하기 위해 열을 가하는 하드 베이킹 공정이 더 추가된다. 그런데, 상기한 패터닝할 물질이 펜타신인 경우, 펜타신은 포토 레지스트와 서로 반응하게 된다.
펜타신과 포토 레지스트가 서로 반응하게 되면, 이후 포토 레지스트를 스트립(strip)하는 공정에서 펜타신도 같이 스트립되어 패턴이 형성되지 않게 된다.
이와 같은 이유로 해서, 상기와 같은 펜타신을 이용하여 반도체 소자를 제조하기 위해 셰도우 마스크(shadow mask)가 사용된다.
그러나 셰도우 마스크를 이용하여 펜타신에 패턴을 형성하는 경우, 미세한 패턴 형성이 어려운 문제점이 있다.
예를 들어, 전계 효과 트랜지스터에서 펜타신은 소스 전극 및 드레인 전극 사이에 채널을 형성하기 위해 사용될 수 있는데, 종래의 셰도우 마스크를 이용하는 경우 채널 폭을 작게 만들 수 없어 소자의 크기가 제한되는 문제점이 있다.
또한, 펜타신뿐만 아니라, 다른 유기 반도체를 이용하여 반도체 소자를 제조하는 경우에도 미세 패터닝이 어려운 문제점이 있다.
본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 유기 반도체층을 이용하는 경우에도 미세한 패턴을 형성할 수 있는 전계 효과 트랜지스터 소자 및 이의 제조 방법을 제안하고자 한다.
본 발명의 다른 목적은 유기 반도체층의 안정성을 높일 수 있는 전계 효과 트랜지스터 소자 및 이의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 전계 효과 트랜지스터 소자를 제조하는 방법에 있어서, (a) 기판 상에 유기 반도체층, 소스 전극 및 드레인 전극을 증착하는 단계; (b) 상기 유기 반도체, 소스 전극 및 드레인 전극 상부에 패시베이션층을 증착하는 단계; (c) 리쏘그라피(lithography) 공정을 통해 상기 패시베이션층 상부에 채널 영역 형성을 위한 미세 패턴을 전사하는 단계; 및 (d) 상기 미세 패턴에 따라 상기 패시베이션층 및 유기 반도체층을 식각하는 단계를 포함하는 전계 효과 트랜지스터 소자 제조 방법이 제공된다.
바람직하게, 상기 유기 반도체층은 펜타신일 수 있다.
또한, 상기 패시베이션층은 Al2O3일 수 있으며, 상기 Al2O3 는 원자층박막증착법(Atomic Layer Deposition: ALD)으로 증착된다.
상기 리쏘그라피 공정은 상기 패시베이션층 상부에 포토 레지스트를 코팅하 는 단계; 상기 포토 레지스트를 노광하는 단계; 상기 노광된 포토 레지스트를 현상하는 단계를 포함할 수 있다.
여기서, 상기 식각 단계는 상기 현상 후 잔존하는 포토 레지스트를 보호막으로 하여 패시베이션층을 습식 식각하는 단계; 및 상기 습식 식각 후 잔존하는 패시베이션층을 보호막으로 하여 상기 유기 반도체층을 건식 식각하는 단계를 포함할 수 있다.
한편, 상기 리쏘그라피 공정은 상기 패시베이션층 상부에 전자빔 레지스트를 코팅하는 단계; 상기 전자빔 레지스트를 노광하는 단계; 상기 노광된 전자빔 레지스트를 현상하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전계 효과 트랜지스터 소자에 있어서, 기판; 상기 기판 상에 증착되는 유기 반도체층; 상기 유기 반도체층의 양 측면에 증착되는 전극층; 및 상기 유기 반도체층 및 전극층 상부에 증착된 패시베이션층을 포함하되, 상기 유기 반도체층은 상기 패시베이션층 상부에 형성된 패턴에 따라 식각되어 채널로 기능하는 전계 효과 트랜지스터 소자가 제공된다.
여기서, 상기 패시베이션층은 Al2O3인 것이 바람직하며, 상기 유기 반도체층은 펜타신인 것이 바람직하다.
본 발명에 따르면, 유기 반도체층 상부에 알루미나로 구성된 패시베이션층을 증착한 후에 패턴을 형성하기 때문에 미세한 패턴 형성이 가능한 장점이 있다.
또한, 본 발명에 따르면 유기 반도체층 상부에 증착된 패시베이션층으로 인해 유기 반도체층의 안정성을 높일 수 있는 장점이 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징 들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
본 발명은 유기 반도체층을 포함하는 전계 효과 트랜지스터 소자의 제조 방법에 관한 것으로서, 하기에서는 유기 반도체층이 펜타신인 것을 중심으로 펜타신 전계 효과 트랜지스터 소자(이하, ‘펜타신 FET 소자’라 함)의 제조 공정을 주로 설명할 것이다.
그러나, 펜타신 외에 종래에 미세 패터닝이 어려웠던 다른 유기 반도체에도 적용될 수 있다는 점을 당업자는 이해하여야 할 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 전계 효과 트랜지스터 소자 제조 공정의 순서도이고, 도 2는 본 발명에 따른 탑 컨택 전극 구조를 갖는 전계 효 과 트랜지스터 소자 제조 공정의 모식도이다.
또한, 도 3은 도 2a 내지 2d를 A-A'를 따라 절단한 단면도이고, 도 4는 도 2e 내지 2g를 B-B'를 따라 절단한 단면도이다.
우선, 도 2a 및 도 3a에 도시된 바와 같이, 실리카(SiO2) 기판(200) 상에 펜타신(202)을 증착한다(단계 100).
단계 100은 기판 온도 60℃에서 3 × 10-7Torr이하의 조건에서 열증착(Thermal evaporation)으로 수행될 수 있다. 이때, 열증착 속도는 0.3Å/sec이다.
다음으로 도 2b 및 3b에 도시된 바와 같이, 펜타신(202)의 양측면에 소스 전극(204) 및 드레인 전극(206)을 포함하는 전극층을 증착한다(단계 102).
단계 102는 전자빔 증착 공정(E-beam evaporation)을 통해 수행될 수 있다.
이후, 도 2c 및 도 3c에 도시된 바와 같이, 펜타신(202) 및 전극층(204,206) 상부에 패시베이션층(108)을 증착한다(단계 104).
본 발명의 바람직한 일 실시예에 따르면, 패시베이션층(208)은 알루미나(Al2O3)로 구성되며, 원자층박막증착법(Atomic Layer Deposition: ALD)을 통해 증착된다.
채널 영역을 위한 패턴을 형성하기 위한 리쏘그라피(lithography)공정이 수행된다.
리쏘그라피 공정은 포토 리쏘그라피(lithography) 또는 전자빔 리쏘그라피 공정을 포함할 수 있으며, 도 1 내지 도 4는 포토 레지스트가 사용되는 포토 리쏘그래피 공정을 도시한 것이다.
전자빔 리쏘그라피 공정은 도 5에서 설명될 것이다.
도 2d 및 도 3d와 같이 패시베이션층(208) 상부에 포토 레지스트(210)를 코팅한다(단계 106).
UV 등을 통해 포토 레지스트(210)를 노광한 후, 도 2e 및 도 4a에 도시된 바와 같이, 노광된 포토 레지스트(210)를 현상한다(단계 108).
단계 108을 통해 원하는 패시베이션층(208) 상부에 원하는 채널 영역을 위한 패턴이 전사된다. 즉, 패시베이션층(208) 상부에 채널 영역 형성을 위한 포토 레지스트(210)만이 잔존하게 된다.
이후, 도 2f 및 도 4b에 도시된 바와 같이, 습식 식각(Wet etching)을 수행한다(단계 110).
단계 110에서, HF용액을 사용하는 에칭하는 버퍼 산화 에칭(Buffered Oxide Etching: BOE)이 수행될 수 있으며, 잔존 포토 레지스트(210)의 하부에 배치된 패시베이션층(208)을 제외한 나머지가 제거된다.
즉, 현상 후 잔존하는 포토 레지스트(210)를 보호막으로 하여 패시베이션층(208)의 습식 식각이 수행되며, 이에 따라 패시베이션층(208)은 펜타신(202)의 채널 영역에 상응하는 부분을 제외한 나머지 부분이 제거된다.
이후, 도 2g 및 도 4c에 도시된 바와 같이, 상기한 잔존 패시베이션층(208)을 보호막으로 하여 페시베이션층(208)의 하부에 배치된 펜타신(202)을 건식 식 각(Dry Etching)한다(단계 112).
단계 112에서, 반응성 이온 에칭(Reactive Ion Etching: RIE) 방식이 적용될 수 있다.
단계 112 이후 잔존하는 펜타신(202)이 소스 전극(204) 및 드레인 전극(206) 사이에서 채널로서 기능하게 된다.
본 발명에 따르면, 펜타신 상부에 알루미나 패시베이션층을 증착한 후에 패턴을 형성하기 때문에, 펜타신을 포함하는 경우에도 미세 패턴이 형성이 가능해지며, 나아가 펜타신의 안정성을 높일 수 있다.
이는 펜타신이 다른 유기 반도체로 대체되는 경우에도 동일하게 적용될 수 있다.
상기한 도 1 내지 도 4는 펜타신이 상기한 소스 전극 및 드레인 전극 상부에 배치되는 탑 컨택 전극 구조(top-contact electrodes)를 갖는 펜타신 FET 소자를 설명한 것이다.
반면, 도 5에 도시된 바와 같이, 본 발명에 따른 펜타신 FET 소자는 바텀 컨택 전극(bottom-contact electrodes) 구조를 갖도록 제조할 수 있다.
도 5a를 참조하면, 우선 기판(200) 상에 소스 전극(204) 및 드레인 전극(206)을 증착하고, 이후 도 5b에 도시된 바와 같이, 열증착 방식으로 펜타신(202)이 증착한다.
다음으로 도 5c에 도시된 바와 같이, 펜타신(202), 소스 전극(204) 및 드레인 전극(206) 상부에 패시베이션층(208)을 증착한다.
바텀 컨택 전극 구조에 있어, 전자빔 리쏘그라피 공정이 적용되는 것이 바람직하며, 이에 따라 도 5d에 도시된 바와 같이, 전자빔 레지스트(211)를 코팅한다.
이후의 공정은 도 2 내지 도 4에서 설명한 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
도 6은 본 발명에 따른 공정을 통해 제작된 반도체 소자의 광학 현미경 이미지이다.
도 6은 소스 전극 및 드레인 전극이 펜타신 상부에 배치되는 탑 컨택전극(top-contact electrode) 구조를 갖는 펜타신 FET 소자의 광학 현미경 이미지를 나타낸 것이다.
도 6a는 소스 전극 및 드레인 전극 사이의 간격이 100㎛이고, 채널의 폭이 15㎛인 소자를 도시한 것이고, 도 6b는 소스 전극 및 드레인 전극 사이의 간격이 50㎛이고, 채널 폭이 8㎛인 소자를 도시한 것이다.
한편, 도 7은 미세 패터닝된 펜타신 FET 소자의 전기 특성을 도시한 그래프이다.
도 7을 참조하면, 펜타신은 p형 유기 반도체로서 도 7을 통해 본 발명에 따른 펜타신 소자가 p형 반도체의 FET 소자의 특성을 가진다는 점을 확인할 수 있다.
도 8은 본 발명에 따른 공정을 통해 제작된 반도체 소자의 광학 현미경 이미지이다.
도 8은 소스 전극 및 드레인 전극이 펜타신 하부에 배치되는 바텀 컨택 전 극(bottom-contact electrode) 구조를 갖는 펜타신 FET 소자의 광학 현미경 이미지를 나타낸 것이다.
도 8에 도시된 바와 같이, 바텀 컨택 전극 구조에서 전자빔 리쏘그라피 공정을 이용하여 포토 리쏘그라피 공정에 비해 펜타신에 미세 패턴을 형성할 수 있다는 점을 확인할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 전계 효과 트랜지스터 소자 제조 공정의 순서도.
도 2는 본 발명에 따른 탑 컨택 전극 구조를 갖는 전계 효과 트랜지스터 소자 제조 공정의 모식도.
도 3은 도 2a 내지 2d를 A-A'를 따라 절단한 단면도.
도 4는 도 2e 내지 2g를 B-B'를 따라 절단한 단면도.
도 5는 본 발명에 따른 바텀 컨택 전극 구조를 갖는 전계 효과 트랜지스터 소자 제조 공정의 모식도.
도 6은 본 발명에 따른 공정을 통해 제작된 반도체 소자의 광학 현미경 이미지.
도 7은 미세 패터닝된 펜타신 FET 소자의 전기 특성을 도시한 그래프
도 8은 본 발명에 따른 공정을 통해 제작된 반도체 소자의 광학 현미경 이미지.

Claims (10)

  1. 전계 효과 트랜지스터 소자를 제조하는 방법에 있어서,
    (a) 기판 상에 유기 반도체층, 소스 전극 및 드레인 전극을 증착하는 단계;
    (b) 상기 유기 반도체, 소스 전극 및 드레인 전극 상부에 패시베이션층을 증착하는 단계;
    (c) 리쏘그라피(lithography) 공정을 통해 상기 패시베이션층 상부에 채널 영역 형성을 위한 미세 패턴을 전사하는 단계; 및
    (d) 상기 미세 패턴에 따라 상기 패시베이션층 및 유기 반도체층을 식각하는 단계를 포함하는 전계 효과 트랜지스터 소자 제조 방법.
  2. 제1항에 있어서,
    상기 유기 반도체층은 펜타신인 전계 효과 트랜지스터 소자 제조 방법.
  3. 제1항에 있어서,
    상기 패시베이션층은 Al2O3인 전계 효과 트랜지스터 소자 제조 방법.
  4. 제3항에 있어서,
    상기 Al2O3 는 원자층박막증착법(Atomic Layer Deposition: ALD)으로 증착되 는 전계 효과 트랜지스터 소자 제조 방법.
  5. 제1항에 있어서,
    상기 (c) 단계는,
    상기 패시베이션층 상부에 포토 레지스트를 코팅하는 단계;
    상기 포토 레지스트를 노광하는 단계;
    상기 노광된 포토 레지스트를 현상하는 단계를 포함하는 전계 효과 트랜지스터 소자 제조 방법.
  6. 제5항에 있어서,
    상기 (d) 단계는,
    상기 현상 후 잔존하는 포토 레지스트를 보호막으로 하여 패시베이션층을 습식 식각하는 단계; 및
    상기 습식 식각 후 잔존하는 패시베이션층을 보호막으로 하여 상기 유기 반도체층을 건식 식각하는 단계를 포함하는 전계 효과 트랜지스터 소자 제조 방법.
  7. 제1항에 있어서,
    상기 (c) 단계는,
    상기 패시베이션층 상부에 전자빔 레지스트를 코팅하는 단계;
    상기 전자빔 레지스트를 노광하는 단계;
    상기 노광된 전자빔 레지스트를 현상하는 단계를 포함하는 전계 효과 트랜지스터 소자 제조 방법.
  8. 전계 효과 트랜지스터 소자에 있어서,
    기판;
    상기 기판 상에 증착되는 유기 반도체층;
    상기 유기 반도체층의 양 측면에 증착되는 전극층; 및
    상기 유기 반도체층 및 전극층 상부에 증착된 패시베이션층을 포함하되,
    상기 유기 반도체층은 상기 패시베이션층 상부에 형성된 패턴에 따라 식각되어 채널로 기능하는 전계 효과 트랜지스터 소자.
  9. 제8항에 있어서,
    상기 패시베이션층은 Al2O3인 전계 효과 트랜지스터 소자.
  10. 제8항에 있어서,
    상기 유기 반도체층은 펜타신인 전계 효과 트랜지스터 소자.
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