CN105321846B - 基板处理装置及基板处理方法 - Google Patents

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Abstract

本发明系关于基板处理装置及基板处理方法。本发明之一个实施例的基板处理方法包括:提供在多晶硅之上部交替层迭有层间绝缘层与牺牲层、在该等层间绝缘层与该等牺牲层中形成有孔的基板的步骤;向该基板供应激发为电浆状态的第一制程气体以在该孔之侧面及底部以及该基板之顶部形成保护层的步骤;向该基板供应激发为电浆状态的第二制程气体以移除该孔之侧面形成的该保护层的步骤;向该基板供应激发为电浆状态的第三制程气体以移除暴露于该孔之侧面的该牺牲层的步骤;以及,向该基板供应激发为电浆状态的第四制程气体以自该基板之顶部及该孔之底部移除该保护层的步骤。

Description

基板处理装置及基板处理方法
技术领域
本发明系关于基板处理装置及基板处理方法。
背景技术
电子制品之体积逐渐变小,因而要求高容量的数据处理。因此,需要提高此种电子制品中所使用的半导体记忆装置之整合度。作为用于提高半导体记忆装置之整合度的方法之一,提出具有竖直晶体管结构之记忆装置来替代原有平面晶体管结构。
此种层迭内存涉及:使层间绝缘层及牺牲层于多晶硅上交替层迭之制程、在层间绝缘层与牺牲层中形成孔之制程、经由孔来移除牺牲层之制程。其中,移除牺牲层之制程系以湿式蚀刻方法执行,因而效率低,成本高。
发明内容
[欲解决之课题]
本发明旨在提供一种利用电浆处理基板之基板处理装置及基板处理方法。
另外,本发明旨在提供一种能够以干式制程自提供用于层迭记忆装置制造之基板中移除牺牲层的基板处理装置及基板处理方法。
[解决课题之技术方案]
根据本发明之一个态样,能够提供一种基板处理方法,包括:提供在多晶硅之上部交替层迭有层间绝缘层与牺牲层、在该等层间绝缘层与该等牺牲层中形成有孔的基板的步骤;向该基板供应激发为电浆状态的第一制程气体以在该孔之侧面及底部以及该基板之顶部形成保护层的步骤;向该基板供应激发为电浆状态的第二制程气体以移除在该孔之侧面形成的该保护层的步骤;向该基板供应激发为电浆状态的第三制程气体以移除暴露于该孔之侧面的该牺牲层的步骤;以及,向该基板供应激发为电浆状态的第四制程气体以自该基板之顶部及该孔之底部移除该保护层的步骤。
另外,该等层间绝缘层可为氧化物,该等牺牲层可为氮化物。
另外,该第一制程气体可以氧气提供,该保护层可为二氧化硅层。
另外,该第二制程气体可以氢气提供,该保护层可与该第二制程气体反应而分解为硅烷。
另外,该第三制程气体可包括三氟化氮气体及氧气。
另外,该第三制程气体亦可包括氮气。
另外,该第四制程气体可为氢气。
另外,该第四制程气体可为氮气、氢气及三氟化氮气体混合之状态。
另外,亦可包括供应该第四制程气体并使得其与该保护层反应后,将该基板加热至设置温度的步骤。
另外,该基板可提供用于层迭记忆装置之制造。
根据本发明之另一态样,可提供一种基板处理装置,包括:腔室;基座,其位于该腔室内部;制程气体供应部,其向该腔室之上部依次供应第一制程气体、第二制程气体、第三制程气体及第四制程气体;以及电浆激发部,其将该第一制程气体至第四制程气体激发成电浆状态。
另外,该第一制程气体可以氧气提供。
另外,该第二制程气体可以氢气提供。
另外,该第三制程气体可包含三氟化氮气体及氧气。
另外,该第三制程气体亦可包含氮气。
另外,该第四制程气体可为氢气。
另外,该第四制程气体可为氮气、氢气及三氟化氮气体混合之状态。
[发明效果]
根据本发明之一个实施例,可提供一种利用电浆高效地处理基板的基板处理装置及基板处理方法。
另外,根据本发明之一个实施例,提供一种能够以干式制程自提供用于层迭记忆装置制造之基板移除牺牲层的基板处理装置及基板处理方法。
附图说明
图1为展示本发明之实施例的基板处理装置之平面图。
图2为展示能够提供至图1之制程模块的电浆模块之图。
图3为展示将在制程模块中处理的基板之图。
图4至图7为展示藉助于本发明之一个实施例的基板处理装置自基板移除牺牲层的过程图。
图8为展示根据另一实施例来移除保护层的过程图。
具体实施方式
以下参照附图,更详细地描述本发明之实施例。本发明之实施例可以变更为多种形态,本发明之范围不得解释为限定于以下实施例。该等实施例系提供用于向熟习此项技术者更完全地阐释本发明。因此,附图中之要素的形状出于突出更明确描绘的目的而进行夸示。
图1为展示本发明之实施例的基板处理装置之平面图。
如图1所示,基板处理装置(1)具有设备前端模块(equipment front end module,EFEM)(20)及制程处理部(30)。设备前端模块(20)与制程处理部(30)向一个方向配置。以下将设备前端模块(20)与制程处理部(30)布置之方向称为第一方向(X),将自上部观察时垂直于第一方向(X)之方向称为第二方向(Y)。
设备前端模块(20)具有加载埠(load port,10)及移送框架(21)。加载埠(10)沿第一方向(11)配置于设备前端模块(20)之前方。加载埠(10)具有多个支撑部(6)。各个支撑部(6)沿第二方向(Y)配置成一列,该等支撑部置放有承载装置(4)(例如,小盒、FOUP等),该等承载装置收纳将提供至制程之基板(W)及制程处理完成之基板(W)。承载装置(4)中收纳有将提供至制程之基板(W)及制程处理完成之基板(W)。移送框架(21)配置于加载端口(10)与制程处理室(30)之间。移送框架(21)于其内部配置有包含向加载埠(10)与制程处理部(30)之间移送基板(W)之第一移送机器人(25)。第一移送机器人(25)沿着向第二方向(Y)配备的移送轨道(27)移动,向承载装置(4)与制程处理室(30)之间移送基板(W)。
制程处理室(30)包括加载互锁腔室(40)、传送腔室(50)以及制程模块(60)。
加载互锁腔室(40)邻接移送框架(21)配置。作为一个示例,加载互锁腔室(40)可配置于传送腔室(50)与设备前端模块(20)之间。加载互锁腔室(40)提供将提供至制程之基板(W)于移送至制程模块(60)之前,或完成制程处理之基板(W)于移送至设备前端模块(20)之前备用的空间。
传送腔室(50)邻接加载互锁腔室(40)配置。传送腔室(50)自上部观察时具有多边形主体。如图1所示,传送腔室(50)自上部观察时具有五边形主体。在主体外侧,加载互锁腔室(40)与多个制程模块(60)沿着主体四周配置。在主体之各侧壁上形成有供基板(W)出入之信道(未图标),该等信道连接传送腔室(50)与加载互锁腔室(40)或制程模块(60)。在各信道中,提供对信道进行开闭而使内部密闭的门(未图示)。在传送腔室(50)之内部空间,配置有向加载互锁腔室(40)与制程模块(60)之间移送基板(W)之第二移送机器人(53)。第二移送机器人(53)将在加载互锁腔室(40)备用的未处理基板(W)移送至制程模块(60),或将完成制程处理之基板(W)移送至加载互锁腔室(40)。而且,为向多个制程模块(60)依次提供基板(W),向制程模块(60)之间移送基板(W)。如图1所示,当传送腔室(50)具有五边形主体时,在与设备前端模块(20)邻接之侧壁处,分别配置有加载互锁腔室(40),在其余侧壁连续配置有制程模块(60)。传送腔室(50)不仅为上述形状,亦可根据要求的制程模块而以多种形态提供。
制程模块(60)沿着传送腔室(50)四周配置。制程模块(60)可提供多个。在各个制程模块(60)内进行对基板(W)之制程处理。制程模块(60)自第二移送机器人(53)接收基板(W)移送以便进行制程处理,再将完成制程处理之基板(W)提供至第二移送机器人(53)。在各个制程模块(60)中进行的制程处理可互不相同。制程模块(60)执行之制程可为利用基板(W)生产半导体组件或显示面板之制程中的一种制程。制程模块(60)中的一个以上包括利用电浆处理基板(W)之电浆模块(200a)(图2的200a)。
图2为展示能够提供至图1之制程模块的电浆模块之图。
如图2所示,电浆模块(200a)包括腔室(2100)、基座(2200)、喷头(2300)及电浆激发部(2400)。
腔室(2100)提供执行制程处理之空间。腔室(2100)具有主体(2110)及密闭盖(2120)。主体(2110)之顶部敞开,其内部形成有空间。在主体(2110)之侧壁上,形成有供基板(W)出入的开口(未图示),该开口可藉助于诸如狭缝门(slit door)(未图示)之开闭构件来开闭。在腔室(2100)内执行对位于基板(W)的处理期间,开闭构件封闭开口,当基板(W)搬入腔室(2100)内部与搬出腔室(2100)外部时,使开口敞开。在开口敞开之状态下,机器人(500b)之手部出入于腔室(2100)内部。
在主体(2110)之下部壁上形成有排气孔(2111)。排气孔(2111)与排气管线(2112)连接。经由排气管线(2112)调节制程腔室(2100)之内部压力,以便将制程中产生的反应副产物排出制程腔室(2100)外部。
密闭盖(2120)与主体(2110)之上部壁结合,覆盖主体(2110)之敞开顶部,从而密闭主体(2110)内部。密闭盖(2120)之上端与电浆激发部(2400)连接。在密闭盖(2120)中形成有扩散空间(2121)。扩散空间(2121)愈靠近喷头(2300),宽度逐渐加宽。例如,扩散空间(2121)可具有倒漏斗形状。
基座(2200)位于腔室(2100)内部。基板(W)置放于基座(2200)之顶部。在基座(2200)内部,可形成有供冷却流体循环之冷却流路(未图示)。冷却流体沿着冷却流路循环来冷却基座(2200)与基板(W)。在基座(2200)中,为调节藉助于电浆的基板(W)处理程度,可自偏压电源(2210)接入电力。偏压电源(2210)接入的电力可为射频(radio frequency,RF)电源。基座(2200)藉助于偏压电源(2210)供应的电力而形成护罩(sheath),在该区域中形成高密度电浆,从而能够使制程能力提高。
在基座(2200)内部,可提供加热构件(2220)。根据一个示例,加热构件(222)可以热管线提供。加热构件(222)将基板(W)加热至预先设置的温度。
喷头(2300)结合于主体(2110)之上部壁。喷头(2300)可为圆板状,与基座(2200)之顶部平行配置。喷头(2300)可以表面经过氧化处理的铝材料提供。在喷头(2300)中形成有分配孔(2310)。为获得均匀自由基(radical)供应,分配孔(2310)可在同心圆柱上以既定间隔形成。在扩散空间(2121)扩散的电浆流入分配孔(2310)。此时,诸如电子或离子等的带电粒子由喷头(2300)挡住,诸如氧自由基等不带电的中性粒子穿过分配孔(2310),向基板(W)供应。另外,喷头接地,可形成供电子或离子移动的通道。
电浆激发部(2400)产生向腔室(2100)供应之电浆。电浆激发部(2400)可在腔室(2100)上部提供。电浆激发部(2400)包括振荡器(2410)、导波管(2420)、介电质管(2430)及制程气体供应部(2440)。
振荡器(2410)产生电磁波。导波管(2420)连接振荡器(2410)与介电质管(2430),提供用于使振荡器(2410)产生的电磁波传递至介电质管(2430)内部之通道。制程气体供应部(2440)向腔室(2100)之上部供应制程气体。制程气体可根据制程进行之过程来供应第一制程气体至第四制程气体。制程气体可包括氧气及氮气。另外,制程气体可包括氟系气体。向介电质管(2430)内部供应之制程气体由电磁波激发成电浆状态。电浆经过介电质管(2430)流入扩散空间(2121)。
上述电浆激发部系以利用电磁波之情形为例,但作为又一实施例,电浆激发部亦可以电感耦合电浆激发部、电容耦合电浆激发部提供。
图3为展示将在制程模块中处理的基板之图。
如图3所示,在基板(W)上形成有多个层。首先,在多晶硅(3100)之上部注入杂质,以形成杂质区域(3110)。接着,在杂质区域(3110)上,交替层迭层间绝缘层(3210)及牺牲层(3220)。其中,牺牲层(3220)相对于层间绝缘层(3210)可具有蚀刻选择性。例如,层间绝缘层(3210)可为氧化物,牺牲层(3220)可为氮化物。具有层间绝缘层(3210)及牺牲层(3220)如此交替层迭结构之基板(W)系用于层迭记忆装置之制造。
另外,在层间绝缘层(3210)及牺牲层(3220)中形成有孔(H)。孔(H)可利用光刻及蚀刻技术形成。
为层迭记忆装置之制造,位于层间绝缘层(3210)之间的牺牲层(3220)应移除。之后,在孔(H)与移除牺牲层(3220)的空间,形成储存介质及导电层。
图4至图7为展示藉助于本发明之一个实施例的基板处理装置自基板移除牺牲层的过程图。
牺牲层(3220)可藉由干式蚀刻方法移除。
如图4所示,在基板顶部及孔中形成有保护层(3300)。保护层(3300)可由二氧化硅层形成。为形成保护层(3300),制程气体供应部(2440)向腔室(2100)内部供应第一制程气体。第一制程气体可以氧气提供。第一制程气体在激发为电浆状态后向基板(W)之上部供应。第一制程气体作用于最上端的层间绝缘层(3210),在最上端的层间绝缘层(3210)顶部形成二氧化硅(silicon dioxide)层。另外,第一制程气体经由孔(H)供应,在构成孔(H)之侧壁的层间绝缘层(3210)及牺牲层(3220)上形成二氧化硅层。另外,在孔(H)之底部亦藉助于第一制程气体形成二氧化硅层。
保护层(3300)之厚度按区域不同而形成。具体而言,当在下部形成有空间时,第一制程气体可向下部移动。亦即,第一制程气体经由孔(H)供应后,在向下部流动的同时,与构成孔(H)之侧壁的层间绝缘层(3210)及牺牲层(3220)反应。相反,第一制程气体在与最上端的层间绝缘层(3210)及孔(H)之底部反应时,为静止状态或慢速流动状态。形成二氧化硅层之反应受到与第一制程气体的接触时间或第一制程气体移动与否的极大影响。因此,在基板(W)之顶部及孔(H)之底部形成的二氧化硅层比在孔(H)之侧壁形成的二氧化硅层形成得厚。
如图5所示,将在孔之侧壁上形成的保护层(3300)移除。
保护层(3300)形成后,制程气体供应部(2440)向腔室(2100)内部供应第二制程气体。第二制程气体可以氢气提供。第二制程气体向基板(W)之上部供应,与二氧化硅层按下式1至式3所示依次反应。
【式1】
SiO2+H2→SiO+OH
【式2】
SiO+H2→Si+OH
【式3】
Si+xH→SiHX
而且,作为最终反应物的硅烷可以气态自腔室(2100)排出至外部。此时,藉助于第二制程气体之制程时间进行调节,使得在孔(H)之侧壁上形成的二氧化硅层受全部蚀刻,同时在基板(W)之顶部及孔(H)之底部形成的二氧化硅层余留一部分。
如图6所示,对牺牲层选择性地进行干式蚀刻。
在孔之侧壁上形成的保护层(3300)移除后,制程气体供应部(2440)向腔室(2100)内部供应第三制程气体。第三制程气体包括三氟化氮气体及氧气。牺牲层(3220)相对于层间绝缘层(3210)具有蚀刻选择性,因而第三制程气体受激发为电浆状态后,与牺牲层(3220)按下式4所示选择性地反应。
【式4】
SiN4+2F+NF2+O2→SiF4+2NO+2N2
第三制程气体蚀刻牺牲层(3220)所产生的物质可以气态排出腔室(2100)外。
多晶硅(3100)及杂质区域(3110)相对于第三制程气体,与牺牲层(3220)不具有蚀刻选择性。因此,在孔(H)之底部形成的保护层(3300)切断位于其下侧的多晶硅(3100)及杂质区域(3110)与第三制程气体的接触。
另外,第三制程气体亦可包括氮气。氮气能够在上述反应过程中调节蚀刻选择性。
如图7所示,牺牲层之选择性蚀刻后,将保护层移除。
制程气体供应部(2440)向腔室(2100)内部供应第四制程气体。第四制程气体可以氢气提供。第四制程气体供应至基板(W)之上部,与基板(W)上残留的保护层(3300)按上述式1至式3所示依次反应。在基板(W)之顶部及孔(H)之底部中,若二氧化硅层获蚀刻,则完成位于层间绝缘层(3210)之间的牺牲层(3220)之移除制程。
图8为展示根据另一实施例来移除保护层的过程图。
如图8所示,保护层经由向副产物层(3400)之变化过程而移除。制程气体供应部(2440)可将氮气、氢气及三氟化氮气体作为第四制程气体供应至腔室(2100)。该第四制程气体与基板(W)之顶部及孔(H)之底部的二氧化硅层反应,转化成六氟硅酸铵(Ammoniumhexafluorosilicate)与水。六氟硅酸铵在基板之顶部及孔之底部形成副物产层(3400)。副物产层(3400)可藉由将基板(W)加热处理至设置温度以上而移除。此时,基板(W)之加热温度可为100度以上。基板(W)藉助于在基座(2200)中提供的加热构件(2220)来加热,六氟硅酸铵(Ammonium hexafluorosilicate)将获移除。作为又一示例,基板(W)可在自电浆模块(200a)搬出后,在其他腔室中进行加热处理。
以上的详细说明系对本发明的示例。另外,前述内容列举并说明本发明之较佳实施形态,本发明可在多种其他组合、变更及环境下使用。亦即,能够在与本说明中揭示的发明之概念范围、所叙述的揭示内容等效的范围及/或所属行业之技术或知识的范围内进行变更或修改。所叙述之实施例说明用于体现本发明技术思想之最佳状态,但亦可进行本发明之具体应用领域及用途所要求的多种变更。因此,以上发明的详细说明并非意在将本发明限定于所揭示的实施状态。另外,附加申请专利范围应解释为亦涵盖其他实施状态。
【符号说明】
10 加载埠
20 设备前端模块
21 移送框架
25 第一移送机器人
27 移送轨道
40 加载互锁腔室
50 传送腔室
60 制程模块
200a 电浆模块
2100 腔室
2110 主体
2111 排气孔
2112 排气管线
2120 密闭盖
2121 扩散空间
2200 基座
2210 偏压电源
2220 加热构件
2300 喷头
2310 分配孔
2400 电浆激发部
2410 振荡器
2420 导波管
2430 介电质管
2440 制程气体供应部
3100 多晶硅
3110 杂质区域
3210 层间绝缘层
3220 牺牲层

Claims (17)

1.一种基板处理方法,包括以下步骤:
提供在一多晶硅之上部交替层迭有层间绝缘层与牺牲层、在该等层间绝缘层与该等牺牲层中形成有一孔的一基板的步骤;
向该基板供应激发为电浆状态的一第一制程气体以在该孔之侧面及底部以及该基板之顶部形成一保护层的步骤;
向该基板供应激发为电浆状态的一第二制程气体以移除在该孔之侧面形成的该保护层的步骤;
向该基板供应激发为电浆状态的一第三制程气体以移除暴露于该孔之侧面的该牺牲层的步骤;以及
向该基板供应激发为电浆状态的一第四制程气体以自该基板之顶部及该孔之底部移除该保护层的步骤。
2.如权利要求1所述的基板处理方法,其中,该等层间绝缘层为氧化物,该等牺牲层为氮化物。
3.如权利要求2所述的基板处理方法,其中,该第一制程气体以氧气提供,该保护层为二氧化硅层。
4.如权利要求2所述的基板处理方法,其中,该第二制程气体以氢气提供,该保护层与该第二制程气体反应而分解为硅烷。
5.如权利要求2所述的基板处理方法,其中,该第三制程气体包含三氟化氮气体及氧气。
6.如权利要求5所述的基板处理方法,其中,该第三制程气体亦包含氮气。
7.如权利要求2所述的基板处理方法,其中,该第四制程气体为氢气。
8.如权利要求2所述的基板处理方法,其中,该第四制程气体为氮气、氢气及三氟化氮气体混合之状态。
9.如权利要求8所述的基板处理方法,其中,进一步包括:
供应该第四制程气体并使得其与该保护层反应后,将该基板加热至一设置温度的步骤。
10.如权利要求1所述的基板处理方法,其中,该基板提供用于层迭记忆
装置之制造。
11.一种基板处理装置,包括:
一腔室;
一基座,其位于该腔室内部且提供在一多晶硅之上部交替层迭有层间绝缘层与牺牲层、在该等层间绝缘层与该等牺牲层中形成有一孔的基板;
一制程气体供应部,其向该腔室之上部依次供应一第一制程气体以在该孔之侧面及底部以及该基板之顶部形成一保护层、一第二制程气体以移除在该孔之侧面形成的该保护层、一第三制程气体以移除暴露于该孔之侧面的该牺牲层及一第四制程气体以自该基板之顶部及该孔之底部移除该保护层;以及
一电浆激发部,其将该第一制程气体至第四制程气体激发成电浆状态。
12.如权利要求11所述的基板处理装置,其中,该第一制程气体以氧气提供。
13.如权利要求11所述的基板处理装置,其中,该第二制程气体以氢气提供。
14.如权利要求11所述的基板处理装置,其中,该第三制程气体包含三氟
化氮气体及氧气。
15.如权利要求14所述的基板处理装置,其中,该第三制程气体亦包括氮气。
16.如权利要求11所述的基板处理装置,其中,该第四制程气体为氢气。
17.如权利要求11所述的基板处理装置,其中,该第四制程气体为氮气、氢气及三氟化氮气体混合之状态。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111115561B (zh) * 2019-12-05 2023-05-12 中国科学院微电子研究所 一种微纳通孔的制备方法及具有微纳通孔的结构
KR102540773B1 (ko) * 2021-01-19 2023-06-12 피에스케이 주식회사 패러데이 실드 및 기판 처리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413670A (en) * 1993-07-08 1995-05-09 Air Products And Chemicals, Inc. Method for plasma etching or cleaning with diluted NF3
CN101106177A (zh) * 2006-07-12 2008-01-16 三星电子株式会社 相变材料层及其形成方法、相变存储装置及其形成方法
CN101834188A (zh) * 2009-02-11 2010-09-15 三星电子株式会社 非易失性存储器件及其制造方法
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN103155139A (zh) * 2010-10-14 2013-06-12 株式会社Eugene科技 制造三维结构存储元件的方法及装置
CN103283005A (zh) * 2010-12-20 2013-09-04 应用材料公司 用于蚀刻基板的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793366B2 (ja) * 1984-10-08 1995-10-09 日本電信電話株式会社 半導体メモリおよびその製造方法
US6296780B1 (en) * 1997-12-08 2001-10-02 Applied Materials Inc. System and method for etching organic anti-reflective coating from a substrate
KR100558922B1 (ko) * 2004-12-16 2006-03-10 (주)퓨전에이드 박막 증착장치 및 방법
JP2010177652A (ja) * 2009-02-02 2010-08-12 Toshiba Corp 半導体装置の製造方法
KR102010928B1 (ko) * 2012-06-07 2019-10-21 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
TWI496249B (zh) * 2013-01-09 2015-08-11 Macronix Int Co Ltd 三維反及快閃記憶體

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413670A (en) * 1993-07-08 1995-05-09 Air Products And Chemicals, Inc. Method for plasma etching or cleaning with diluted NF3
CN101106177A (zh) * 2006-07-12 2008-01-16 三星电子株式会社 相变材料层及其形成方法、相变存储装置及其形成方法
CN101834188A (zh) * 2009-02-11 2010-09-15 三星电子株式会社 非易失性存储器件及其制造方法
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN103155139A (zh) * 2010-10-14 2013-06-12 株式会社Eugene科技 制造三维结构存储元件的方法及装置
CN103283005A (zh) * 2010-12-20 2013-09-04 应用材料公司 用于蚀刻基板的方法

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