CN105280566B - 基板 - Google Patents

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Abstract

在其上具有介电膜的基板，其中，该介电膜包括介电材料的至少四个堆叠的层；该堆叠的层包括经受压缩应力的压缩性层，以及经受拉伸应力的拉伸性层；并且存在至少两个间隔开的拉伸性层，该至少两个间隔开的拉伸性层中的每一个均与一个或多个压缩性层相邻。

Description

基板
技术领域
本发明涉及一种在其上具有介电膜的基板，在该基板上沉积介电膜的方法以及相关的装置。
背景技术
许多装置是通过在诸如硅晶片的基板上建立多个薄的介电层、半导电层以及金属层来制成。然而，这些层的沉积导致积聚应力。在每个阶段产生的净应力导致了在后续处理步骤中的限制。例如，产生的净应力可导致晶片的翘曲，而该翘曲由于处理问题最终可导致晶片损耗。再一问题是层的开裂，而层的开裂又导致产率降低和晶片损耗。晶片经受的净应力可为拉伸应力或压缩应力。
在半导体晶圆制造中的标准惯例是尽量最大限度地降低晶片的翘曲。另一标准惯例是尽量在不产生裂纹的情况下来沉积层。为了最大限度地降低晶片的扭曲，已知的是通过处理，诸如离子轰击或过程化学将沉积膜内的内应力减少到可接受的水平。可替代地，可对层进行选择以补偿在底层膜中的应力。例如，已知的是，将经受压缩应力的膜沉积在经受拉伸应力的膜的顶部。然而，这些现有技术有它们的局限性。用于控制膜内应力的典型方法是等离子体条件，其影响诸如沉积速率和RF偏压的净生长速率，选定的材料的内在特性，沉积温度和膜的厚度。然而，装置设计对这些参数中的许多都产生限制，并且这些限制的结果是需要新的方法来提供一些新的先进的装置。
在制造高功率、高电压电容器装置中遇到了其它问题。这类型的装置通常需要将聚酰亚胺集成到装置中。虽然聚酰亚胺带来了很多好处，但是也带来了与使用该材料相关的一些不良的限制。通常情况下，所沉积的聚酰亚胺膜的厚度被限制为小于10微米。这转而就限制了电压，并且因此限制了能够施加至该装置的电场。此外，聚酰亚胺具有相对低的热预算。聚酰亚胺的固化温度为280℃。因此，任何介电隔离层必须与该温度限制相兼容。实际上，这就意味着，与沉积隔离层相关的温度应当不超过280℃。通常，二氧化硅被用作隔离层。
这就需要能够在比目前能够实现的更高电压来操作未来的装置。特别希望的是，提供一种二氧化硅隔离层，该二氧化硅隔离层具20微米或以上的厚度，以能够满足利用聚酰亚胺的新装置的要求。然而，目前无法在温度280℃或更低的温度下沉积这种厚的均匀的二氧化硅层。这是因为膜中应力的产生会导致这些层开裂。
发明内容
在本发明的至少一些实施方式中，解决了上述问题和需求。具体地，在本发明的至少一些实施方式中，提供了厚的二氧化硅膜，该厚的二氧化硅膜可具有大于20微米的厚度。该膜在沉积后能够表现出优异的电泄漏和很少或没有裂纹。该膜在零应力，或在可用于补偿在装置中别处显示应力的所需应力下进行沉积。
根据本发明的第一方面，提供了一种在其上具有介电膜的基板，其中，该介电膜包括介电材料的至少四个堆叠的层；所述堆叠的层包括经受压缩应力的压缩性层，以及经受拉伸应力的拉伸性层；并且存在至少两个间隔开的拉伸性层，该至少两个间隔开的拉伸性层中的每一个均与一个或多个压缩性层相邻。
该介电膜可具有10微米或以上的厚度。优选地，该介电膜具有15微米或以上的厚度。更优选地，该介电膜具有20微米或以上的厚度。通过本发明提供的相对较厚的介电膜可被用作经受高压的装置中的隔离膜。
介电材料可为二氧化硅。然而，也可使用其它介电材料(例如其它硅氧化物)来代替。
所述介电膜可包括至少10层的介电材料。优选地，介电膜包括至少12层的介电材料。更优选地，介电膜包括至少15层的介电材料。进一步更优选地，该介电膜包括至少20层的介电材料。令人惊喜地是，已经发现，使用相对大数量的层可导致改进的抗开裂性。
该介电膜的每个介电层可具有在0.3微米至5微米范围内的厚度。优选地，该介电膜的每个介电层可具有在0.3微米至2.5微米范围内的厚度。
每个拉伸性层可具有在0.3微米至1.5微米范围内的厚度。
每个拉伸性层可具有在1.0微米或以下的厚度。
该基板可包括聚酰亚胺层。介电膜可被沉积在该聚酰亚胺层上。该聚酰亚胺层可被设置在半导体晶片(诸如硅晶片)上。
该基板可形成为包括至少一个半导体部件的装置的一部分或装置的前体。该基板可包括半导体晶片，诸如硅晶片。介电膜可直接沉积在半导体晶片上。可替代地，介电层可沉积在基板的附加元件，如介电层、半导电层或金属层上。在一些实施方式中，附加元件可为聚酰亚胺层或其它聚合物层。
介电膜可以包括至少三个拉伸性层。优选地，介电装置包括至少四个拉伸性层。更优选地，介电装置包括至少八个拉伸性层。已经发现，包括相对较多拉伸性层的介电膜，且所述介电膜包括相对较大数量的层，能够表现出优异的抗开裂性，尤其在当这些层相对较薄时。具有2.5微米或以下厚度的层可被认为是相对较薄的。
至少一些相邻的压缩性层和拉伸性层可通过介电材料的过渡区而间隔开。在一些实施方式中，所有相邻的压缩性层和拉伸性层通过介电材料的过渡区而间隔开。过渡区经受可变应力，该可变压力从经受拉伸应力的与拉伸性层相接触的过渡区的区域变化至经受压缩应力的与压缩性层相接触的过渡区的区域。在相邻的压缩性层和拉伸性层之间使用过渡区可导致抗开裂性的进一步改善。过渡区经受的平均应力可为零或接近零。
这些过渡区可具有在20nm至100nm范围内的厚度。优选地，这些过渡区具有在30nm至75nm范围内的厚度。最优选地，这些过渡区具有约50nm的厚度。
与基板直接接触的层以及所述膜的最上层可为压缩性层。至少一半的层可经受具有大于25MPa模量的应力。应该理解的是，这意味着该层可为经受大于+25MPa模量的应力的拉伸性层，或为经受大于25MPa压缩应力(即，比-25MPa更负的应力)的压缩性层。至少一半的层可经受具有大于90MPa模量的应力。至少一半的层可经受具有大于120MPa模量的应力。至少一半的层可经受具有约150MPa模量的应力。
在一些实施方式中，至少90％的层经受具有大于25MPa，优选大于90MPa，更优选大于120MPa，最优选约150MPa模量的应力。令人惊喜地，已经发现，由经受相对较高应力的层组成的介电膜具有改进的性质，诸如改进的抗开裂性。由于在这些实施方式中，在相邻的压缩性层和拉伸性层之间存在相对较高的应力差，所以效果是出人意料的。
该介电膜可具有零净应力。可替代地，该介电膜可经受用于至少部分补偿基板中弯曲的净应力。有利地是，本发明可提供一种介电膜，该介电膜根据所需应用而经受所需净应力。
该介电膜可经受具有小于100MPa模量的净应力。该介电膜可经受具有小于60MPa模量的净应力。
该介电膜可经受净压缩应力。可替代地，该介电膜可经受净拉伸应力。
根据本发明的第二方面，一种在基板上沉积介电膜的方法，该方法包括以下步骤：
在基板上沉积一层介电材料；以及
至少沉积另外的三层所述介电材料以提供介电膜，该介电膜包括所述介电材料的至少四个堆叠的层；
其中，所述堆叠的层包括经受压缩应力的压缩性层，以及经受拉伸应力的拉伸性层，并且这些层被沉积为使得存在有至少两个间隔开的拉伸性层，该至少两个间隔开的拉伸性层中的每一个均与一个或多个压缩性层相邻。
这些层可被沉积为使得介电膜具有10微米或以上的厚度。这些层可被沉积为使得介电膜具有15微米或以上的厚度。这些层可被沉积为使得介电膜具有20微米或以上的厚度。
所述介电材料可为二氧化硅。
可在腔室中沉积一个多层子单元。在沉积该多层子单元之后，可进行腔室回蚀步骤(chamber etch back step)。可沉积至少一个进一步的多层子单元。在沉积该进一步的多层子单元之后，可进行进一步的腔室回蚀步骤。
各多层子单元为具有下层、上层以及在上层和下层之间的至少一个层的堆叠。上层和下层可为压缩性层。在该方式中，所述子单元可包括被包封在压缩性层内的拉伸性层。这可以有助于确保使背靠背沉积经受基本上相同的应力。再一个好处是能够防止或降低膜的不匹配。尽管已经发现厚度在3微米到7微米范围内在实践中能够工作良好，但是所述多层子单元具有任何适当的厚度。
所述层可在低于280℃的沉积温度下沉积。这是由本发明所提供的显着优点。它使得在诸如聚酰亚胺的材料上待沉积的介电膜能够具有相对较低的热预算。
所述层可在单一腔室中沉积。由于在单一腔室中沉积这些层降低了制造过程的复杂性，所以这是非常有利的。
所述层可利用单一沉积过程来沉积。再次，由于降低了制造过程的复杂性，所以这是有利的。
在一些实施方式中，介电材料为二氧化硅，并且在PE-CVD过程中进行沉积这些层的步骤。PE-CVD过程可使用TEOS以及O2或含氧物质来作为前体。可利用多个RF频率来产生等离子体以进行PE-CVD。通常情况下，使用双RF频率。
有利地是，已经发现，通过相对简单地改变过程参数，能够在单一PE-CVD过程中来沉积压缩性层和拉伸性层。例如，可改变与多个RF频率相关的过程参数。通过改变PE-CVD过程参数还可提供的过渡区。
根据本发明的第三方面，提供了一种装置，该装置包括本发明第一方面的基板。该装置可包括至少一个半导体部件。该半导体部件可为半导体晶片。也可提供其它半导体部件，诸如其它半导体层。
该装置可包括一个或多个金属层。
该装置可为电容装置。或可替代地，该装置可为另一电气装置和/或能量储存装置。该装置可为高压装置。
尽管上文对本发明进行了描述，但是本发明扩展至在上文或下文，附图或权利要求中所述特征的任意创造性组合。例如，在涉及本发明的一个方面所述的任何特征应被认为同样在涉及本发明的另一个方面中进行了公开。
附图说明
参照所附附图，现将描述根据本发明的基板、膜和方法的实施方式，其中：
图1示出了在聚酰亚胺膜/硅晶片上的四层介电膜；
图2示出了在聚亚酰胺涂层上沉积介电膜之前(a)和沉积介电膜之后(b)的硅晶片的弯曲图形；
图3为(a)示出了六层介电膜以及示出膜的开裂的图像的示意图；(b)示出了12层介电膜以及示出膜的开裂的图像的示意图；以及(c)示出了20层介电膜的示意图；
图4示出了用于沉积介电膜的PE-CVD设备；以及
图5为一个二氧化硅层子单元的示意图。
具体实施方式
本发明提供一种由多个层构成的介电膜。在该膜中，至少一些相邻层被施加交变应力，即，压缩应力和拉伸应力。通过明智地选择在沉积介电膜中所使用的过程参数，能够避免对该介电膜沉积其上的基板或结构增加任何应力。可替代地，还能够改变基板或结构连同介电膜所经受的整体应力。通常情况下，上述做法是为了降低整体应力。
本发明可应用至能够沉积在广泛的基板上的广泛的介电膜中。在其上能够沉积介电膜基板可形成较大结构的一部分。再次，本发明可用于广泛的结构中。本发明的优点在于，能够沉积相对较厚的介电膜，即，具有20微米或更厚的膜。然而，技术人员将知晓的是，本发明可用于沉积厚度小于20微米的较薄的膜。然而，非常有利地是，利用本发明能够沉积厚度大于20微米的膜，该膜具有增强的抗开裂性。现将描述本发明的代表性但非限制性实施方式，其中，二氧化硅介电膜被沉积在聚酰亚胺涂覆的基板上。该聚酰亚胺涂覆的基板可形成结构的一部分，该结构包括底层硅晶片。
图1示出由22大体示出的10微米厚的二氧化硅膜，该二氧化硅膜由二氧化硅的四个单独沉积的层24、26、28、30所构成。膜22被沉积在硅晶片34上的聚酰亚胺涂层32上。该二氧化硅膜22的总厚度为10微米，并在各个层24、26、28、30的厚度分别为2.25微米、2.75微米、2.25微米和2.75微米。层24和层28均经受拉伸应力，而层26和层30均经受压缩应力。该膜22所经受的整体应力为+1.84MPa，即，膜22经受拉伸应力。在沉积膜22之前，晶片34和聚酰亚胺膜32具有+57.53微米的弯曲。在沉积二氧化硅膜之后，该弯曲降低至+39.87微米。
在另一实施方式中，另一10微米厚的二氧化硅膜被沉积到硅晶片上的聚酰亚胺基板上。在该第二实施方式中，第一沉积层和第三沉积层分别为经受压缩应力的4微米厚的层。第二沉积层和第四沉积层分别为经受拉伸应力的2微米厚的层。包括四个二氧化硅层的堆叠的介电膜承受-52MPa的净应力。在沉积介电膜之前，聚酰亚胺基板和硅晶片具有47.61微米的弯曲(拉伸应力)。在沉积介电膜之后，该弯曲降低至40.45微米。图2示出了在沉积介电膜之前，晶片的弯曲图像(a)；以及在沉积介电膜之后，晶片的弯曲图像(b)。
堆叠 拉伸应力 压缩应力 净堆叠应力 起裂阈值
仅低压缩应力 n/a -30MPa -30MPa <10μm
堆叠中等应力 +100 -100 -30MPa ～15μm
堆叠高应力 +150 -150 -30MPa ～18μm
表1.起裂阈值相对Δ应力值
令人惊喜地，已经发现，通过沉积经受较高拉伸应力和压缩应力的层能够实现更好的结果。表1描述了三种类别的膜。在每种情况下，所述二氧化硅介电膜经受-30MPa净应力而被生产。“低压缩应力”膜通过沉积各自经受相对较低的拉伸应力或压缩应力(这些层处于-30MPa的压缩应力下)的多个层来生产。“中等应力”膜通过在+100MPa或-100MPa的应力下沉积多个层来生产。“高应力”膜通过在+150MPa或-150MPa的应力下沉积多个层来生产。由此可见，“高应力”膜具有显著提高的起裂阈值。起裂阈值为介电膜在不经受开裂的情况下，能够被沉积的最大厚度。将知晓的是，在“高应力”膜中，应力存在相对较高的变化，其中经受压缩应力的层与承受拉伸应力的层相邻。然而，这些实施方式使得能够沉积相当厚的膜。
通过降低构成所述介电膜的堆叠中各个沉积层的厚度能够获得进一步改进。换句话说，对于给定的膜厚度，通过增加沉积层的数量能够获得改进。图3(a)至图3(c)描绘了各自为20微米厚的三个二氧化硅膜。对每一层都进行了编号。层1为沉积在基板上的层。在图3中所描绘的所有实施方式中，沉积层要么经受+150MPa的拉伸应力要么经受-150MPa的压缩应力。在图3和图5中，术语“Comp”是指层受到压缩应力，而术语“Tens”是指层受拉伸应力。在图3(a)中，利用六层来沉积二氧化硅膜。四个层经受压缩应力，而两个层经受拉伸应力。使用相对较厚的层(“压缩性”层为4微米厚，而“拉伸性”层为2微米厚)。利用六层生产的20微米厚的二氧化硅膜经受显著的开裂。图3(b)示出了由12个厚度减小的层所构成的二氧化硅膜。更具体地，该膜是由2微米厚的八个“压缩性”层和1微米厚的四个“拉伸性”层构成。观察到开裂显著地降低。在图3(c)中，利用20层来生产二氧化硅膜。更具体地，二氧化硅膜包括1微米厚或2微米厚的12个“压缩性”层以及0.5微米厚的8个“拉伸性”层。这使得的20微米厚的二氧化硅膜没有裂纹。由此可见，我们的结论是通过沉积经受相对较高应力的相对大数量的薄层能够获得改进的结果。
更进一步的改进可通过对沉积过程进行分级以在相邻的“压缩性”层和“拉伸性”层之间形成相对较薄的过渡区。过渡区所经受的内应力通过该过渡区而分级。与“拉伸性”层相接触的过渡区的区域所经受的应力被认为类似于或等同于“拉伸性”层所经受应力。同样，与“压缩性”层相接触的过渡区的区域所经受的应力被认为类似于或等同于“压缩性”层所经受应力。据信，所述过渡区经受低净应力。在不希望受任何具体理论或推测的束缚下，据信利用过渡区所获得的改进结果可能是由于消除了在介电膜中连续沉积的层之间应力的不匹配。通过利用在相邻的“拉伸性”层和“压缩性”层之间并入过渡区的介电膜，能够生产厚度大于20微米的介电膜，该介电膜具有优异性能，诸如较低开裂或无开裂。
利用等离子体增强化学气相沉积(PE-CVD)能够生产本发明的二氧化硅薄膜。利用TEOS和O2(或含氧前体)的混合物的PE-CVD是制备本发明的膜的便捷方式。图4是由40大体示出的设备的示意图，该设备适合于沉积本发明的膜。该设备40包括腔室42，喷头布置形式的气体入口44，晶片支架46以及高频RF源48和低频RF源50。喷头44被布置用于接收TEOS和氧前体气体。RF匹配单元52和54被分别提供用于高频RF源48和低频RF源50。通过连接至泵送布置(未示出)的出口56从腔室42中排尽过程气体。表2示出用于生产经受压缩应力的层以及经受拉伸应力的层的代表性沉积条件。非常方便的是，简单地通过明智地改变过程条件利用同一过程在相同的腔室中，能够容易地沉积两种类型的层。通过连续地运行RF功率以及在与“压缩性”层相关的那些过程参数和与“拉伸性”层相关的那些过程参数之间改变过程参数来生产过渡区，反之亦然。过程条件之间的转换可在约5秒内发生，这就产生了具有约50nm厚度的过渡区。
压缩应力 拉伸应力
TEOS TEOS
压力(mT) 3100 3100
O<sub>2</sub>(sccm) 2300 2300
H<sub>2</sub>(sccm) 1000 1000
TEOS流(ccm) 1.5 1.6
RF HF(Watts)13.65MHz 900 800
RF LF(Watts)500kHz 475 165
表2.代表性沉积条件
方便的是，通过沉积多个连续的多层“子堆叠”来建立所述介电膜。在沉积子堆叠之后，可进行腔室回蚀刻步骤。图5示出了代表性的子堆叠，该子堆叠由一个1微米厚的“压缩性”层、一个0.5微米厚的“拉伸性”层、一个1微米厚的“压缩性”层、一个0.5微米厚的“拉伸性”层以及一个2微米厚的“压缩性”层构成。对每一层都进行了编号。层1是沉积在基板上的层。每对相邻层被约50nm厚的过渡区隔开。在沉积该子堆叠之后，可进行腔室回蚀步骤。这就使得介电膜作为堆叠来建立，所述堆叠由包括多个子堆叠的约5微米厚的部分构成。每个子堆叠包括被包封在“压缩性”层之间的“拉伸性”层。这确保了背靠背沉积具有相同的应力，并且防止了膜的不匹配。在不希望受任何具体理论或推测的束缚下，据信，在沉积过程之后的晶片冷却期间，过渡区担负了通过与“拉伸性”层和“压缩性”层相关的相反应力所施加的力中的一些。

Claims (46)

1.一种基板，在所述基板上具有介电膜，其中，所述介电膜包括介电材料的至少四个堆叠的层；所述堆叠的层包括经受压缩应力的压缩性层，以及经受拉伸应力的拉伸性层；并且存在至少两个间隔开的拉伸性层，所述至少两个间隔开的拉伸性层中的每一个均与一个或多个压缩性层相邻；
其中，至少一些相邻的压缩性层和拉伸性层通过所述介电材料的过渡区而间隔开，其中，所述过渡区经受可变应力，所述可变应力从与拉伸性层相接触的、经受拉伸应力的过渡区的区域变化至与压缩性层相接触的、经受压缩应力的过渡区的区域。
2.根据权利要求1所述的基板，其中，所述介电膜具有10微米或更大的厚度。
3.根据权利要求2所述的基板，其中，所述介电膜具有15微米或更大的厚度。
4.根据权利要求3所述的基板，其中，所述介电膜具有20微米或更大的厚度。
5.根据权利要求1或2所述的基板，其中，所述介电材料为二氧化硅。
6.根据权利要求1或2所述的基板，其中，所述介电膜包括至少10层的所述介电材料。
7.根据权利要求6所述的基板，其中，所述介电膜包括至少12层的所述介电材料。
8.根据权利要求7所述的基板，其中，所述介电膜包括至少15层的所述介电材料。
9.根据权利要求8所述的基板，其中，所述介电膜包括至少20层的所述介电材料。
10.根据权利要求1或2所述的基板，其中，所述介电膜的每个介电层具有在0.3微米至5微米范围内的厚度。
11.根据权利要求10所述的基板，其中，所述介电膜的每个介电层具有在0.3微米至2.5微米范围内的厚度。
12.根据权利要求1或2所述的基板，包括聚酰亚胺层，其中，所述介电膜被沉积在所述聚酰亚胺层上。
13.根据权利要求12所述的基板，其中，所述聚酰亚胺层置于半导体晶片上。
14.根据权利要求1或2所述的基板，其中，所述基板形成装置的一部分或装置的前体，所述装置包括至少一个半导体部件。
15.根据权利要求1或2所述的基板，其中，所述介电膜包括至少三个拉伸性层。
16.根据权利要求15所述的基板，其中，所述介电膜包括至少四个拉伸性层。
17.根据权利要求16所述的基板，其中，所述介电膜包括至少八个拉伸性层。
18.根据权利要求1或2所述的基板，其中，所有相邻的压缩性层和拉伸性层通过所述介电材料的过渡区而间隔开，其中，所述过渡区经受可变应力，所述可变应力从与拉伸性层相接触的、经受拉伸应力的过渡区的区域变化至与压缩性层相接触的、经受压缩应力的过渡区的区域。
19.根据权利要求1所述的基板，其中，所述过渡区具有在20nm至100nm范围内的厚度。
20.根据权利要求19所述的基板，其中，所述过渡区具有30nm至75nm的厚度。
21.根据权利要求19所述的基板，其中，所述过渡区具有约50nm的厚度。
22.根据权利要求1或2所述的基板，其中，与所述基板直接接触的层以及所述膜的最上层为压缩性层。
23.根据权利要求1所述的基板，其中，至少一半的所述堆叠的层经受具有大于25MPa模量的应力。
24.根据权利要求23所述的基板，其中，至少90％的所述堆叠的层经受具有大于25MPa模量的应力。
25.根据权利要求23或24所述的基板，其中，所述应力具有大于90MPa的模量。
26.根据权利要求25所述的基板，其中，所述应力具有大于120MPa的模量。
27.根据权利要求26所述的基板，其中，所述应力具有约150MPa的模量。
28.根据权利要求1或2所述的基板，其中，所述介电膜经受用于至少部分补偿所述基板弯曲的净应力。
29.根据权利要求1所述的基板，其中，所述介电膜经受具有小于100MPa模量的净应力。
30.根据权利要求29所述的基板，其中，所述介电膜经受小于60MPa模量的净应力。
31.根据权利要求29或30所述的基板，其中，所述介电膜经受净压缩应力。
32.一种在基板上沉积介电膜的方法，所述方法包括以下步骤：
在所述基板上沉积一层介电材料；以及
至少沉积另外的三层所述介电材料以提供介电膜，所述介电膜包括所述介电材料的至少四个堆叠的层；
其中，所述堆叠的层包括经受压缩应力的压缩性层，以及经受拉伸应力的拉伸性层，并且所述堆叠的层被沉积为使得存在有至少两个间隔开的拉伸性层，所述至少两个间隔开的拉伸性层中的每一个均与一个或多个压缩性层相邻；
利用单一沉积过程在单一腔室中沉积所述堆叠的层；以及
至少一些相邻的压缩性层和拉伸性层通过所述介电材料的过渡区而间隔开，其中，所述过渡区经受可变应力，所述可变应力从与拉伸性层相接触的、经受拉伸应力的过渡区的区域变化至与压缩性层相接触的、经受压缩应力的过渡区的区域。
33.根据权利要求32所述的方法，其中，所述堆叠的层被沉积为使得所述介电膜具有10微米或更大的厚度。
34.根据权利要求33所述的方法，其中，所述堆叠的层被沉积为使得所述介电膜具有15微米或更大的厚度。
35.根据权利要求34所述的方法，其中，所述堆叠的层被沉积为使得所述介电膜具有20微米或更大的厚度。
36.根据权利要求32或33所述的方法，其中，所述介电材料为二氧化硅。
37.根据权利要求32或33所述的方法，其中，在腔室中沉积多层子单元；该多层子单元沉积之后，进行腔室回蚀步骤；以及沉积至少一个进一步的多层子单元。
38.根据权利要求37所述的方法，其中，所述多层子单元为具有下层、上层以及在上层和下层之间的至少一个层的堆叠，其中，所述上层和所述下层为压缩性层。
39.根据权利要求32或33所述的方法，其中，在低于280℃的沉积温度下，沉积所述堆叠的层。
40.根据权利要求32或33所述的方法，其中，所述介电材料为二氧化硅，并且利用TEOS以及O2或作为前体的含氧物质在PE-CVD过程中进行沉积所述堆叠的层的步骤。
41.根据权利要求40所述的方法，其中，利用多个RF频率来产生等离子体以进行所述PE-CVD过程。
42.根据权利要求41所述的方法，其中，利用双RF频率来产生等离子体以进行所述PE-CVD过程。
43.一种包括根据权利要求1的基板的装置。
44.根据权利要求43所述的装置，包括至少一个半导体部件。
45.根据权利要求44所述的装置，其中，所述半导体部件为半导体晶片。
46.根据权利要求43至45中任一项所述的装置，所述装置为电容装置。
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