KR20150141910A - 기판 - Google Patents

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Abstract

상부에 유전막을 갖는 기판으로서, 상기 유전막이 유전 물질로 적층된 적어도 4개의 층을 포함하고; 상기 적층된 층들은 압축 응력을 받는 압축 층들 및 인장 응력을 받는 인장 층들을 포함하고; 각각 하나 이상의 압축 층에 인접한 적어도 2개의 이격된 인장 층들이 있는, 기판.

Description

기판 {SUBSTRATE}
본 발명은 상부에 유전막을 갖는 기판, 기판 상에 유전막을 증착하는 방법 및 관련된 소자에 관한 것이다.
많은 소자들은 실리콘 웨이퍼와 같은 기판 상에 다중의 얇은 유전, 반도체 및 금속 층들을 형성하는 것에 의해 제조된다. 그러나, 이러한 층들의 증착은 응력 증대를 가져온다. 각 스테이지에서 생성된 순 응력은 후속 공정 단계들을 제약한다. 예를 들어, 전달된 순 응력은 웨이퍼의 휨(warpage)을 야기할 수 있고, 이는 극단적으로는 취급 문제에 기인하여 웨이퍼 로스를 가져올 수 있다. 추가의 문제점은 층들의 크랙으로, 이들은 결과적으로 수율 감소 및 웨이퍼 로스를 야기한다. 웨이퍼가 받는 순 응력은 인장 응력 또는 압축 응력일 수 있다.
반도체 웨이퍼 제조에 있어서 웨이퍼 휨을 최소화하려고 시도하는 것이 표준 관행이다. 또한, 크랙없이 층들을 증착하려고 시도하는 것이 표준 관행이다. 웨이퍼 휨을 최소화하기 위하여, 이온 충돌(ion bombardment)이나 공정 화학(process chemistry)과 같은 처리에 의해 증착된 막 내에 있는 내부 응력을 허용될 수 있는 레벨로 감소시키는 것이 알려져 있다. 대안적으로, 층들이 아래에 놓이는 막의 응력을 보상하도록 선택될 수 있다. 예를 들어, 인장 응력을 받는 막의 최상부에 압축 응력을 받는 막을 증착하는 것이 알려져 있다. 그러나, 이러한 종래 기술들은 한계를 갖는다. 막 내의 응력을 제어하기 위하여 채용되는 일반적인 방법들은 증착 속도 및 RF 바이어스와 같은 순 성장 속도(net growth rate)에 영향을 미치는 플라즈마 조건들, 선택된 재료의 고유한 특성, 증착 온도 및 막의 두께이다. 그러나, 소자 설계는 이러한 많은 변수들에 제약을 받고, 이러한 제약의 결과로서 일부 새로운 향상된 소자들을 얻기 위해 새로운 공정들이 요구된다.
높은 파워, 높은 전압 커패시터 소자의 제조에 있어서, 추가의 문제점들에 직면하고 있다. 이러한 유형의 소자들은 공통적으로 소자 내부에 통합되는 폴리이미드를 요구한다. 폴리이미드는 많은 장점을 제공하는 한편, 이 물질의 사용과 관련하여 몇가지 바람직하지 못한 제약들이 있다. 일반적으로, 증착된 폴리이미드막의 두께는 10 마이크론(㎛) 미만으로 제한된다. 이는 결과적으로 전압을 제한하고 따라서 소자에 인가될 수 있는 전기장을 제한한다. 또한, 폴리이미드는 상대적으로 낮은 열 예산(thermal budget)을 갖는다. 폴리이미드의 경화 온도는 280℃이다. 그 결과, 어떠한 유전 절연층들은 이러한 온도 제한에 호환될 수 있어야만 한다. 실질적으로, 이는 절연층 증착에 관련된 온도가 280℃를 넘어서는 안된다는 것을 의미한다. 일반적으로, 절연층으로 이산화실리콘(SiO2)이 사용된다.
현재 달성될 수 있는 것보다 더 높은 전압에서 차세대 소자들을 동작시키고자 하는 요구가 있다. 폴리이미드를 활용할 수 있는 새로운 소자의 요구에 대처하기 위하여 20 마이크론 이상의 두께를 갖는 SiO2 절연층을 제공하는 것이 매우 바람직할 것이다. 그러나, 280℃ 이하의 온도에서 이러한 두껍고, 균질한 SiO2층들을 증착하는 것은 현재 가능하지 않다. 이는 막의 응력의 증가에 기인하는 층 크랙 때문이다.
본 발명은, 적어도 일부 실시예들에서, 상술한 문제점들 및 욕구을 해소한다. 특히, 본 발명은, 적어도 일부 실시예들에서, 20 마이크론 두께보다 더 두꺼울 수 있는 두꺼운 SiO2막을 제공한다. 상기 막은 증착 후 우수한 전기적 누설을 나타낼 수 있고, 크랙이 거의 없을 수 있다. 상기 막은 제로(0)의 관련된 스트레스 또는 소자의 다른 곳에 나타나는 스트레스 보상에 사용될 수 있도록 요구되는 스트레스를 가지고 증착될 수 있다.
본 발명의 제1 양태에 따르면, 상부에 유전막을 갖는 기판이 제공되는데, 상기 유전막이 유전 물질로 적층된 적어도 4개의 층을 포함하고; 상기 적층된 층들은 압축 응력을 받는 압축 층들 및 인장 응력을 받는 인장 층들을 포함하고; 각각 하나 이상의 압축 층에 인접한 적어도 2개의 이격된 인장 층들이 있는, 기판이 제공된다.
상기 유전막은 10 마이크론 이상의 두께를 가질 수 있다. 바람직하게는, 상기 유전막은 15 마이크론 이상의 두께를 가질 수 있다. 보다 바람직하게는, 상기 유전막은 20 마이크론 이상의 두께를 가질 수 있다. 본 발명에 의해 제공될 수 있는 상대적으로 두꺼운 유전막은 높은 전압을 받는 소자 내부의 절연막으로 활용될 수 있다.
상기 유전 물질은 이산화실리콘(SiO2)일 수 있다. 그러나, 다른 실리콘 산화물과 같은 다른 유전 물질들이 대신 이용될 수 있다.
상기 유전막은 적어도 10층 이상의 유전 물질로 된 층을 포함할 수 있다. 바람직하게는, 상기 유전막은 적어도 12층 이상의 유전 물질로 된 층을 포함할 수 있다. 보다 바람직하게는, 상기 유전막은 적어도 15층 이상의 유전 물질로 된 층을 포함할 수 있다. 더욱 더 바람직게는, 상기 유전막은 적어도 20층 이상의 유전 물질로 된 층을 포함할 수 있다. 놀랍게도, 상대적으로 큰 층수는 향상된 안티-크랙(anti-cracking) 특성을 가져올 수 있다는 것이 확인되었다.
상기 유전막의 층들은 각각 0.3~5 마이크론 범위의 두께를 가질 수 있다. 바람직하게는, 상기 유전막의 층들의 두께가 각각 0.3~2.5 마이크론 범위에 있다.
상기 인장 층들은 각각 0.3~1.5 마이크론 범위의 두께를 가질 수 있다.
상기 인장 층들은 각각 1.0 마이크론 이하의 두께를 가질 수 있다.
상기 기판은 폴리이미드층을 포함할 수 있다. 상기 유전막은 폴리이미드층 상에 증착될 수 있다. 상기 폴리이미드층은 실리콘 웨이퍼와 같은 반도체 웨이퍼 상에 형성될 수 있다.
상기 기판은 소자의 일부 또는 적어도 하나의 반도체 요소를 포함하는 전구체를 형성할 수 있다. 상기 기판은 실리콘 웨이퍼와 같은 반도체 웨이퍼를 포함할 수 있다. 상기 유전막은 반도체 웨이퍼 상에 직접 증착될 수 있다. 대안적으로, 상기 유전막은 유전층, 반도체층, 금속층과 같은 기판의 추가 요소 상에 증착될 수 있다. 일부 실시예에서, 추가 요소는 폴리이미드층 또는 다른 고분자층일 수 있다.
상기 유전막은 적어도 3개의 인장 층을 포함할 수 있다. 바람직하게는, 상기 유전막은 적어도 4개의 인장 층을 포함한다. 보다 바람직하게, 상기 유전막은 적어도 8개의 인장 층을 포함한다. 상대적으로 많은 수의 인장 층들을 포함하여 상대적으로 많은 수의 층을 포함하는 유전막은, 특히 층들이 상대적으로 얇을 때, 우수한 안티-크랙 특성을 나타내는 것으로 확인되었다. 2.5 마이크론 이하의 두께를 갖는 층들이 상대적으로 얇은 것으로 고려될 수 있다.
적어도 일부의 인접한 압축 및 인장 층들은 유전 물질의 전이 영역(transitional zone)에 의해 분리될 수 있다. 일부 실시예들에서, 모든 인접한 압축 및 인장 층들이 유전 물질의 전이 영역에 의해 분리되었다. 상기 전이 영역은 인장 응력을 받는 인장 층에 접촉하는 영역으로부터 압축 응력을 받는 압축 층에 접촉하는 영역까지 변하는 가변적인 응력을 받을 수 있다. 인접한 압축 층 및 인장 층 사이에 전이 영역의 사용은 안티-크랙 특성에서 추가의 개선을 가져온다. 전이 영역이 받는 평균 응력은 제로이거나 제로에 가까울 수 있다.
상기 전이 영역은 20~100 nm의 두께를 가질 수 있다. 바람직하게는, 상기 전이 영역은 30~75nm의 두께를 갖는다. 가장 바람직하게는, 상기 전이 영역은 약 50 nm의 두께를 갖는다.
기판에 직접 접촉하는 층 및 막의 최상부층은 압축 층일 수 있다. 층들의 적어도 절반이 25 MPa보다 큰 모듈러스를 갖는 응력을 받을 수 있다. 이는 층이 +25 MPa보다 큰 응력을 받는 인장 층, 또는 25 MPa보다 큰 압축 응력, 즉 즉 -25 MPa보다 더 마이너스인 압축 응력을 받는 압축 층이 될 수 있다는 것을 의미한다는 것이 이해될 것이다. 상기 층들의 적어도 절반은 90 MPa보다 큰 모듈러스를 갖는 응력을 받을 수 있다. 상기 층들의 적어도 절반은 120 MPa보다 큰 모듈러스를 갖는 응력을 받을 수 있다. 상기 층들의 적어도 절반은 약 150 MPa의 모듈러스를 갖는 응력을 받을 수 있다.
일부 실시예들에서, 상기 층들의 적어도 90%가 25 MPa보다 큰, 바람직하게는 90 MPa보다 큰, 보다 바람직하게는 120 MPa보다 큰, 가장 바람직하게는 약 150 MPa의 모듈러스를 갖는 응력을 받는다. 놀랍게도, 상대적으로 높은 응력을 받는 층들로 구성된 유전막이 향상된 안티-크랙 특성과 같은 향상된 특성을 갖는다는 점이 확인되었다. 이는, 이러한 실시예에서, 인접한 압축 및 인장 층들 간에 상대적으로 높은 응력 차이가 있을 수 있기 때문에 놀라운 것이다.
상기 유전막은 제로 순 응력을 가질 수 있다. 대안적으로, 상기 유전막은 적어도 부분적으로 기판의 보우(bow)를 보상하는 순응력을 받을 수 있다. 본 발명이 원하는 응용에 의존하여 원하는 순응력을 받는 유전막을 제공할 수 있다는 점에서 유리하다.
상기 유전막은 100 MPa보다 적은 모듈러스를 갖는 순 응력을 받을 수 있다. 상기 유전막은 60 MPa보다 적은 모듈러스를 갖는 순 응력을 받을 수 있다.
상기 유전막은 순 압축 응력을 받을 수 있다. 대안적으로, 상기 유전막은 순 인장 응력을 받을 수 있다.
본 발명의 제2 양태에 따르면, 기판 상에 유전막을 증착하는 방법이 제공되는데,
기판 상에 유전 물질로 된 하나의 층을 증착하는 단계; 및
유전 물질로 된 적어도 4개의 적층된 층을 포함하는 유전막을 제공하기 위하여, 유전 물질로 된 적어도 3개의 층을 추가로 증착하는 단계;를 포함하고,
상기 적층된 층들은 압축 응력을 받는 압축 층들 및 인장 응력을 받는 인장 층들을 포함하고, 각각 하나 이상의 압축 층에 인접한 적어도 2개의 이격된 인장 층들이 있도록 상기 층들이 증착된다.
상기 층들은 유전막이 10 마이크론 이상의 두께를 갖도록 증착될 수 있다. 상기 층들은 유전막이 15 마이크론 이상의 두께를 갖도록 증착될 수 있다. 상기 층들은 유전막이 20 마이크론 이상의 두께를 갖도록 증착될 수 있다.
상기 유전 물질은 SiO2일 수 있다.
상기 층들의 서브세트(subset)가 챔버에서 증착될 수 있다. 상기 기판 및 상기 층들의 후속 증착, 챔버 에치 백 단계가 수행될 수 있다. 상기 층들의 적어도 하나의 추가 서브세트가 증착될 수 있다. 상기 층들의 추가 서브세트의 증착은 추가의 챔버 에치 백 단계 후에 이어질 수 있다.
상기 층들의 각각의 서브세트는 하부층, 상부층 및 상부층과 하부층 사이에 적어도 하나의 중간층을 포함하는 적층체일 수 있다. 상기 상부층 및 하부층은 압축 층일 수 있다. 이 방식에서, 상기 서브세트는 압축 층 내에 피복되는 인장 층들을 포함할 수 있다. 이는 연이은(back to back) 증착들이 근본적으로 동일한 응력을 받는 것이 가능하게 하는데 기여할 수 있다. 추가의 장점은 막 미스매치(film mismatch)가 방지되거나 적어도 감소될 수 있다는 것이다. 상기 층들의 서브세트는 실제로 3~7 마이크론 범위의 두께가 공정이 잘 되는 것으로 확인되었으나, 임의의 적절한 두께가 될 수 있다.
상기 층들은 280℃보다 낮은 증착 온도에서 증착될 수 있다. 이는 본 발명에 의해 제공되는 실질적 장점이다. 이는 상대적으로 낮은 열 예산을 갖는 폴리이미드와 같은 물질들 상에 유전막이 증착되는 것을 가능하게 한다.
상기 층들은 단일 챔버 내에서 증착될 수 있다. 이는, 제조 공정의 복잡성을 줄일 수 있기 때문에, 매우 유리하다.
상기 층들은 단일 증착 공정을 이용하여 증착될 수 있다. 다시, 이는 제조 공정의 복잡성을 줄일 수 있기 때문에, 매우 유리하다.
일부 실시예에서, 유전물질은 SiO2를 갖고, 상기 층들의 증착 단계는 PE-CVD 공정으로 수행된다. 상기 PE-CVD 공정은 TEOS와 O2 또는 전구체로서 산소 함유종(oxygen containing species)을 이용할 수 있다. 상기 PE-CVD 공정은 플라즈마를 생성하기 위한 복수의 RF 주파수를 이용하여 수행될 수 있다. 일반적으로 듀얼 RF 주파수가 사용된다.
유리하게는, 공정 변수들의 상대적으로 간단한 변화를 통하여 압축 및 인장 층들 모두가 단일 PE-CVD 공정동안 증착될 수 있는 것으로 확인되었다. 예를 들어, 복수의 RF 주파수들과 관련된 공정 변수들은 변화될 수 있다. 전이 영역들 또한 PE-CVD 공정 변수의 변화를 통해 제공될 수 있다.
본 발명의 제3 양태에 따르면, 본 발명의 제1 양태의 기판을 포함하는 소자가 제공된다. 상기 소자는 적어도 하나의 반도체 요소를 포함할 수 있다. 상기 반도체 요소는 반도체 웨이퍼일 수 있다. 다른 반도체 층들과 같은 다른 반도체 요소가 구비될 수 있다.
상기 소자는 하나 이상의 금속층을 포함할 수 있다.
상기 소자는 커패시터 소자일 수 있다. 대안적으로, 상기 소자는 다른 전기적 소자 및/또는 에너지 저장 소자일 수 있다. 상기 소자는 고전압 소자일 수 있다.
본 발명이 상술되었으나, 본 발명은 상기 기재한 특징, 또는 후술하는 기재, 도면 및 청구항의 특징 중 임의의 발명적 조합으로 확장된다. 예들 들어, 본 발명의 일 양태에 관련하여 기술된 어떤 특징은 또한 본 발명의 다른 양태에 관련하여개시되는데 고려될 수 있다.
본 발명에 부합하는 기판, 막 및 방법의 실시예들이 이제 첨부된 도면을 참조하여 설명될 것이다.
도 1은 폴리이미드 막/실리콘 웨이퍼 상에 있는 4개층의 유전막을 나타낸다.
도 2는 폴리이미드 코팅 상에 (a) 유전막을 증착하기 전의, 그리고 (b) 유전막을 증한 후의 실리콘 웨이퍼의 보우 맵(bow map)을 나타낸다.
도 3은 (a) 막의 크랙을 나타내는 이미지를 포함하는 6층 유전막, (b) 막의 크랙을 나타내는 이미지를 포함하는 12층 유전막 및 (c) 20층 유전막을 나타내는 개략적 다이어그램이다.
도 4는 유전막 증착용 PE-CVD 장치를 나타낸다; 및
도 5는 SiO2 층들의 서브세트의 개략적 다이어그램이다.
본 발명은 복수의 층으로 구성되는 유전막을 제공한다. 상기 막에서 인접한 층들 중 적어도 일부는 교대로 응력들, 즉 압축 및 인장 응력을 받는다. 유전막을 증착하는데 활용되는 공정 변수의 적절한 선택에 의해, 유전막이 증착되는 기판 또는 구조체에 어떠한 응력이 더해지는 것을 피하는 것이 가능하다. 대안적으로, 유전막을 갖는 기판 또는 구조체가 받는 전체 스트레스를 변경하는 것이 가능하다. 일반적으로, 이는 전체 응력을 줄이기 위하여 수행된다.
본 발명은 광범위한 기판 상에 증착될 수 있는 광범위한 유전막에 적용될 수 있다. 유전막이 증착되는 기판은 큰 구조체의 일부를 형성할 수 있다. 다시, 본 발명은 광범위한 구조체에 활용될 수 있다. 본 발명의 장점은 상대적으로 두꺼운 유전막, 즉 20 마이크론 이상의 두께를 갖는 유전막의 증착을 가능하게 한다는 것이다. 그러나, 당업자들은 본 발명이 20 마이크론보다 작은 두께의 얇은 막을 증착하는데 사용될 수 있음을 이해할 것이다. 다만, 본 발명을 사용하여 크랙에 대한 강화된 저항성을 가지고 20 마이크론보다 큰 두께를 갖는 유전막이 증착될 수 있다는 큰 장점이 있다. 기판에 코팅된 폴리이미드 상에 SiO2 유전막이 증착되는 본 발명의 대표적인, 그러나 제한되는 것은 아닌, 실시예들이 이제 설명될 것이다. 이러한 폴리이미드 코팅 기판은 하부의 실리콘 웨이퍼를 포함하는 구조체의 부분을 형성할 수 있다.
도 1은, SiO2로 4개의 분리 증착된 층들(24, 26, 28, 30)로 구성되는 10 마이크론 두께의 SiO2막을 나타내고, 이는 부호 22에 개괄적으로 묘사되어 있다. 이 막(22)는 실리콘 웨이퍼(34) 상의 폴리이미드 코팅(32) 상에 증착된다. SiO2막(22)의 전체 두께는 10 마이크론이고, 개별 층들(24, 26, 28, 30)의 두께는 각각 2.25, 2.75, 2.25, 및 2.75 마이크론이다. 층들(24, 28)은 인장 응력을 받고, 반면 층들(26, 30)은 압축 응력을 받는다. 막(22)이 받는 전체 응력은 +1.84 MPa, 즉, 막(22)는 인장 응력을 받는다. 막(22)의 증착에 앞서, 웨이퍼(34) 및 폴리이미드막(32)은 +57.53 마이크론의 보우(bow)를 가졌다. SiO2막의 증착 이후, 상기 보우는 +39.87 마이크론으로 감소하였다.
다른 실시예에서, 다른 10 마이크론 두께의 SiO2 막이 실리콘 웨이퍼 상의 폴리이미드 기판 위에 증착되었다. 이 제2 실시예에서, 1번째 및 3번째 증착된 층들은 압축 응력을 받는 각각 4 마이크론 두께의 층이었다. 2번째 및 4번째 증착된 층들은 인장 응력을 받는 2 마이크론 두께의 층이었다. 4개의 SiO2층의 적층체를 포함하는 유전막은 -52 MPa의 순 응력을 받았다.유전막의 증착에 앞서, 폴리이미드 기판 및 실리콘 웨이퍼는 47.61 마이크론(인장 응력)의 보우를 가졌다. 유전막의 증착 이후, 이 보우는 40.45 마이크론으로 감소하였다. 도 2는 (a) 유전막 증착 이전 및 (b) 유전막 증착 이후의 웨이퍼의 보우 맵을 나타낸다.
Figure pat00001
표 1. 크랙 임계값(Cracking Threshold) vs △응력값
놀랍게도, 상대적으로 높은 인장 및 압축 응력들을 받는 층들을 증착하는 것에 의해 향상된 결과가 얻어질 수 있음이 확인되었다. 표 1은 3가지 카테고리의 막들을 기술한다. 각 케이스에서, -30 MPa의 순 응력을 받는 SiO2 유전막이 생성되었다. "낮은 압축 응력" 막들은 각각 상대적으로 낮은 인장 또는 압축 응력들을 받는 층들을 증착하는 것에 의해 생성되었다(압축 응력 하에 있는 층들에 대하여 -30 MPa). "중간 응력" 막들은 +100 또는 -100 MPa 중 하나의 응력 하에 있는 층들을 증착하는 것에 의해 제조된다. "높은 응력" 막들은 +150 또는 -150 MPa 중 하나의 응력 하에 있는 층들을 증착하는 것에 의해 제조된다. 높은 응력 막들이 현저히 향상된 크랙 임계값(cracking threshold)을 갖는 것으로 보일 수 있다. 크랙 임계값은 크랙의 대상이 되는 막없이 증착될 수 있는 유전막의 최대 두께이다. "높은 응력" 막과 함께, 압축 응력을 받는 층이 인장 응력을 받는 층에 인접한 경우 상대적으로 높은 응력 변화가 있음이 이해될 것이다. 그러나, 이러한 실시예들은 현저히 두꺼운 막이 증착되는 것을 가능하게 한다.
유전막을 구성하는 스택의 개별 증착된 층들의 두께를 감소시키는 것에 의해 추가의 장점이 얻어질 수 있다. 다시 말해, 주어진 막 두께에서, 증착되는 층들의 수를 증가시키는 것에 의해 장점들이 얻어질 수 있다. 도 3의 (a) 내지 (c)는 각각 20 마이크론 두께의 3개의 SiO2막을 묘사한다. 각각의 층은 번호가 매겨져 있다. 층(1)은 기판 상에 증착되는 층이다. 도 3에 기술된 모든 실시예에 있어서, 증착된 층들은 +150 MPa의 인장 응력 또는 -150 MPa의 압축 응력 중 하나를 받는다. 도 3 및 도 5에서, 용어 "Comp"는 압축 응력을 받는 층을 의미하고, 용어 "Tens"는 인장 응력을 받는 층을 의미한다. 도 3(a)에서 6개의 층을 사용하여 SiO2막이 증착된다. 4개의 층은 압축 응력을 받고, 2개의 층은 인장 응력을 받는다. 상대적으로 두꺼운 층들이 사용된다("압축" 층들은 4 마이크론 두께, "인장" 층들은 2 마이크론 두께). 6개의 층을 사용하여 생성된 20 마이크론 두께의 SiO2막은 상당한 크랙의 대상이다. 도 3(b)는 감소된 두께의 12개의 층으로 구성된 SiO2막을 나타낸다. 보다 구체적으로, 막은 2 마이크론 두께의 8개의 "압축" 층들 및 1 마이크론 두께의 4개의 "인장" 층들로 구성된다. 실질적으로 감소된 크랙이 관찰된다. 도 3(c)에서 20개의 층을 사용하여 SiO2막이 생성되었다. 보다 구체적으로, SiO2막은 1 또는 2 마이크론 두께 중 하나의 12개의 "압축" 층들, 및 0.5 마이크론 두께의 8개의 "인장" 층들을 포함한다. 이 결과 크랙없는 20 마이크론 두께의 SiO2막이 얻어졌다. 이로부터 우리는 상대적으로 높은 응력을 받는 상대적으로 얇은 층들이 상대적으로 많은 수로 증착되는 것을 통하여 이러한 향상된 결과가 얻어질 수 있다는 결론을 내렸다.
더욱이 증착 공정을 구분하는 것에 의해 추가의 장점이 얻어질 수 있고 이에 의해 상대적으로 얇은 전이 영역들이 인접한 "압축" 및 "인장" 층들 사이에 형성된다. 전이 영역들이 받는 내부 응력은 전이 영역들을 통하여 구분된다. 전이 영역 중 "인장" 층과 접촉하는 영역은 "인장" 층이 받는 응력에 유사하거나 동일한 응력을 받는 것으로 보인다. 유사하게, 전이 영역 중 "압축" 층과 접촉하는 영역은 "압축" 층이 받는 응력에 유사하거나 동일한 압축 응력을 받는 것으로 보인다. 전이 영역들은 낮은 순 응력을 받는 것으로 보인다. 임의의 특정한 이론 또는 추측에 구속시키고자 하는 것은 아니지만, 전이 영역을 사용하여 얻어지는 향상된 결과는 유전막에 있는 층들의 연속적인 증착 사이의 응력 미스매치의 제거에 기인될 수 있다고 보인다. 인접한 "인장" 및 "압축" 층들 사이에 전이 영역들을 포함하는 유전막을 사용하는 것에 의해, 20 마이크론보다 큰 두께를 갖는 유전막들이 낮은 크랙 또는 크랙없는 것과 같이 우수한 특성을 가지고 형성될 수 있다.
본 발명의 SiO2막은 PE-CVD(plasma enhanced chemical vapour deposition)를 이용하여 형성될 수 있다. TEOS 및 O2(또는 산소 함유 전구체) 혼합물을 사용하는 PE-CVD는 본 발명의 막을 준비하는 편리한 방법이다. 도 4는 본 발명의 막을 증착하기 위해 적합한 장치의 개략적인 다이어그램으로, 대체로 부호 40에 묘사되어 있다. 장치(40)는 챔버(42), 샤워헤드 배열 형태의 가스 입구(44), 웨이퍼 지지대(46), 및 각각의 고주파 및 저주파 RF 소스들(48, 50)을 포함한다. 샤워헤드(44)는 TEOS 및 산소 전구체 가스들을 받도록 배열된다. RF 정합 유닛들(52, 54)은 고주파 및 저주파 RF 소스들(48, 50) 각각을 위하여 제공된다. 공정 가스들은 펌핑 구성(미도시)에 연결되는 출구(56)를 통하여 챔버(42)로부터 배기된다. 표 2는 압축 응력을 받는 막들 및 인장 응력을 받는 막들 모두의 생성을 위한 대표적인 증착 조건을 나타낸다. 양 유형의 막이 간단히 공정 조건의 적절한 변화를 통한 공통의 공정을 사용하여 동일한 챔버에서 쉽게 증착될 수 있는 것은 극히 편리한 것이다. 전이 영역들은 연속적으로 RF 파워를 작동하는 것, 그리고 "압축" 층과 관련된 공정 변수들 및 역으로 "인장" 층과 관련된 공정 변수들 사이에서 공정 변수들을 변화시키는 것에 의해 생성될 수 있다. 공정 조건들 간의 전환은 약 5초 후에 발생할 수 있고, 이는 약 50 nm 두께를 갖는 전이 영역이 생기게 한다.
Figure pat00002
표 2. 대표적인 증착 조건
다수의 연속적인 "서브-스택"을 증착하는 것에 의해 유전막을 빌드업하는 것이 편리하다. 서브-스택이 증착된 후, 챔버 에치 백 단계가 수행될 수 있다. 도 5는 1 마이크론 두께의 "압축" 층, 0.5 마이크론 두께의 "인장" 층, 1 마이크론 두께의 "압축" 층, 0.5 마이크론 두께의 "인장" 층 및 2 마이크론 두께의 "압축" 층으로 구성되는 대표적인 서브-스택을 나타낸다. 각각의 층에 번호가 매겨져 있다. 층(1)은 기판 상에 증착되는 층이다. 인접한 층들의 각각의 쌍은 대략 50 nm 두께의 전이 영역에 의해 분리된다. 이 서브-스택의 증착 후, 챔버 에치 백 단계가 수행될 수 있다. 이는 유전막이 다수의 서브-스택을 포함하는 대략 5 마이크론 두께의 섹션으로부터 만들어지는 스택으로 빌드업되는 것을 가능하게 한다. 각각의 서브-스택은 "압축" 층들 사이에 삽입된 "인장" 층들을 포함한다. 이는 연속된 증착이 동일한 응력을 가지고, 막 미스매치를 방지하는 것을 가능하게 한다. 임의의 특정한 이론 또는 추측에 구속시키고자 하는 것은 아니지만, 증착 공정 이후 웨이퍼 냉각 동안 "인장" 및 "압축" 막들과 결부된 반대 응력들에 의해 인가되는 힘들의 일부를 전이 영역이 받아들이는(take up) 것으로 보인다.

Claims (33)

  1. 상부에 유전막을 갖는 기판으로서, 상기 유전막이 유전 물질로 적층된 적어도 4개의 층을 포함하고; 상기 적층된 층들은 압축 응력을 받는 압축 층들 및 인장 응력을 받는 인장 층들을 포함하고; 각각 하나 이상의 압축 층에 인접한 적어도 2개의 이격된 인장 층들이 있는, 기판.
  2. 제1항에 있어서,
    상기 유전막은 10 마이크론(㎛) 이상, 바람직하게는 15 마이크론 이상, 보다 바람직하게는 20 마이크론 이상의 두께를 갖는, 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 유전 물질은 이산화실리콘(SiO2)인, 기판.
  4. 제1항 내지 제3항 중 한 항에 있어서,
    상기 유전막이 유전 물질로 된 적어도 10층 이상의 층들을 포함하는, 기판.
  5. 제4항에 있어서,
    상기 유전막이 유전 물질로 된 적어도 12층 이상의 층들을 포함하는, 기판.
  6. 제5항에 있어서,
    상기 유전막이 유전 물질로 된 적어도 15층 이상의 층들을 포함하는, 기판.
  7. 제6항에 있어서,
    상기 유전막이 유전 물질로 된 적어도 20층 이상의 층들을 포함하는, 기판.
  8. 제1항 내지 제7항 중 한 항에 있어서,
    상기 유전막의 유전층들 각각은 0.3~5 마이크론 범위, 바람직하게는 0.3~2.5 마이크론의 두께를 갖는, 기판.
  9. 제1항 내지 제8항 중 한 항에 있어서,
    상기 기판은 폴리이미드층을 포함하고, 상기 유전막은 상기 폴리이미드층 상에 증착되는, 기판.
  10. 제9항에 있어서,
    상기 폴리이미드층이 반도체 웨이퍼 상에 형성되는, 기판.
  11. 제1항 내지 제10항 중 한 항에 있어서,
    상기 기판은 적어도 하나의 반도체 요소를 포함하는, 소자의 부분 또는 소자의 전구체를 형성하는, 기판.
  12. 제1항 내지 제11항 중 한 항에 있어서,
    상기 유전막이 적어도 3개의, 바람직하게는 적어도 4개의, 보다 바람직하게는 적어도 8개의 인장 층을 포함하는, 기판.
  13. 제1항 내지 제12항 중 한 항에 있어서,
    적어도 일부의, 바람직하게는 전부의, 인접한 압축 및 인장 층들이 유전 물질의 전이 영역(transitional zone)에 의해 분리되고, 상기 전이 영역은 인장 응력을 받는 인장 층 접촉 영역으로부터 압축 응력을 받는 압축 층 접촉 영역까지 변하는 가변적인 응력을 받는, 기판.
  14. 제13항에 있어서,
    상기 전이 영역은 20~100 nm, 바람직하게는 30~75nm, 가장 바람직하게는 약 50 nm의 두께를 갖는, 기판.
  15. 제1항 내지 제14항 중 한 항에 있어서,
    상기 기판과 직접 접촉하는 층 및 유전막의 최상부층은 압축 층인, 기판.
  16. 제1항 내지 제15항 중 한 항에 있어서,
    상기 층들의 적어도 절반, 바람직하게는 상기 층들의 적어도 90%가 25 MPa보다 큰, 바람직하게는 90 MPa보다 큰, 보다 바람직하게는 120 MPa보다 큰, 가장 바람직하게는 약 150 MPa의 모듈러스를 갖는 응력을 받는, 기판.
  17. 제1항 내지 제16항 중 한 항에 있어서,
    상기 유전막은 적어도 부분적으로 기판의 휨(bow)을 보상하는 순 응력(net stress)을 받는, 기판.
  18. 제1항 내지 제17항 중 한 항에 있어서,
    상기 유전막은 100 MPa보다 적은, 바람직하게는 60 MPa보다 적은 모듈러스를 갖는 순 응력을 받는, 기판.
  19. 제18항에 있어서,
    상기 유전막은 순 압축 응력을 받는, 기판.
  20. 기판 상에 유전막을 증착하는 방법으로서,
    기판 상에 유전 물질로 된 하나의 층을 증착하는 단계; 및
    유전 물질로 된 적어도 4개의 적층된 층을 포함하는 유전막을 제공하기 위하여, 유전 물질로 된 적어도 3개의 층을 추가로 증착하는 단계;를 포함하고,
    상기 적층된 층들은 압축 응력을 받는 압축 층들 및 인장 응력을 받는 인장 층들을 포함하고, 각각 하나 이상의 압축 층에 인접한 적어도 2개의 이격된 인장 층들이 있도록 상기 층들이 증착되는, 방법.
  21. 제20항에 있어서,
    상기 유전막이 10 마이크론 이상, 바람직하게는 15 마이크론 이상, 보다 바람직하게는 20 마이크론 이상의 두께를 갖도록 상기 층이 증착되는, 방법.
  22. 제20항 또는 제21항에 있어서,
    상기 유전 물질이 SiO2인, 방법.
  23. 제20항 내지 제22항 중 한 항에 있어서,
    상기 층들의 서브세트(subset)가 챔버 내에서 증착되고; 챔버 내에서 상기 층들의 서브세트의 후속 증착 또는 에치 백(etch back) 과정이 수행되고; 및 상기 층들의 적어도 하나의 다른 서브세트가 증착되는, 방법.
  24. 제23항에 있어서,
    상기 각각의 서브세트는 하부층, 상부층 및 상부층과 하부층 사이에 적어도 하나의 중간층을 포함하는 적층체이고, 상기 상부층 및 하부층은 압축 층인, 방법.
  25. 제20항 내지 제24항 중 한 항에 있어서,
    상기 층들은 280℃보다 낮은 증착 온도에서 증착되는, 방법.
  26. 제20항 내지 제25항 중 한 항에 있어서,
    상기 층들은 단일 챔버 내에서 증착되는, 방법.
  27. 제20항 내지 제26항 중 한 항에 있어서,
    상기 층들이 단일 증착 공정을 이용하여 증착되는, 방법.
  28. 제20항 내지 제27항 중 한 항에 있어서,
    상기 유전 물질이 SiO2이고 상기 층들을 증착하는 단계들은 TEOS와 O2 또는 전구체로서 산소 함유종(oxygen containing species)을 이용한 PE-CVD 공정으로 수행되는, 방법.
  29. 제28항에 있어서,
    상기 PE-CVD 공정은 플라즈마를 생성하기 위한 복수의 RF 주파수, 바람직하게는 듀얼 RF 주파수를 이용하여 수행되는, 방법.
  30. 제1항에 기재된 기판을 포함하는, 소자.
  31. 제30항에 있어서,
    상기 소자가 적어도 하나의 반도체 요소를 포함하는, 소자.
  32. 제31항에 있어서,
    상기 반도체 요소가 반도체 웨이퍼인, 소자.
  33. 제30항 내지 제32항 중 한 항에 있어서,
    상기 소자가 커패시터 소자인, 소자.
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