KR19980063389A - 응력조정된 절연막의 형성방법, 반도체장치 및 그의 제조방법 - Google Patents

응력조정된 절연막의 형성방법, 반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR19980063389A
KR19980063389A KR1019970036312A KR19970036312A KR19980063389A KR 19980063389 A KR19980063389 A KR 19980063389A KR 1019970036312 A KR1019970036312 A KR 1019970036312A KR 19970036312 A KR19970036312 A KR 19970036312A KR 19980063389 A KR19980063389 A KR 19980063389A
Authority
KR
South Korea
Prior art keywords
stress
film
insulating film
layer
forming
Prior art date
Application number
KR1019970036312A
Other languages
English (en)
Other versions
KR100287930B1 (ko
Inventor
니시모토유코
마에다가즈오
Original Assignee
다케모토히데하루
캐논한바이가부시키가이샤
마에다가즈오
가부시키가이샤한도타이프로세스겐큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다케모토히데하루, 캐논한바이가부시키가이샤, 마에다가즈오, 가부시키가이샤한도타이프로세스겐큐쇼 filed Critical 다케모토히데하루
Publication of KR19980063389A publication Critical patent/KR19980063389A/ko
Application granted granted Critical
Publication of KR100287930B1 publication Critical patent/KR100287930B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은, 3층이상의 금속배선을 적층하는 때에 각 배선의 사이에 개재시키는 응력조정된 절연막의 형성방법에 관한 것이다. 피퇴적 기판(21) 상에, 인장응력이 있는 절연막(23a∼23d)과 압축응력이 있는 절연막(22a∼22e)을 교호로 적층하여, 전체의 응력이 조정된 적층절연막을 형성한다.

Description

응력조정된 절연막의 형성방법, 반도체장치 및 그의 제조방법
본 발명은 응력조정된 절연막의 형성방법, 반도체장치 및 그의 제조방법에 관한 것이며, 더 상세하게는, 3층이상의 금속배선을 적층하는 때에 각 배선의 사이에 개재시키는 응력조정된 절연막의 형성방법, 반도체장치 및 그의 제조방법에 관한 것이다.
근래, 반도체장치의 고밀도화에 따라, 3층이상의 다층 배선구조로 할 필요가 생기고 있다. 상하 배선간 및 인접 배선간을 절연하기 위해 층간 절연막을 개재시키고 있다. 그러나, 3층이상의 다층 배선구조에 있어서는 좁은 배선 사이를 극간없이 묻는 것과 그렇게 묻은 배선구역의 표면을 평탄화하는 것이 매우 중요하다.
한편, 각종의 절연막에 대하여는 표 1에 나타낸 바와 같은 성질 등이 알려져 있다.
표 1
절연막의 종류 묻음성 평탄성 막질
SOG 막TEOS/O3열CVD 막플라즈마 CVD 막고밀도플라즈마 CVD막 ○ ○ ×◎ ○ ○× × ○◎ × ◎
3층이상의 다층배선 간에 형성되는 층간절연막의 하나으로서는 막질이 좋은 막과 묻음성이 좋은 막으로 이루어지는 복수의 절연막의 조합이 사용된다. 예를 들어, 플라즈마 CVD 막과 TEOS/O3열 CVD 막이나 SOG 막과의 조합이 적절하다. 즉, 플라즈마 CVD 법에 의한 성막방법과 열 CVD 법에 의한 성막방법 또는 도포법(coating method)에 의한 성막방법이 조합으로 이용된다.
아울러, 플라즈마 CVD 막은 일반적으로 막질이 양호하기 때문에, CMP 법이나 에칭백 법(etching-back method) 등의 평탄화 기술과의 공용을 전제로 플라즈마 CVD 막 단일로 층간절연막으로 이용된다. 특히, 고밀도 플라즈마 CVD 막은 묻음성이 양호하여 층간절연막 용도에 적당하다. 즉, ECR, ICP, 헬리콘 플라즈마 등의 고밀도 플라즈마 CVD 법에 따라 층간절연막을 형성하여, CMP 법(화학기계 연마법)이나 에칭백 법에 의해 그 형성막을 평탄화한다.
층간절연막으로서 이용할 수 있는 상기 각종의 절연막의 조합을 요약하면 아래와 같다. 4층의 배선간의 층간 절연막으로서 이용한 예를 도 1A∼도 1D에 보인다:
1) 플라즈마 CVD 막 + SOG 막 (도 1A)
2) 플라즈마 CVD 막 + TEOS/O3열 CVD 막 (도 1B)
3) 플라즈마 CVD 막 단독 (도 1C)
4) 고밀도 플라즈마 CVD 막 (+ CMP) (도 1D).
상기의 것 중, 3)의 경우에 있어서는 통상의 플라즈마 CVD 막은 묻음 특성이 떨어지기 때문에, 층간절연막으로서 단일의 막으로 이용되는 일은 드물다.
한편, 층간절연막으로서 이용할 수 있는 상기 각종 절연막은 이하의 표 2에 보인 바와 같은 응력이 있다.
표 2
절연막의 종류 스트레스
SOG 막TEOS/O3열 CVD 막플라즈마 CVD 막고밀도플라즈마 CVD 막 인장응력인장응력압축응력압축응력
하지만, 층간절연막 전체의 응력은 일절 고려하고 있지 않아, 아래와 같은 문제가 생긴다. 즉, 1)이나 2)의 경우, 묻음성과 평탄성이 좋은 막, 말하자면 SOG 막 또는 열 CVD 막(TEOS/O3막 등)은 일반적으로 인장응력을 가지고 있어, 특히, 열 CVD 막의 경우, 막두께를 1.5 μm 이상 두껍게 하면 도 2A에 보인 바와 같이 크랙이 생긴다. 반대로, 절연막의 두께를 너무 얇게 하면 도 2B에 보인 바와 같이 배선층 사이가 절연막에 의하여 충분히 채워지지 않아 그에 예리한 리세스를 발생기키게 되기 때문에 배선용 도전막이 예리한 리세스에 잔류하거나 절연막의 평탄성이 방해되거나 한다. 따라서, 이들의 막을 그 단독으로 층간 절연막으로서 이용하는 데는 한계가 있다. 더구나, 3층이상의 다층 배선의 층간절연막으로서 이용하는 것은 불가능하다.
3)과 4)의 경우에 있어서는, 전체로서 극히 큰 압축응력이 걸린다. 배선의 힐럭(hillock), 등등의 발생이나 일렉트로마이그레이션의 발생을 억제하기 위하여는 압축응력이 있는 층간절연막으로 배선을 피복하는 것이 바람직하다. 그러나 압측응력이 너무 크면 웨이퍼 자신이 물리적으로 만곡하게 되어, 제조상 또는 장치의 특성상 문제가 된다.
또한, 배선폭이 좁아지고 칩 사이즈가 축소되게 되면, 장치의 작동시에 배선에 걸리는 응력을 원인으로 하는 스트레스 마이그레이션이 야기된다고 하는 문제가 생긴다. 즉, Al 막 등의 배선을 피복하는 절연막에 너무 큰 압축응력이 야기되면, 배선은 결정립계를 따라 인장응력을 받아 단선에 이른다. 다층 배선이 되면 될수록 단선의 가능성은 높아진다.
발명의 개요
본 발명은 층간절연막 전체의 묻음성과 평탄성을 유지함과 동시에, Al 배선의 일렉트로 마이그레이션이나 스트레스 마이그레이션, 웨이퍼의 굽음, 또는 층간 절연막의 크랙의 발생을 억제할 수가 있는 응력조정된 절연막의 형성방법, 장치 특성이 양호하고 신뢰성이 높은 반도체장치 및 그의 제조방법을 제공함을 목적으로 하는 것이다.
본 발명의 응력조정된 절연막의 형성방법에 의하면, 인장응력이 있는 절연막과 압축응력이 있는 절연막을 교호로 피퇴적 기판상에 적층하여 전체의 응력이 조정된 적층절연막을 형성하고 있다.
그러므로, 다층절연막 전체의 응력을 절연막의 크랙 한계의 응력치(실험에 의해 구한 +3×105dyne/cm)이하에 조정하는 것이 가능하고, 그렇지 않으면 응력에 따른 웨이퍼의 만곡, 반도체장치의 특성 열화 등이 야기되지 않는 응력치 이내에 조정하는 것이 가능하다.
또, 형성하는 절연막의 막두께의 조정, 성막가스의 종류나 성막조건(예를 들어 플라즈마 생성 전력의 주파수, 피퇴적 기판에의 바이어스 전력, 피퇴적 기판의 가열 온도, 가스의 종류 또는 가스의 유량 등)을 조정함에 의하여 절연막의 응력치를 조정할 수가 있다. 이 경우, 실험에 의해 정도(精度)가 좋은 것이 확인된 계산식을 이용하여 층간절연막 전체의 응력을 정확하게 계산하는 것이 가능하다.
본 발명의 반도체장치 및 그의 제조방법에 의하면, 상기의 응력조정된 절연막의 형성방법에 따라, 배선을 피복하여 응력이 조정된 층간절연막을 형성하고 있다.
이에 의해, 층간절연막의 응력을 적당한 정도로 조정하여 층간절연막의 크랙의 발생, 응력에 의한 웨이퍼의 만곡이나 반도체장치의 특성 열화 등을 방자함과 동시에, 배선 예를 들어 알루미늄 배선의 스트레스 마이그레이션이나 일렉트로 마이그레이션을 방지할 수가 있다.
또한, 층간절연막의 크랙 발생 등이나 배선의 마이그레이션 등을 방지하면서, 응력이 조정된 층간절연막을 통해 배선을 다층으로 적층하는 것이 가능해, 반도체장치의 고밀도화를 달성할 수가 있다.
본 발명의 타의 목적 및 특징은 첨부의 도면에 도시된 실시예 또는 그 밖의 청구항으로 명확해진다. 그리고, 당업자에 있어 명료한 효과는 기재하지 않았다.
도 1A∼도 1D는 종래예의 층간절연막 적층구조에 대하여 보이는 단면도들이다.
도 2A, 도 2B는 종래예에 따른 적층구조의 문제점에 대하여 보이는 단면도들이다.
도 3A∼도3F는 본 발명의 제 1의 실시양태에 따른 층간절연막의 형성방법에 대하여 보이는 단면도들이다.
도 4A 및 도 4B는 본 발명의 제 1의 실시양태에 따른 층간절연막의 형성방법에 의해 다층적층된 절연막의 적층 전체의 응력의 변화 양상에 대하여 나타내는 특성도이다.
도 5A 및 도 5B는 본 발명의 제 1의 실시양태에 따른 층간절연막의 형성방법에 의해 다층적층된 절연막의 적층 전체의 응력의 변화와 크랙의 발생의 양상에 대하여 나타내는 특성도이다.
도 6은 본 발명의 제 1의 실시양태에 따른 층간절연막의 형성방법에 의해 다층적층된 절연막의 적층 전체의 응력의 흡습전후에서의 변화 양상에 대하여 나타내는 특성도이다.
도 7A∼도 7E는 본 발명의 제 1의 실시양태에 따른 플라즈마 CVD 법에 있어서의 각종 성막조건에 따른 응력조정에 대하여 나타내는 특성도이다.
도 8A∼도 8C는 본 발명의 제 1의 실시양태에 따른 열 CVD 법에 있어서의 각종 성막조건에 따른 응력조정에 대하여 나타내는 특성도이다.
도 9A∼도 9C는 본 발명의 제 2의 실시양태에 따른 층간절연막의 적층구조에 대하여 보이는 단면도들이다.
도 10A는 본 발명의 제 3의 실시양태에 따른 반도체장치 및 그의 제조방법에 대하여 보이는 단면도들이다.
도 10B는 도 10A의 적층절연막의 누적 층두께와 누적 응력의 실측치 및 계산치와의 관계를 나타내는 특성도이다.
우선 실시양태의 설명
다음은, 도면을 참조하면서 본 발명의 실시양태를 설명한다.
도면을 통한 동일 또는 유사 부품과 구성요소에는 동일 또는 유사 참고번호를 적용하였으며 동일 또는 유사 부품과 구성요소에 대한 설명은 생략하거나 간략화한다는 사실에 특히 주의할 일이다.
다음, 도면을 참조하여 본 발명의 실시양태를 설명한다.
(1) 제 1의 실시양태
이하에, 본 발명의 응력보상 효과를 확인한 실험에 대하여 설명한다.
우선, 시험에 사용한 시료의 작성방법에 대하여 설명한다. 도 3A 내지 3F에 보인 일곱 종류의 시료(S1∼S7)를 이용하였다.
(S1의 작성)
도 3A에 시료 S1의 적층구조를 보인다. 표 3은 시료 S1의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙의 발생 따위의 특성을 가리키고 있다. 이하, 플라즈마 CVD 법에 의해 형성된 절연막을 PECVD 막(플라즈마 CVD 막)이라 칭하고, 열 CVD 법에 의해 형성된 절연막을 THCVD 막(열 CVD 막)이라 칭한다. 또 표 3에 기재한 전응력(total stress)이란 각 적층상태에서의 절연막 전체의 응력이며, 실리콘 웨이퍼에 절연막을 적층하여 그의 굽음량에서 계산한 것이다. 계산방법은 문헌(J. Vac. Scl. Technol. A, Vol. 14, No. 3. May/Jun 1986, pp.654-649)에 의하였다. 마찬가지로, 표 4∼표 9의 전응력을 같은 계산방법에 따라 또한 계산하였다.
표 3
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22a)제2층 (23a)제3층 (22b)제4층 (23b)제5층 (22c)제6층 (23c)제7층 (22d)제8층 (23d)제9층 (22e) PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막 0.20.51.01.450.41.450.41.450.4 -0.38+0.53-2.0-1.4-5.4-4.5-9.0-8.3≤-10.7 없음없음없음없음없음없음없음없음없음
상기의 표 3에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, 아래와 같다.
성막가스(유량 SCCM) TMS(15 sccm) + N2O(450 sccm)
압 력 0.7 Torr
플라즈마 생성 전력 150 W
주파수 13.56 MHz
바이어스 전력 150 W
주파수 380 kHz
기판 온도(성막온도) 330 ℃
성막 레이트 150 nm/분
상기의 성막조건으로, -3.3×109dyne/cm2의 압축응력이 있는 실리콘 산화막이 형성된다.
또, 열 CVD 막의 성막시간 이외의 성막조건도 각층 공히 공통으로, 아래와 같다.
성막가스(유량 SCCM) TEOS(1500 sccm) + O3(5% in O27.5 l)
기판 온도(성막온도) 400 ℃
성막 레이트 87 nm/분
상기의 성막조건으로, +2.2×109dyne/cm2의 인장응력이 있는 실리콘 산화막이 형성된다.
상기 플라즈마 CVD 법 및 열 CVD 법의 성막가스중 유기 실란으로서 TMS(trimethoxysilane: HSi(OCH3)3)나 TEOS(tetraethylorthosilicate: Si(OC2H5)4)를 이용하고 있으나 알킬실란 또는 알릴실란(일반식: RnSiH4-n(n=1∼4)), 알콕시실란(일반식: (RO)nSiH4-n(n=1∼4)), 쇄상 실록산(일반식: RnH3-nSiO(RkH2-kSiO)m
SiH3-nRn(n=1∼3; k=0∼2; m≥0), 쇄상 실록산의 유도체(일반식: (RO)nH3-nSiOSiH3-n(OR)n(n=1∼3), 또는 환상 실록산(일반식: (RkH2-kSiO)m(k=1, 2; m≥2))(다만, R은 알킬 기, 알릴 기, 또는 그의 유도체)중 어느 것을 이용할 수가 있다.
또, 산소함유 가스로서 산소(O2)나 오존(O3)을 이용하고 있으나, N2O, NO2, CO, CO2또는 H2O 중의 어느 것을 이용할 수도 있다.
(S2의 작성)
도 3B에 시료 S2의 적층구조를 보인다. 표 4에 시료 S2의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙의 발생 따위의 특성에 대하여 나타낸다.
표 4
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22f)제2층 (23e)제3층 (22g)제4층 (23f)제5층 (22h)제6층 (23g)제7층 (22i)제8층 (23h)제9층 (22j) PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막 0.21.20.31.50.351.50.351.50.25 -0.58+2.0+0.92+4.0+2.4+5.8+4.0+6.7+4.7 없음없음없음없음없음없음발생있음있음
상기의 표 4에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
(S3의 작성)
도 3B에 시료 S3의 적층구조를 보인다. 표 5에 시료 S3의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙 발생의 유무에 대하여 나타낸다.
표 5
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22f)제2층 (23e)제3층 (22g)제4층 (23f)제5층 (22h)제6층 (23g)제7층 (22i)제8층 (23h)제9층 (22j) PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막THCVD 막PECVD 막 0.21.20.41.450.41.450.41.450.2 -0.69+2.3+0.6+3.7+1.5+5.1+2.6+5.3+3.4 없음없음없음없음없음없음없음없음없음
상기의 표 5에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
(S4의 작성)
도 3C에 시료 S4의 적층구조를 보인다. 표 6에 시료 S4의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙 발생의 유무에 대하여 나타낸다
표 6
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22k)제2층 (23i)제3층 (22l)제4층 (23j) PECVD 막THCVD 막PECVD 막THCVD 막 0.11.50.11.6 -0.34+3.4-+6.8 없음없음없음있음
상기의 표 6에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
(S5의 작성)
도 3D에 시료 S5의 적층구조를 보인다. 표 7에 시료 S5의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙 발생의 유무에 대하여 나타낸다.
표 7
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22m)제2층 (23k)제3층 (22n)제4층 (23l) PECVD 막THCVD 막PECVD 막THCVD 막 0.11.50.11.6 -0.34+3.4-+6.8 없음없음없음있음
상기의 표 7에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
(S6의 작성)
도 3E에 시료 S5의 적층구조를 보인다. 표 8에 시료 S6의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙 발생의 유무에 대하여 나타낸다.
표 8
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22p)제2층 (23m)제3층 (22q)제4층 (23n) PECVD 막THCVD 막PECVD 막THCVD 막 1.11.20.11.7 -0.32-0.65-+2.7 없음없음없음있음
상기의 표 8에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
(S7의 작성)
도 3F에 시료 S7의 적층구조를 보인다. 표 9에 시료 S7의 각 층의 절연막의 종류, 막두께, 전체응력 및 크랙 발생의 유무에 대하여 나타낸다.
표 9
층 (부호) 절연막의 종류 막두께(μm) 전응력(×105dyne/cm) 크랙 발생
제1층 (22p)제2층 (23m) PECVD 막THCVD 막 1.30.5 -3.9-0.17 없음없음
상기의 표 9에서, 플라즈마 CVD 막의 성막시간 이외의 성막조건은 각층 공히 공통으로, S1의 시료작성의 경우와 같다.
또, 열 CVD 막의 성막시간이외의 성막조건도 각층 공히 공통으로, S1의 시료의 작성의 경우와 같다.
이어서, 상기의 표 3∼표 5에 표시된 응력치로부터, 시료 S1∼S3에 대하여 다층 적층으로 한 때의 각 절연막의 적층후에 있어서의 응력의 변화양상을 정리한 결과에 대하여 도 4A, 도 4B에 나타낸다.
도 4A는 누적 적층 막두께를 나타내는 그림으로, 종축은 선형눈금으로 표시한 누적 적층 막두께(μm)를 나타내고, 횡축은 적층수를 나타낸다. 도 4B는, 각 절연막의 적층후에 있어서의 응력의 변화양상을 보이는 특성도로서, 종축은 선형눈금으로 나타낸 응력치(×105dyne/cm)를 나타내고, 횡축은 적층수를 나타낸다.
도 4A, 도 4B에 보인 바와 같이, PECVD 막 및 THCVD 막의 막두께를 조정함우로써 층간절연막 전체의 응력을 조정하는 것이 가능하다. 시료 S1과 같이, PECVD 막아 막두께가 두꺼운 경우, 전체로서의 압축응력이 우세해지며, 역으로 시료 S2, S3와 같이, THCVD 막의 막두께 쪽이 두꺼운 경우에는, 전체로서 인장응력이 우세해진다. S1, S3의 경우, 층간절연막 전체의 응력을 적절히 조정함에 의하여 막두께가 7 μm 이상이 되어도 크랙은 발생하지 않았다.
시료 S2에 있어서, 제6층의 THCVD 막 (23g)을 형성한 후 다시 제7층의 PECVD 막 (22i)를 형성한 때 크랙이 발생하였다. 크랙은 적층상태의 모든 절연막에 발생하였다. 실험은, 인장응력이 어느 한계를 넘으면 크랙이 발생하는 것을 보이고 있다. 실험에 의하면, 크랙 발생한계의 응력은 4∼6×105dyne/cm인 것으로 생각된다. 시료 S2에 있어서, 제6층의 성막후에 응력이 이미 5.8×105dyne/cm가 되어 있음에도 불구하고 크랙이 생기지 않고 제7층의 성막후에 응력이 저하하였음에도 불구하고 크랙이 생긴 이유는 다음과 같은 이유 때문이라고 보여진다. 즉, 제6층의 THCVD 막 (23g)는 흡습에 의해서 스트레스가 어느 정도 완화돼 있기 때문에 간신히 크랙이 발생하지 않고, 제7층의 PECVD 막 (22i)를 성막중에 플라즈마에 쐬인 THCVD 막 (23g)로부터의 탈수에 의해서 THCVD 막 (23g)의 스트레스가 부분적으로 증대한 때문이다.
또, 상기 표 6∼표 8에 보인 응력치로부터, 시료 S4∼S6에 대하여 다층 적층한 때의 각 절연막의 적층후에 있어서의 응력의 변화의 양상을 요약한 결과를 도 5A 및 5B에 보인다.
도 5A는 누적적층 막두께를 보이는 그림으로서, 종축은 선형 눈금으로 표시한 누적적층 막두께(μm)를 나타내고 횡축은 적층수를 나타낸다. 도 5B는 각 절연막의 적층후에 있어서의 응력의 변화의 양상을 보이는 특성도로서, 종축은 선형 눈금으로 표시한 응력치(×105dyne/cm)를 나타내고 횡축은 적층수를 나타낸다.
도 5A 및 도 5B에 보인 바와 같이, 셋의 시료 S4 내지 S6은 THCVD 막이 PECVD 막보다 두껍게 돼 있는 경우로, S4 및 S5에 크랙이 발생하였고 S6에는 크랙이 발생하지 않았다. 이 경우에도, 도 4A 및 4B의 경우와 같이, 크랙 발생한계의 응력은 4 내지 6×105dyne/cm로 생각된다. 또, 별도의 실험으로, 알루미늄 막 상에서는 절연막의 크랙이 생기지 않는 응력범위가 +2×105dyne/cm 이하임을 알았다.
아울러, 시료 S2∼S7에 대해 다층 적층한 때의 적층후에 있어서의 흡습 전후에 있어서의 응력의 변화의 양상에 대하여 조사한 결과를 도 6에 보인다.
도 6은 흡습 전후에 있어서의 응력의 변화의 양상을 보이는 특성도로서, 종축은 선형 눈금으로 나타낸 적층막의 평균 응력치(×109dyne/cm2)를 나나태고, 횡축은 흡습 전후의 때를 나타낸다. 상기의 실험에 있어서, 시료의 주위의 습도는 40% 정도이며 흡습하는 것은 모든 적층막중 주로 열 CVD 막인 것으로 보인다.
도 6에 보인 바와 같이, 최상층이 THCVD 막인 시료 S4∼S7에 있어서는, PECVD 막인 시료 S2, S3에 비해 흡습에 따른 응력변동이 크다는 것을 알수 있다. 시료 S4∼S7에 있어서는 흡습에 의해 압축응력 쪽으로 시프트돼 있다. 응력변동을 억제할 필요가 있는 경우에는, PECVD 막을 최상층으로 하는 것이 바람직하다. 달리, 별도의 실험에 의하면, 성막후에 플라즈마를 조사하는 것이 응력변동을 억제하는 데 유효하다는 것도 확인되고 있다.
이상의 실험 결과, 적층막 전체의 응력은 하기의 식에 의하여 계산할 수 있다는 것을 알았다. 즉,
n
적층막 전체의 응력(δT) = Σ (ti×δi)
i = 1
단, n은 전 층수, ti는 제i층의 절연막의 막두께(cm), δi는 제i층의 절연막의 응력(dyne/cm)이다. 절연막의 응력의 형태는, 인장응력의 경우를 정(正)으로 하고 압축응력의 경우를 부(負)로 한다.
플라즈마 CVD 막의 응력치 δ를 -3×109dyne/cm2로 하고, 열 CVD 막의 응력치 δ를 +2×109dyne/cm2으로 하여 상기 계산식으로 게산한 응력치는 표 3∼표9의 측정된 응력치와 정확히 일치한다는 것을 확인하였다.
또, 크랙이 생기지 않는 응력범위는 S2, S4, S5에서 대개 +3×105dyne/cm 임을 알 수 있다. 이는, 열 CVD 법에 따른 실리콘 산화막의 응력을 2×109dyne/cm2으로 하면, 열 CVD 법에 따른 실리콘 산화막의 막두께에 환산하여 거의 1.5 μm로 된다.
따라서, 계산식의 적층막 전체의 응력을 응력한계(Si막 층 상체서는 +3×105dyne/cm, 알루미늄막 층 상에서는 +2×105dyne/cm)에 설정하여 이 응력을 넘지 않도록 개별 절연막의 막두께와 응력을 결정하면, 층간절연막의 크랙의 발생을 방지할 수가 있다.
플라즈마 CVD 에 의한 절연막의 응력 및 열 CVD 법에 의한 절연막의 응력은 하기와 같이 성막방법과 성막조건에 의해서 조정할 수가 있다.
예를 들면, 플라즈마 CVD 법에 의한 절연막의 응력조정은 가스의 종류, 가스 유량, 플라즈마 생성전력의 주파수, 피퇴적 기판에의 바이어스 전력, 성막온도 등에 의해 가능하다. 그 실험예를 도 7A 내지 도 7E에 보인다. 실험예에서는 TEOS+O2계의 반응까스를 이용하고 있으나, TMS+NO2계의 반응가스를 이용한 때에도 마찬가지로 응력조정이 가능하다.
또한, 열 CVD 법에 의한 절연막의 응력조정은 가스의 종류, 가스 유량(산소중의 오존 농도를 포함), 성막온도, 성막 레이트, 등등에 의해 가능하다. 그 실험예를 도 8A 내지 도 8C에 보인다. 성막가스로서 TEOS/O3의 반응가스를 사용하고 있다.
통상, 열 CVD 법에 의해 형성된 절연막은 성막 후에 수분을 흡수함에 의해서 막의 응력이 가끔 압축응력쪽에 시프트돼 있다. 따라서, 플라즈마 조사로, 막중에서 수분을 제거하여, 막의 응력을 인장응력쪽으로 시프트시킬 수 있다. 이에 의해서 절연막의 응력을 안정화시키는 것이 가능하다.
(2) 제 2의 실시양태
도 9A 내지 도 9C는 본 발명의 제 2의 실시양태에 따른 층간절연막을 구성하는 절연막의 조합에 대하여 보이는 단면도이다.
도 9A는 피퇴적 기판 (101) 상에 플라즈마 CVD 법에 따른 절연막 (14a, 14b)와 열 CVD 법에 따른 절연막 (15a)가 교호로 적층된 구조를 보인다. 피퇴적 기판 (101)은 바도체 기판 (11) 사에 형성된 바탕 절연막 (12)와 그 위에 형성된 배선층 (13)으로 구성돼 있다.
상기의 구조에서는, PECVD 막 (14a, 14b)의 두께가 두껍기 때문에, 응력의 계산식에 의해 적층막 전체의 응력을 계산하면, 적층막 전체의 응력은 압축응력이 우세하게 된다. 에에 따라, 크랙의 발생을 방지할 수가 있다. 또, 압축응력의 절대치가 너무 커지지 않게 하려는 경우에는, 응력의 계산식의 적층막 전체의 응력의 상한(크랙 발생의 억제를 위한 인장응력의 상한치)과 함께 응력의 하한(압축응력의 하한)을 정하여 그 범위에 들도록 PECVD 막 (14a, 14b) 및 THCVD 막 (15a)의 막두께와 응력을 조정하여야 한다.
도 9B는 도 9A의 적층순서와는 역으로, 피퇴적 기판 (101) 상에 열 CVD 법에 따른 절연막 (15b, 15c)와 플라즈마 CVD 법에 따른 절연막 (14c)가 교호로 적층된 구조를 보이고 있다.
상기의 구조에서는 THCVD 막 (15b, 15c)의 막두께가 두껍기 때문에, 응력의 계산식에 의해 막전체의 응력을 계간하면, 막 전체의 응력은 인장응력이 우세하게 된다. 응력의 계산식의 적층막 전체의 응력을 크랙 발생을 억제하기 위한 인장응력의 상한치 이내가 되게 하여 PECVD 막 (14b) 및 THCVD 막 (15b, 15c)의 막두께와 응력을 조정한다. 이에 의해, 크랙의 발생을 방지할 수가 있다.
도 9C는 도 9A, 도 9B와는 적층절연막의 재료가 달라, 피퇴적 기판 (101) 상에 열 CVD 법에 따른 불순물을 함유하지 않는 실리콘 산화막(NSG 막) (15d)와, 열 CVD 법에 따른 적어도 인 및 보론의 어느 것인가를 함유하는 불순물함유 절연막 (16)이 교호로 적층된 구조를 나타내고 있다. 불순물함유 절연막 (16)으로서 PSG 막, BPSG 막, 또는 BSG 막은 대개 +5×108dyne/cm2의 인장응려이 있다.
응력의 계산식에 의해 적층막 전체의 응력을 계산하면, 인장응력이 되나, 불순물함유 절연막 (16)을 혼재시킴으로써, 불순물을 함유하지 않는 실리콘 산화막(NSG 막) (15d) 만을 적층한 경우와 비해 인장응력을 저감시킬 수가 있다. 따라서, 층간절연막의 막두께를 특히 두껍게 하고자 할 경우, 불순물함유 절연막 (16)을 적의 혼용함으로써, NSG 막 만의 경우에 비해 막두께를 두껍게 하는 것이 가능하다.상기의 구조에서 층간절연막을 구성하는 절연막은 3층이지만, 4층 이상의 층수로 요도 좋고, 2층이어도 좋다. 또, 배선은 1층이지만, 배선을 복수층으로 하여 각 배선간에 상기의 층간절연막을 개재시킬 수가 있다.
(3) 제 3의 실시양태
이하에, 본 발명의 제 3의 실시양태에 따른 반도체장치와 그의 제조방법에 대하여 도 10A를 참조하면서 설명한다. 도 10A는 4층의 배선을 혀엉한 예이다. 각 배선 간에는 본 발명의 층간 절연막 형성방법에 의헤 형성된 층간절연막이 개재돼 있다. 또, 하기의 플라즈마 CVD 법 및 열 CVD 법의 성막가스 및 성막조건은 제 1의 실시양태의 시료 S!의 작성에서 설명한 것과 같게 하였다.
도 10A에 보인 바와 같이, 피퇴적 기판 (31) 상에 막두께 0.7 μm의 알루미늄 막으로 이루어지는 배선 (33a, 33b)를 형성한다.
우선, 플라즈마 CVD 법에 의해 배선 (33a, 33b)를 피복하여 막두께 0.2 μm의 실리콘 산화막 (34a)를 형성한다.
이어서, 열 CVD 법에 의해 실리콘 산화막 (34a) 상에 막두께 0.5 μm의 실리콘 산화막 (35a)를 형성한다.
다음, 플라즈마 CVD 법에 의해 실리콘 산화막 (35a) 상에 막두께 0.9 μm의 실리콘 산화막 (34b)를 형성한다.
잇따라서, CMP 법(화학기계 연마법)에 의해 실리콘 산화막 (34b)를 연마하여 실리콘 산화막 (34b)의 표면을 평탄화한다. 이에 의해 제1층의 배선 (33a, 33b)를 피복하는, 막두께 1.6 μm의 제1층의 층간절연막 (1L)의 형성이 완료된다.
그 다음, 평탄화된 실리콘 산화막 (34b) 상에 막두께 0.95 μm의 알루미늄막으로 이루어지는 제2층의 배선 (33c, 33d)를 형성한다.
이어서, 상기의 공정을 반복하여 막두께 1.85 μm의 제2층의 층간절연막 (2L)을 형성한다. 제2층의 층간절연막 (2L)은 플라즈마 CVD 법에 따른 막두께 0.1 μm의 실리콘 산화막 (34c)와 열 CVD 법에 따른 막두께 0.45 μm의 실리콘 산하막 (35b)와, 플라즈마 CVD 법에 따른 막두께 1.3 μm의 실리콘 산화막 (34d)로 이루어져 있다.
다음, 제2층의 층간절연막 (2L) 상에 막두께 0.95 μm의 알루미늄 막으로 이루어지는 제3층의 배선 (33e, 33f)와, 1.85 μm의 두께의 제3층의 층간절연막 (3L)을 형성한다. 제3층의 층간절연막은 플라즈마 CVD 법에 따른 막두께 0.1 μm의 실리콘 산화막 (34e)와, 열 CVD 법에 따른 막두께 0.45 μm의 실리콘 산하막 (35c)와, 플라즈마 CVD 법에 따른 막두께 1.3 μm의 실리콘 산화막 (34f)로 이루어져 있다.
잇따라서, 제3층의 층간절연막 (3L) 상에 막두께 0.95 μm의 알루미늄 막으로 이루어지는 제4층의 배선 (33g, 33h)와, 제3층의 층간절연막 (3L) 상에 1.85 μm의 두께의 제4층의 피복 절연막 (4L)을 이 순서로 형성한다. 피복 절연막 (4L)은 플라즈마 CVD 법에 따른 막두께 0.1 μm의 실리콘 산화막 (34g)와, 열 CVD 법에 따른 막두께 0.45 μm의 실리콘 산하막 (35d), 및 플라즈마 CVD 법에 따른 막두께 1.3 μm의 실리콘 산화막 (34h)로 이루어져 있다.
이상에 의하여, 4층의 배선과 배선간에 개재하는 층간절연막 (1L∼3L)과 배선을 피복하는 제4층의 피복 절연막 (4L)이 형성된다. 도시돼 있지는 않으나, 각 층간 베선중의 소정의 배선 간은 도선층이 묻히는 층간절연막 (1L∼3L)에 형성된 비어홀(via hole)을 통하여 접속돼 있다.
이와 같이 형성된 반도체장치의 누적응력의 변화의 양상을 도 10B에 보인다.
도 10B는 도 10A에 따라 적층된 절연막의 누적 적층두께와 누적 응력의 실측치와 계산치와의 관계를 나타내는 특성도이다. 도 10B의 종축은 선형 눈금으로 표시한 누적 적층두께(μm)이고 횡축은 선형 눈금으로 표시한 응력치(×105dyne/cm)이다. 측정점이 층수와 일치하지 않는 것은 인접하는 플라즈마 CVD 법에 따른 실리콘 산화막 (34b와 34c), (34d와 34e), (34f와 34g)와를 각각 1점에 합쳤기 때문이다.
도 10B에 나타낸 결과에 의하면, 실제의 반도체장치와 같은 다층구조에 있어서도 절연막의 누적 적층막두께와 누적 응력의 관계는 실측치와 계산치가 거의 일치하였다. 누적 응력이 제 1의 실시양태에서 구한 응력한계 3×105dyne/cm를 초과하여도 크랙이 발생하지 않은 것은 이하의 이유에서이다. 즉, 실제의 응력한계 3×105dyne/cm 보다 더 크고, 절연막에 이상한 결함이 있은 경우에 보다 작은 응력한계가 되나, 이 경우에도 크랙이 생기지 않는 치로하고 있기 때문이다.
상기에 따라, 적층된 층간절연막 등 (1L∼4L) 전체의 응력이 응력한계(절연막 상에서는 3×105dyne/cm, 알루미늄 층 상에서는 2×105dyne/cm)를 넘지 않도록 막두께를 설정하면, 각 층간절연막에 크랙이 발생시키지 않고 임의의 층수의 배선을 적층하는 것이 가능하다.
또, 상기의 응력한계를 더 좁게 한정함에 의해, 크랙의 발생을 억함과 동시에 응력으로 인한 웨이퍼의 만곡, 반도체장치 특성의 열화를 방지하며, 또한 배선, 예를 들어 알루미늄 배선의 스트레스 마이그레이션 또는 일렉트로마이그레이션을 방지할 수가 있다.
또, 층간연막 등의 크랙의 발생 등과 배선의 바이그레이션 등을 방지하면서, 응력조정된 층간절연막을 통하여 배선을 다층으로 적층함으로써, 반도체장치의 고밀도화를 달성할 수가 있다.
한편, 상기에서는 배선 (33a 내지 33h)에 형성된 절연막의 응력은 실측도 계산도 하지 않고 있으나, 상기한 바와 같이 배선 (33a 내지 33h) 상과 배선 (33a 내지 33h)가 형성돼 있지 않은 부분에서는 절연막의 막두께와 응력한계가 다르기 때문에, 각 부분마다 제 1의 실시양태에서 두출한 계산식에 따라서 막두께에 대한 응력을 계산하여, 각 부분의 응력이 응력의 설정범위에 들도록 막두께를 결정하는 것이 필요하다.
이상과 같이, 본 발명의 층간절연막의 형성방법에 의하면, 상이한 응력이 있는 절연막을 혼재시키어 피퇴적 기판 상에 적층하여, 전체의 응력이 조정된 다층을 형성하고 있다.
따라서, 다층 절연막 전체의 응력을 절연막의 크랙한계의 응력치 이하에 조정하며, 또는 응력에 따른 웨이퍼의 만곡과 반도체장치의 특성 열화등이 일어나지 않는 응력치 이내에 조정하는 것이 가능하다.
또 형성하는 절연막의 막두께의 조정이나 성막가스의 종류 또는 성막조건을 조정함에 의하여 절연막의 응력치를 조정할 수가 있다. 이 경우, 실험에 의해 정밀함이 확인된 계산식을 이용하여 층간절연막 전체의 응력을 정밀하게 계산하는 것이 가능하다.
본 발명의 반도체장치 및 그의 제조방법에 의하면, 상기의 층간절연막의 형성방법에 따라, 배선을 피복하여 응력이 조정된 층간절연막을 형성하고 있다.
이에 따라, 층간절연막의 응력을 적당히 조정함에 의하여 층간절연막의 크랙의 발생, 응력으로 인한 웨이퍼의 만곡, 반도체장치의 특성 열화, 등등을 방지할 수 있는 동시에 배선, 예를 들어 알루미늄 배선의 스트레스 마이그레이션과 일렉트로마이그레이션을 방지할 수가 있다. 또, 층간절연막의 크랙의 발생, 배선의 마이그레션 등을 방지하면서, 응력이 조정된 층간절연막을 통하여 배선을 다층레 적층하는 것이 가능하여, 반도체장치의고밀도화를 달성할 수가 있다.
본 발명의 범위는 상기의 실시예에 한정되는 것은 아니며, 그들 이외에도 여러가지의 형태를 함유하는 것이다.

Claims (15)

  1. 피퇴적 기판 상에, 인장응력이 있는 절연막(23a 내지 23d)과 압축응력이 있는 절연막(22a 내지 22e)을 교호로 적층하여 전체의 응력이 조정된 적층절연막을 형성하는 것을 특징으로 하는 응력조정된 절연막의 형성방법.
  2. 제 1 항에 있어서,
    상기 적층절연막 전체의 응력조정은,
    n
    적층막 전체의 응력(δT) = Σ (ti×δi)
    i = 1
    〔단, ti는 상기 응력조정된 절연막의 제i층의 절연막의 막두께이고, δi는 상기 응력조정된 절연막의 제i층의 절연막의 응력이다(인장응력은 정(正)이고 압축응력은 부(負)이다).
    에 따라 행해지는 응력조정된 절연막의 형성방법.
  3. 제 2 항에 있어서,
    상기 적층절연막 전체의 응력(δT)은 +3×105dyne/cm 이하의 인장응력 또는 압측응력인 응력조정된 절연막의 형성방법.
  4. 제 1 항에 있어서,
    상기 절연막은 실리콘 산화막과, 적어도 인 및 보론 중의 어느 것을 함유하는 실리콘함유 절연막인 응력조정된 절연막의 형성방법.
  5. 제 1 항에 있어서,
    상기 인장응력이 있는 절연막은 유기 실란과 산소함유 가스을 포함하는 반응가스를 열에 의해 반응시키어 퇴적되는 응력조정된 절연막의 형성방법.
  6. 제 5 항에 있어서,
    상기 반응가스는 불순물함유 가스를 더 포함하는 응력조정된 절연막의 형성방법.
  7. 제 5 항에 있어서,
    상기 인장응력이 있는 절연막의 성막후에 그 인장응력이 있는 절연막에 플라즈마 조사하는 응력조정된 절연막의 형성방법.
  8. 제 1 항에 있어서,
    상기 압축응력이 있는 절연막은 유기 실란과 산소함유 가스를 포함하는 혼합가스를 플라즈마화하여 반응시키어 퇴적시키는 응력조정된 절연막의 형성방법.
  9. 제 5 항 또는 제 8 항에 있어서,
    상기 유기 실란은 알킬실란 또는 알릴실란(일반식: RnSiH4-n(n=1∼4)), 알콕시실란(일반식: (RO)nSiH4-n(n=1∼4)), 쇄상 실록산(일반식: RnH3-nSiO(RkH2-kSiO)m
    SiH3-nRn(n=1∼3; k=0∼2; m≥0), 쇄상 실록산의 유도체(일반식: (RO)nH3-nSiOSiH3- n(OR)n(n=1∼3), 및 환상 실록산(일반식: (RkH2-kSiO)m(k=1, 2; m≥2))(다만, R은 알킬 기, 알릴 기, 또는 그의 유도체)으로 이루어지는 군으로부터 선택되는 것인 응력조정된 절연막의 형성방법.
  10. 제 5 항 또는 제 8 항에 있어서,
    상기 산소함유 가스는 오존(O3), 산소(O2), N2O, NO2, CO, CO2및 H2O로 이루어지는 군으로부터 선택되는 것인 응력조정된 절연막의 형성방법.
  11. 제 5 항 또는 제 8 항에 있어서,
    상기 각 절연막이 가지는 절연특성을 조정하기 위한 각 절연막의 성막조건은 플라즈마 생성 전련의 주파수, 상기 피퇴적 기판에의 바이어스 전력, 성막온도, 가스의 종류 및 가스의 유량으로 이루어지는 군으로부터 선택되는 적어도 하나인 응력조정된 절연막의 형성방법.
  12. 기판(31) 상의 배선(33a, 33b)을 피복하여, 인장응력이 있는 절연막(35a)과 압축응력이 있는 절연막(34a, 34b)를 교호로 적층하여 전체의 응력이 조정된 적층절연막을 형성하는 반도체장치의 제조방법.
  13. a) 기판(31) 상에 배선(33a, 33b)을 형성하는 공정과;
    b) 상기 배선(33a, 33b)을 상기 기판(31) 상에 피복하여, 인장응력이 있는 절연막(35a)과 압축응력이 있는 절연막(34a, 34b)을 교호로 적층하여 전체의 응력이 조정된 적층절연막(1L)을 형성하는 공정; 및
    c) 상기 a)와 b)의 공정을 반복하여, 배선(33a 내지 33h)과 응력조정된 적층절연막(1L 내지 4L)을 교호로 적층하는 공정,
    을 가진 반도체장치의 제조방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 배선의 재료는 알루미늄인 반도체장치의 제조방법.
  15. 제 12 항 또는 제 13 항의 반도체장치의 제조방법에 따라 제조된, 반도체 장치
KR1019970036312A 1996-12-25 1997-07-31 응력조정된 절연막의 형성방법,반도체장치 및 그의 제조방법 KR100287930B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-346351 1996-12-25
JP34635196A JP3226816B2 (ja) 1996-12-25 1996-12-25 層間絶縁膜の形成方法、半導体装置及びその製造方法
JP??8-346351 1996-12-25

Publications (2)

Publication Number Publication Date
KR19980063389A true KR19980063389A (ko) 1998-10-07
KR100287930B1 KR100287930B1 (ko) 2001-06-01

Family

ID=18382827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970036312A KR100287930B1 (ko) 1996-12-25 1997-07-31 응력조정된 절연막의 형성방법,반도체장치 및 그의 제조방법

Country Status (6)

Country Link
US (1) US20010023125A1 (ko)
EP (1) EP0851480B1 (ko)
JP (1) JP3226816B2 (ko)
KR (1) KR100287930B1 (ko)
DE (1) DE69707828T2 (ko)
TW (1) TW356571B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990081277A (ko) * 1998-04-28 1999-11-15 윤종용 절연막의 응력 제어 방법
KR100320311B1 (ko) * 1998-06-01 2002-01-10 마찌다 가쯔히꼬 응력이 가해진 제 1막을 제 2막을 덮도록 형성하는 방법 및 이 방법에 의해 제조된 응력이 가해지는 웨이퍼, 제 2막을 덮는 아모르퍼스 불화 탄소(a-F:C)막 상에 압축 응력을 형성하는 방법 및 이 방법에 의해 제조되는 응력이 가해지는 웨이퍼, 제 1막과 제 2막 사이에 장력이 없는 인터페이스를 형성하는 방법
US6642157B2 (en) 1999-12-28 2003-11-04 Canon Sales Co., Inc. Film forming method and semiconductor device
WO2009145461A2 (ko) * 2008-04-03 2009-12-03 (주)케이아이자이맥스 세라믹 인쇄회로기판의 원판 및 그 원판의 제조 방법
KR20150141910A (ko) * 2014-06-10 2015-12-21 에스피티에스 테크놀러지스 리미티드 기판
KR20190095130A (ko) * 2018-02-05 2019-08-14 도쿄엘렉트론가부시키가이샤 보론계 막의 성막 방법 및 성막 장치
KR102271158B1 (ko) 2020-12-22 2021-06-29 조아라 세라믹 롤러

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000073343A (ko) * 1999-05-10 2000-12-05 김영환 반도체 장치의 배선구조
US6534870B1 (en) 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
GB2358285A (en) * 1999-08-30 2001-07-18 Lucent Technologies Inc Interlevel dielectrics
KR100486333B1 (ko) * 2000-07-21 2005-04-29 가부시끼가이샤 한도따이 프로세스 켄큐쇼 반도체 장치 및 그 제조 방법
US6500752B2 (en) * 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
US6835669B2 (en) 2000-07-21 2004-12-28 Canon Sales Co., Inc. Film forming method, semiconductor device and semiconductor device manufacturing method
JP2003100738A (ja) * 2001-09-25 2003-04-04 Jsr Corp 積層体、積層体の形成方法、絶縁膜ならびに半導体用基板
KR100448714B1 (ko) * 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
DE102004031744A1 (de) * 2004-06-30 2006-07-27 Advanced Micro Devices, Inc., Sunnyvale Eine Technik zur Herstellung einer dielektrischen Zwischenschicht über einer Struktur mit eng beabstandeten Leitungen
US7638859B2 (en) 2005-06-06 2009-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with harmonized stress and methods for fabricating the same
JP2007005627A (ja) * 2005-06-24 2007-01-11 Sony Corp 半導体装置の製造方法
US7563704B2 (en) * 2005-09-19 2009-07-21 International Business Machines Corporation Method of forming an interconnect including a dielectric cap having a tensile stress
US7858532B2 (en) * 2007-08-06 2010-12-28 United Microelectronics Corp. Dielectric layer structure and manufacturing method thereof
WO2010035481A1 (ja) * 2008-09-26 2010-04-01 ローム株式会社 半導体装置および半導体装置の製造方法
DE102008054069B4 (de) * 2008-10-31 2016-11-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem
US20120015113A1 (en) * 2010-07-13 2012-01-19 Applied Materials, Inc. Methods for forming low stress dielectric films
CN102446839A (zh) * 2011-10-21 2012-05-09 上海华力微电子有限公司 一种前金属介电质层的淀积方法
CN104167385B (zh) * 2013-05-16 2017-03-15 中芯国际集成电路制造(上海)有限公司 改善互连工艺中半导体器件可靠性的方法
JP6589277B2 (ja) 2015-01-14 2019-10-16 富士電機株式会社 高耐圧受動素子および高耐圧受動素子の製造方法
JP6919137B2 (ja) * 2017-05-11 2021-08-18 新日本無線株式会社 半導体装置の製造方法
CN108376652B (zh) * 2018-03-05 2019-08-30 长江存储科技有限责任公司 晶圆键合方法、晶圆键合结构及调整晶圆变形量的方法
TWI843943B (zh) * 2021-03-24 2024-06-01 世界先進積體電路股份有限公司 半導體元件及其形成方法
US11973021B2 (en) * 2021-09-17 2024-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764475A (en) * 1986-12-01 1988-08-16 The University Of British Columbia Pancreas dependant immunoassay for determining subpopulations of monoclonal antibodies to somatostatin.
JPH084109B2 (ja) * 1987-08-18 1996-01-17 富士通株式会社 半導体装置およびその製造方法
US5098865A (en) * 1989-11-02 1992-03-24 Machado Jose R High step coverage silicon oxide thin films
JPH03151637A (ja) * 1989-11-09 1991-06-27 Kowa Kurieitaa:Kk 半導体装置の製造方法及びプラズマcvd装置
CA2006174A1 (en) * 1989-12-20 1991-06-20 Luc Ouellet Method of making crack-free insulating films with sog interlayer
US5250468A (en) * 1990-02-05 1993-10-05 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including interlaying insulating film
JPH0719777B2 (ja) * 1990-08-10 1995-03-06 株式会社半導体プロセス研究所 半導体装置の製造方法
JP3332467B2 (ja) * 1993-04-06 2002-10-07 三洋電機株式会社 多結晶半導体の製造方法
US5500312A (en) * 1994-10-11 1996-03-19 At&T Corp. Masks with low stress multilayer films and a process for controlling the stress of multilayer films

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990081277A (ko) * 1998-04-28 1999-11-15 윤종용 절연막의 응력 제어 방법
KR100320311B1 (ko) * 1998-06-01 2002-01-10 마찌다 가쯔히꼬 응력이 가해진 제 1막을 제 2막을 덮도록 형성하는 방법 및 이 방법에 의해 제조된 응력이 가해지는 웨이퍼, 제 2막을 덮는 아모르퍼스 불화 탄소(a-F:C)막 상에 압축 응력을 형성하는 방법 및 이 방법에 의해 제조되는 응력이 가해지는 웨이퍼, 제 1막과 제 2막 사이에 장력이 없는 인터페이스를 형성하는 방법
US6642157B2 (en) 1999-12-28 2003-11-04 Canon Sales Co., Inc. Film forming method and semiconductor device
WO2009145461A2 (ko) * 2008-04-03 2009-12-03 (주)케이아이자이맥스 세라믹 인쇄회로기판의 원판 및 그 원판의 제조 방법
WO2009145461A3 (ko) * 2008-04-03 2010-01-21 주식회사 코리아 인스트루먼트 세라믹 인쇄회로기판의 원판 및 그 원판의 제조 방법
KR20150141910A (ko) * 2014-06-10 2015-12-21 에스피티에스 테크놀러지스 리미티드 기판
KR20190095130A (ko) * 2018-02-05 2019-08-14 도쿄엘렉트론가부시키가이샤 보론계 막의 성막 방법 및 성막 장치
US11145522B2 (en) 2018-02-05 2021-10-12 Tokyo Electron Limited Method of forming boron-based film, and film forming apparatus
KR102271158B1 (ko) 2020-12-22 2021-06-29 조아라 세라믹 롤러

Also Published As

Publication number Publication date
EP0851480B1 (en) 2001-10-31
EP0851480A3 (en) 1998-07-29
EP0851480A2 (en) 1998-07-01
DE69707828T2 (de) 2002-06-20
US20010023125A1 (en) 2001-09-20
DE69707828D1 (de) 2001-12-06
TW356571B (en) 1999-04-21
KR100287930B1 (ko) 2001-06-01
JPH10189577A (ja) 1998-07-21
JP3226816B2 (ja) 2001-11-05

Similar Documents

Publication Publication Date Title
KR100287930B1 (ko) 응력조정된 절연막의 형성방법,반도체장치 및 그의 제조방법
US5721156A (en) Method of manufacturing a semiconductor device with a planarized integrated circuit
US5334552A (en) Method for fabricating a semiconductor device having a multi-layered interconnection structure
US5567661A (en) Formation of planarized insulating film by plasma-enhanced CVD of organic silicon compound
JPH09186146A (ja) 半導体装置およびその製造方法
JPH07169833A (ja) 半導体装置及びその製造方法
JP4032044B2 (ja) 成膜方法、半導体装置の製造方法及び半導体装置
US20070264819A1 (en) Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer
US6211570B1 (en) Semiconductor device having a multilayer interconnection structure
US5716888A (en) Stress released VLSI structure by void formation
US20060099725A1 (en) Semiconductor device and process for producing the same
US6534870B1 (en) Apparatus and method for manufacturing a semiconductor device
JP2006024641A (ja) 半導体装置およびその製造方法
US6657299B2 (en) Semiconductor with a stress reduction layer and manufacturing method therefor
US6841878B1 (en) Integrated circuit with improved RC delay
US6888225B2 (en) Process of final passivation of an integrated circuit device
US11955344B2 (en) Methods and structures for changing wafer bow
US6420277B1 (en) Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure
JP2000307004A (ja) 窒化珪素コンポジットhdp/cvdプロセス
JP3315907B2 (ja) 半導体装置の製造方法
KR100567021B1 (ko) 반도체 장치의 fsg의 층간 절연막 형성방법
JPH05102326A (ja) 半導体装置
US7018942B1 (en) Integrated circuit with improved RC delay
KR100772552B1 (ko) 반도체 소자의 리페어식각 방법
JPH0236534A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee