JP6919137B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に高電圧が印加可能な素子を備えた半導体装置の製造方法に関する。

近年普及が進んでいるハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。

図６は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、平滑コンデンサ１０２を介してインバータ回路１０３にその昇圧電圧を供給することでモータ駆動用の３相交流電圧に変換し、車両駆動用のモータＭに供給する構成となっている。

この種のモータ駆動装置１００では、昇圧電圧を監視するため電圧検出回路１０４を備え、バッテリＢの正側に接続するノードＮ１とバッテリＢの負側に接続するノードＮ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。

高電圧を検出するための電圧検出回路１０４は、オペアンプと抵抗素子とで構成することができる。図６に示す電圧検出回路１０４をオペアンプ２０１と抵抗素子２０２とで構成した例を図７に示す。図７に示す電圧検出回路２００は、直列に接続された抵抗２０２ａ、抵抗２０２ｂが、バッテリＢの正側の高電圧を分圧するための素子で、図６に示すバッテリＢの正極側に接続するノードＮ１に端子Ｎ１１を接続し、他端を車体に接地し、抵抗２０２ａと抵抗２０２ｂの直列接続点は、オペアンプ２０１の非反転入力端子に接続している。

一方、直列に接続された抵抗２０２ｃ、抵抗２０２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、図６に示すバッテリＢの負極側に接続するノードＮ２に端子Ｎ１２を接続し、他端は車体に接地し、抵抗２０２ｃと抵抗２０２ｄの直列接続点は、オペアンプ２０１の反転入力端子に接続している。

抵抗２０２ｅは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｅの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続している。電圧検出回路２００の出力端子ＯＵＴから出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。

ところで、ハイブリット車や電気自動車のモータ駆動装置に用いられるような高電圧を検出する電圧検出回路を、通常の半導体装置の製造工程に従いオペアンプと抵抗素子からなる集積回路チップで形成し、リードフレームに実装し、樹脂封止して形成しようとすると、高電圧が印加されるリード間や、近傍に配置している他のリードとの間で放電が発生し、使用することができないという問題があった。

そこで本願出願人は、独自の構造の半導体装置を提案している（特許文献１）。本願出願人が先に提案した半導体装置は、図８に示すように抵抗素子を主な構成要素とする第１のチップＣ１とオペアンプを主な構成要素とする第２のチップＣ２とを備え、高電圧が印加される２本のリード端子Ｌ１、Ｌ２を樹脂封止された半導体装置の一辺側にそれぞれ間隔を拡げて配置し、対向する反対側に高電圧が印加されない残りのリード端子を配置する構成としている。またリード端子間に、封止樹脂Ｒを埋め込み、放電を防止する構造としている。

本願出願人が先に提案した半導体装置は、高電圧が印加されるリード端子を相互に離間する構造とすることで絶縁耐性の向上が確認された。しかしながら、さらなる絶縁耐性向上の要請に対しては十分とは言えない。特に、高電圧が印加される抵抗素子を主な構成要素とする第１のチップＣ１の絶縁耐圧の向上が望まれている。

一般的に、高耐圧の抵抗素子を備えた半導体装置は、ＳＯＩ基板やサファイア基板上に抵抗素子を配置する構造としていた。しかし、ＳＯＩ基板やサファイア基板は高価なため半導体装置の製造コストが高くなってしまう。そこで安価な方法として、シリコン基板上に厚いシリコン酸化膜（絶縁膜）を積層形成し、このシリコン酸化膜上に抵抗素子を配置する構造とすることも知られている（特許文献２）。

特開２０１６−１３６６０８号公報 特開平０８−２４１９５９号公報

２０００Ｖを超える非常に高い耐圧特性を備えた半導体装置を安価に形成しようとすると、シリコン基板上に厚い絶縁膜（具体的には８μｍ以上）を形成すれば良い。しかし、厚いシリコン酸化膜を熱酸化法により形成する場合、２４時間を超える熱酸化時間が必要となり、製造方法として採用することは難しい。そこでＣＶＤ法によりシリコン酸化膜を形成する方法が採用される。

しかしＣＶＤ法によりシリコン酸化膜を形成する方法を採用しても、シリコン酸化膜に生じる応力によってシリコン基板が反り、後工程の半導体製造装置への搬送ができなくなるという問題が発生することが知られている。また、３μｍ程度以上のシリコン酸化膜を一度に堆積させるとシリコン酸化膜にクラックが発生し、十分な耐圧が得られないという問題点があった。

本発明は、上記問題点を解消し、非常に高い耐圧特性に優れた回路素子を備えた半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、シリコン基板の表面にシリコン酸化膜を形成する工程と、該シリコン酸化膜上に複数の回路素子を形成する工程と、該複数の回路素子を搭載したシリコン基板を切断し、回路素子を備えた個々の半導体装置に個片化する工程と、を含む半導体装置の製造方法において、前記シリコン酸化膜を形成する工程は、シリコン基板表面に常圧ＣＶＤ法により引張応力のシリコン酸化膜を堆積させ、加熱処理を行い、前記引張応力のシリコン酸化膜を圧縮応力のシリコン酸化膜とする第１工程と、該圧縮応力となったシリコン酸化膜上に常圧ＣＶＤ法により引張応力のシリコン酸化膜を堆積させ、該引張応力のシリコン酸化膜を加熱し、圧縮応力のシリコン酸化膜とする第２工程とからなり、前記圧縮応力のシリコン酸化膜を形成する前記第２工程を複数回繰り返し行うことを特徴とする。

本願請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記第２工程により圧縮応力の前記シリコン酸化膜を形成した後あるいは前に、前記シリコン基板の裏面に圧縮応力の膜を形成する工程を含み、該圧縮応力の膜を裏面に形成した前記シリコン基板表面の前記シリコン酸化膜上に前記複数の回路素子を形成することを特徴とする。

本発明の半導体装置の製造方法によれば、シリコン基板上に常圧ＣＶＤ法によりクラックが生じない程度の薄いシリコン酸化膜を堆積しその後熱処理を行う工程を繰り返すことで、８μｍ程度のシリコン酸化膜を簡便に形成することが可能となる。本発明により形成した厚いシリコン酸化膜は、クラックが発生することがなく非常に高い耐圧特性を得ることができる。

さらに本発明によりシリコン酸化膜を形成したシリコン基板の裏面に、ポリシリコンのような圧縮応力の膜を形成することで、シリコン基板表面に形成されるシリコン酸化膜に起因するシリコン基板の反りを修正することができる。

本発明の半導体装置の製造方法により形成したシリコン酸化膜上に回路素子として抵抗素子を形成した場合、２０００Ｖを超える耐圧特性を有する抵抗素子を形成することが可能となり、高電圧の電圧検出回路を構成する抵抗素子として使用することができる。

本発明の半導体装置の製造方法の説明図である。 本発明の半導体装置の製造方法の説明図である。 本発明の半導体装置の製造方法の説明図である。 本発明の半導体装置の製造方法の説明図である。 本発明の半導体装置の製造方法の説明図である。 モータ駆動回路の説明図である。 高電圧を検出する電圧検出回路の説明図である。 本願出願人が先に提案した半導体装置の説明図である。

本発明の半導体装置の製造方法は、シリコン基板の表面に厚いシリコン酸化膜を形成する際、常圧ＣＶＤ法により薄いシリコン酸化膜を積層して熱処理を行う。さらに熱処理を施したシリコン酸化膜上に常圧ＣＶＤ法により薄いシリコン酸化膜を積層し熱処理を行う工程を繰り返し行うことで、クラックを発生させずに８μｍ程度の厚いシリコン酸化膜を形成する。また圧縮応力となる厚いシリコン酸化膜を形成した後あるいは前に、シリコン基板の裏面にポリシリコン膜のような圧縮応力の膜を形成することで、シリコン酸化膜の形成により生じたシリコン基板の反りを修正することを可能とした。以下、実施例について詳細に説明する。

本発明の第１の実施例について説明する。まず、シリコン基板１の主表面上に常圧ＣＶＤ法により厚さ２μｍ程度のシリコン酸化膜２Ａを形成する。この厚さは、シリコン酸化膜を形成したときにクラックが生じない範囲で選択すればよい。常圧ＣＶＤ法により形成するシリコン酸化膜２Ａは引張応力の膜となり、図１に示すようにシリコン基板１はシリコン酸化膜２Ａの引張応力により、シリコン基板１側に凸形状となる反りを生じる。

次に、９００℃、３０分程度の熱処理を行う。この熱処理は、引張応力のシリコン酸化膜２Ａを緻密化させる。その結果、図２に示すように圧縮応力のシリコン酸化膜２Ｂとなり、シリコン酸化膜２Ｂ側に凸形状の反りとなる。この常圧ＣＶＤ法によるシリコン酸化膜の堆積とその後の熱処理工程が、第１工程となる。

次に高い耐圧を得るために、さらにシリコン酸化膜を積層する。この場合もシリコン酸化膜にクラックが生じない範囲の厚さとする。例えば、上記同様常圧ＣＶＤ法により厚さ２μｍ程度のシリコン酸化膜を積層形成する。上述の第１工程と異なる点は、上記第１工程ではシリコン基板上に引張応力のシリコン酸化膜を堆積させるのに対し、本工程は圧縮応力のシリコン酸化膜上に引張応力のシリコン酸化膜を堆積させる点となる。常圧ＣＶＤ法により引張応力となるシリコン酸化膜を堆積させると、図２に示すシリコン基板１の反りを緩和する。しかしその後、上述同様の熱処理を行うため、厚いシリコン酸化膜２Ｃは圧縮応力の膜となり、シリコン基板１は厚いシリコン酸化膜２Ｃの圧縮応力により、図２に示す形状よりさらに反った形状となる（図３）。この圧縮応力のシリコン酸化膜上に常圧ＣＶＤ法により引張応力のシリコン酸化膜を堆積し、その後の熱処理工程が、第２工程となる。

一般的に、シリコン基板上に連続して４μｍのシリコン酸化膜を形成すると、堆積したシリコン酸化膜にクラックが生じ、耐圧特性の劣る膜となってしまう。これに対し、本発明の製造方法によれば、クラックが生じることなく４μｍの厚いシリコン酸化膜２Ｃを形成することが可能となる。

さらに常圧ＣＶＤ法による２μｍのシリコン酸化膜の形成と熱処理（第２工程）を２回繰り返し、厚さ８μｍのシリコン酸化膜を形成することができる。先に説明したように、通常連続して８μｍのシリコン酸化膜を形成すると、シリコン酸化膜にクラックが生じ、耐圧の劣る膜となってしまう。しかし本発明によれば、クラックが生じることなく、優れた耐圧特性をもつシリコン酸化膜を形成することが可能となる。なおシリコン基板１は、シリコン酸化膜の厚さが厚くなると反りが大きくなるため、シリコン酸化膜２の厚さは、１０μｍ以下とするのが好ましい。

図３に示すように、シリコン基板１上に８μｍ程度のシリコン酸化膜を形成した場合、直径５インチの半導体基板１を用いるとシリコン基板１の周端部の反りは４０μｍ程度となり、通常のフォトリソグラフ法によりシリコン酸化膜２上に回路素子を形成することが可能となる。

また一般的な半導体装置の製造装置では、図３に示すように厚いシリコン酸化膜２Ｃ側に凸形状となる反りが生じた場合、逆側の反り（シリコン基板１側の凸形状となる反り）が生じた場合と比べて、搬送エラー等の発生が少なく、後述するように厚いシリコン酸化膜２Ｃ上に回路素子として、抵抗素子を形成することで、２０００Ｖ程度の耐圧のある半導体装置を形成することが可能となった。

次に本発明の第２の実施例について説明する。シリコン基板の反りを緩和するため、シリコン基板１の裏面に反りを緩和する別の膜を形成することも可能である。上記第１の実施例で説明したようにシリコン基板１表面に厚さ８μｍ程度のシリコン酸化膜を積層形成した場合、シリコン酸化膜は圧縮応力となる。そこで、シリコン基板の裏面に、圧縮応力となる別の膜を積層させればよい。

具体的には、シリコン基板１の両面に減圧ＣＶＤ法によりポリシリコン膜を形成した後、表面に形成したポリシリコン膜をエッチングにより除去し、シリコン酸化膜２の応力をシリコン基板１の裏面のポリシリコン膜３の応力で緩和する。

その結果、シリコン基板１の反りは修正され、より平坦化する（図４）。この平坦化により後工程を行う半導体製造装置へエラーなく搬送可能となる。なお、ポリシリコン膜３による反りの修正は、シリコン基板１の反りを修正すれば足り、必ずしも平坦化することを必須要件とするものではない。

以下、通常の製造工程に従い、上記第１の実施例あるいは第２の実施例より形成した厚いシリコン酸化膜２Ｃ表面にアルミニウム等の金属薄膜を積層形成して所定のパターニングを行い、抵抗素子の薄膜抵抗部４を形成する。図５は第２の実施例において説明した例において薄膜抵抗部４を形成した場合を示している。薄膜抵抗部４を形成した後は、全面に層間絶縁膜となるシリコン酸化膜５を形成し、先に形成した薄膜抵抗部４の一部を露出させる。全面にアルミニウム等の金属膜を形成して所定のパターニングを行い、先に形成した薄膜抵抗部４に接続する引出電極６を形成し、表面保護膜となる窒化膜７を形成する。

次に個片化する。図５に示す例では、シリコン基板１裏面にポリシリコン膜３を形成しているので、個片化の前に、シリコン基板１の裏面を研磨し、シリコン基板１を薄膜化する工程でポリシリコン膜３を除去してよい。このポリシリコン膜３の除去により、シリコン基板１の反りは大きくなるが、個片化により応力は緩和され、シリコン基板１やシリコン酸化膜２Ｃの応力の変化による薄膜抵抗部４の抵抗値の変動は大きくない。同様に、第１の実施例により形成したシリコン酸化膜２Ｃ表面に薄膜抵抗部４を形成する場合も、個片化により応力が緩和されることにより薄膜抵抗部４の抵抗値の変動は大きくない。

以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものではないことは言うまでもない。例えば、厚いシリコン酸化膜２Ｃ上に形成する素子は、薄膜抵抗部を備えた薄膜抵抗素子に限定されず、その他の回路素子であってもよい。また、堆積させるシリコン酸化膜の厚さと熱処理条件等は、適宜設定することができる。

１：シリコン基板、２：シリコン酸化膜、３：ポリシリコン膜、４：薄膜抵抗部、５：シリコン酸化膜、６：引出電極、７：窒化膜

Claims (2)

1. シリコン基板の表面にシリコン酸化膜を形成する工程と、該シリコン酸化膜上に複数の回路素子を形成する工程と、該複数の回路素子を搭載したシリコン基板を切断し、回路素子を備えた個々の半導体装置に個片化する工程と、を含む半導体装置の製造方法において、
   前記シリコン酸化膜を形成する工程は、シリコン基板表面に常圧ＣＶＤ法により引張応力のシリコン酸化膜を堆積させ、加熱処理を行い、前記引張応力のシリコン酸化膜を圧縮応力のシリコン酸化膜とする第１工程と、該圧縮応力となったシリコン酸化膜上に常圧ＣＶＤ法により引張応力のシリコン酸化膜を堆積させ、該引張応力のシリコン酸化膜を加熱し、圧縮応力のシリコン酸化膜とする第２工程とからなり、前記圧縮応力のシリコン酸化膜を形成する前記第２工程を複数回繰り返し行うことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第２工程により圧縮応力の前記シリコン酸化膜を形成した後あるいは前に、前記シリコン基板の裏面に圧縮応力の膜を形成する工程を含み、
   該圧縮応力の膜を裏面に形成した前記シリコン基板表面の前記シリコン酸化膜上に前記複数の回路素子を形成することを特徴とする半導体装置の製造方法。

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