JP5252856B2

JP5252856B2 - 半導体基板の製造方法

Info

Publication number: JP5252856B2
Application number: JP2007213092A
Authority: JP
Inventors: 雄中牟田; 昌弘松本; 典明谷
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2007-08-17
Filing date: 2007-08-17
Publication date: 2013-07-31
Anticipated expiration: 2027-08-17
Also published as: JP2009049144A

Description

本発明は、回路素子を表面に備え、電極をその裏面に備えた半導体基板の製造方法に関するものである。

従来、図１に示すように、Ｓｉを主体として構成される半導体基板の表面にMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を設け、その裏面に、Ｔｉ層（厚さ１００ｎｍ〜２００ｎｍ）、Ｎｉ層（１００ｎｍ〜８００ｎｍ）及びＡｕ層（３０ｎｍ〜２００ｎｍ）を積層し、その後、６００〜９００℃程度で加熱して、チタンシリサイド層を形成し、この層を介してオーミックコンタクトを得るようにしていた。
しかしながら、裏面電極を形成する前の工程において、基板の表面に回路素子を備えているために、上記温度域による加熱で回路素子等に変化や破損が生じることが問題となっていた。

また、近年、半導体基板自体の抵抗を低減するために、基板の薄型化が進められているが、機械的強度が低下するという問題があった。
このため、通常、WSS(Wafer Support System)等の基板にガラスや樹脂からなる支持部材を設けて搬送するようにしているが、このWSSの場合半導体基板と支持部材との間に接着剤を使用するが、この接着剤には耐熱温度の制限があるため、上記のような温度にて加熱することが困難であるという問題があった。

この種の電極として、特許文献１において、ニッケルシリサイド層（厚さ１０ｎｍ〜４００ｎｍ）、Ｔｉ層（厚さ５０ｎｍ〜２００ｎｍ）、Ｎｉ層（厚さ１００ｎｍ〜８００ｎｍ）、ＡｕＧｅ合金層（厚さ５００ｎｍ〜１５００ｎｍ）、Ａｕ層（厚さ５０ｎｍ〜２００ｎｍ）を積層してなる多層電極が開示されている。前記ニッケルシリサイド層は、Ｓｉ基板を３００℃〜４５０℃で加熱しながらＮｉ層を成膜することにより形成されるものである。
しかしながら、前記ニッケルシリサイド層には、温度によって、高い応力が発生することがあり剥がれやすく、しかも、Ｎｉ層に積層されるＴｉ層が、高抵抗のＮｉＴｉ合金となるという問題があった。

特開２００３−６８６７４号公報

そこで、本発明は、ニッケルシリサイド層が剥離しにくく、ＮｉＴｉ合金層を有しない半導体基板を提供することを目的とする。また、半導体基板の表面の回路素子やＷＳＳの際に使用する接着剤に悪影響を与えることない半導体基板の製造方法を提供することを目的とする。

上記課題を解決すべく、本発明者等は鋭意検討の結果、以下の解決手段を見いだした。
本発明の半導体基板の製造方法は、請求項１に記載の通り、半導体基板の表面に回路素子を備え、裏面に積層構造の電極を備えた半導体基板の製造方法であって、前記半導体基板としてＳｉを主体とする基板を使用し、前記基板の裏面に、厚さ１０ｎｍ〜５０ｎｍの第１のＮｉ層、厚さ１００ｎｍ〜３００ｎｍのＴｉ層、厚さ１００ｎｍ〜８００ｎｍの第２のＮｉ層及びＡｕ層を順に積層した後、１００℃以上２００℃以下で加熱処理することにより前記基板上にニッケルシリサイド層を形成することを特徴とする。
また、請求項２に記載の本発明は、請求項１に記載の半導体基板の製造方法において、前記基板の裏面に、厚さ１０ｎｍ〜１００ｎｍのＴｉ層を積層した後、前記第１のＮｉ層を積層することを特徴とする。

本発明の半導体基板は、ニッケルシリサイド層の剥離がなく、高抵抗のＮｉＴｉ合金層を備えるものではないので、高電流の場合に熱の発生を防ぐことができる。
また、本発明の半導体基板の製造方法によれば、低温においてニッケルシリサイド層を形成することができる。その結果、基板の薄型化による搬送の際の補強支持部材に接着剤を使用して接着した場合であっても、高温のために接着剤が剥離することがない。また、高抵抗のＮｉＴｉ合金層が形成することがない。

上述の通り、本発明は、Ｓｉを主体とする半導体基板の表面に回路素子を備え、その裏面に多層電極を形成するものである。
前記多層電極は、Ｓｉを主体とする基板の裏面側に少なくともＮｉ層を積層した後に、１００℃以上３００℃以下で加熱処理することにより基板上にニッケルシリサイド層を形成したものである。これにより、ニッケルシリサイド層の基板とは反対側にＮｉ層を残すことができ、その上に金属層を積層する際に密着力を高めることができる。また、本発明のＮｉ層を残存させたニッケルシリサイド層に対して、同じ膜厚でニッケルシリサイド層を形成した場合と比べると抵抗値を下げることができる。前記温度域とした理由は、１００℃未満であると、ニッケルシリサイド層が形成されず、３００℃を超えると、Ｎｉ層上に積層される金属層と反応して高い抵抗値の合金層が形成されるとともに、Ｎｉ層の応力が大きくなり、膜剥がれが発生するからである。
具体的には、前記Ｓｉ基板の裏面側の多層電極の構造の例を挙げると、例えば、第１のＮｉ層、Ｔｉ層、第２のＮｉ層及びＡｕ層の順に積層した構造とすることができる。また、各層の膜厚として、前記第１のＮｉ層の厚さを１０ｎｍ〜５０ｎｍ、Ｔｉ層を厚さ１００ｎｍ〜２００ｎｍ、前記第２のＮｉ層の厚さを１００ｎｍ〜８００ｎｍとすることができる。
また、前記Ｓｉを主体とする半導体基板の裏面側に、第１層として厚さ１０ｎｍ〜１００ｎｍのＴｉ層を積層した後にＮｉ層を積層してもよい。Ｎｉ層がＴｉ層を突き抜けてニッケルシリサイド層を形成してオーミックコンタクトが得られるからである。尚、Ｔｉ層の厚さが１０ｎｍ未満であるとバリアメタルとしての効果が低くなり、１００ｎｍを超えるとニッケルシリサイド層が形成されないためである。
尚、上記した各層は、スパッタ又は蒸着により形成することができるが、スパッタの場合、蒸着にくらべ緻密な膜が形成されやすく、その為に高い応力が生じるため、密着力を高めることが可能な本発明は、スパッタにより各層を形成する場合により有効である。

次に、本発明の実施例について、図面及び比較例を参照して説明する。
本実施例において使用する装置の概略構成は、図３に示すように、Ｓｉを主体とし、その表面に電子回路を形成した半導体基板を搬送するための移載機２と、半導体基板の裏面に成膜するための搬送室３とを備えている。搬送室３内には、半導体基板を載置するためのロボットアーム等が配置され、搬送室３の半導体基板を、ＩＣＰプラズマ等により半導体基板の裏面の自然酸化膜を除去するためのエッチングソース５、Ｔｉ及びＡｕを成膜するためのマルチカソード６、Ｎｉを成膜するためのシングルカソード７、半導体基板を加熱するためのランプを備えたロード・アンロード室８に搬送できるようになっている。

（実施例１）
前記装置において、直径１５０ｍｍ、厚さ６２５μｍの円形状の半導体基板を移載機２から搬送室３内に搬送し、エッチングソース５により半導体基板の裏面についた自然酸化膜を除去する。次に、シングルカソード７により、第１のＮｉ層を１０ｎｍ成膜し、マルチカソード６により、Ｔｉ層を２００ｎｍ成膜し、シングルカソード７により第２のＮｉ層を４００ｎｍ成膜し、マルチカソード６により、Ａｕ層を３０ｎｍ成膜して、図４に示す積層構造体とした。そして、ロード・アンロード室８において、半導体基板を２００℃で２０分間加熱して、半導体基板上にニッケルシリサイド層を形成した。

（参考例）
実施例１で使用した装置により、直径１５０ｍｍ、厚さ６２５ｍｍの円形状の半導体基板を移載機２から搬送室３内に搬送し、エッチングソース５により半導体基板の裏面についた自然酸化膜を除去する。次に、マルチカソード６により、Ｔｉ層を１０ｎｍ成膜し、シングルカソード７により第２のＮｉ層を４００ｎｍ成膜し、マルチカソード６により、Ａｕ層を３０ｎｍ成膜した。そして、ロード・アンロード室８において、半導体基板を３００℃で２０分間加熱して、半導体基板上にニッケルシリサイド層を形成した。

（比較例１）
加熱処理をしなかったこと以外は実施例１と同様にして半導体基板を作成した。

（比較例２）
４５０℃で加熱処理した以外は実施例１と同様にして半導体基板を作成した。

上記実施例、参考例及び各比較例の半導体基板の裏面電極に対して１ｍｍ角となるようにカッターナイフにより切れ目を入れ、粘着テープを使用して剥離試験を行ったところ、４５０℃で加熱を行った比較例２の半導体基板の多層電極のみ剥離を確認した。

次に、実施例、参考例及び比較例１について、積層された電極方向の電圧−電流特性を測定した。その結果を、図５（実施例１）、図６（参考例）及び図７（比較例１）に示す。
図５〜図７から、実施例１及び参考例では電圧−電流の直線性があり、即ち、半導体基板とオーミックコンタクトしており、コンタクト抵抗についても、実施例１では１５．２Ω／ｃｍ^２、参考例では０．１８６Ω／ｃｍ^２と低い値が得られた。これに対して、比較例１では、実施例１及び参考例と比べて、電流値が低く、直線性が得られておらず、半導体基板とオーミックコンタクトしていないと考えられる。

従来の半導体基板の裏面の多層電極の積層構造の説明図チタンの膜厚のコンタクト抵抗の関係を説明するためのグラフ本実施例において使用する装置の概略構成図実施例１の半導体基板の裏面の多層電極の積層構造の説明図実施例１のＶ−Ｉ特性を示すグラフ参考例のＶ−Ｉ特性を示すグラフ比較例１のＶ−Ｉ特性を示すグラフ

符号の説明

２移載機
３搬送室
５エッチングソース
６マルチカソード
７シングルカソード
８ロード・アンロード室

Claims

半導体基板の表面に回路素子を備え、裏面に積層構造の電極を備えた半導体基板の製造方法であって、前記半導体基板としてＳｉを主体とする基板を使用し、前記基板の裏面に、厚さ１０ｎｍ〜５０ｎｍの第１のＮｉ層、厚さ１００ｎｍ〜３００ｎｍのＴｉ層、厚さ１００ｎｍ〜８００ｎｍの第２のＮｉ層及びＡｕ層を順に積層した後、１００℃以上２００℃以下で加熱処理することにより前記基板上にニッケルシリサイド層を形成することを特徴とする半導体基板の製造方法。
前記基板の裏面に、厚さ１０ｎｍ〜１００ｎｍのＴｉ層を積層した後、前記第１のＮｉ層を積層することを特徴とする請求項１に記載の半導体基板の製造方法。