JP2006237374A

JP2006237374A - 半導体集積回路装置及びその製造方法

Info

Publication number: JP2006237374A
Application number: JP2005051362A
Authority: JP
Inventors: Toshihide Kanna; 俊秀神名; Megumi Yamamura; 恵山村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-02-25
Filing date: 2005-02-25
Publication date: 2006-09-07

Abstract

【課題】電極膜が剥がれにくく高信頼性が得られる半導体集積回路装置を提供することができる。
【解決手段】Ｓｉを含む半導体ウエハーの裏面を除去する工程と、Ｓｉよりも酸化されやすい金属膜を成膜する工程と、２５０℃以下の温度範囲で熱処理し、金属膜とＳｉとの間に金属膜とＳｉとの化合物を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【選択図】図１

Description

本発明は、半導体集積回路装置及びその製造方法に関するものである。

トランジスタやダイオード等のディスクリート系半導体装置では半導体基板の裏面から電極をとっているので、半導体基板における抵抗値を低下させるためにウエハーの厚さをできるだけ薄くすることが望ましい。さらに、ディスクリート系半導体装置ではウエハーの裏面からの良好なオーミックコンタクトが必要となる。

このような、裏面電極を有する半導体集積回路装置としては、例えば、特許文献１のようなものがある。

特許文献１には、半導体ウエハーの第１の主面（表面）に半導体素子が形成され、前記半導体ウエハーの第２の主面（裏面）に電極膜が形成された半導体ウエハーにおいて、前記電極膜は前記半導体ウエハーの第２の主面（裏面）側にチタン（Ｔｉ）層を介して金（Ａｕ）層が形成された構造になっている半導体装置が開示されている。

しかしながら、上記の半導体装置では、半導体ウエハーとチタン層との界面を起点として電極膜に剥がれが生じやすくなる。電極膜が剥がれると、半導体装置の信頼性が低下する。

また、半導体ウエハーの裏面にＴｉを形成し、Ｔｉ上のＡｕと半導体ウエハーとがオーミック接続を得るためには、Ｔｉと半導体ウエハーとがオーミック接続されていることが望ましい。
特開２００４−１０３９１９号公報

本発明は、電極膜が剥がれにくく、高信頼性が得られる半導体集積回路装置を提供することを目的とする。

本発明の一態様の半導体集積回路装置の製造方法は、Ｓｉを含む半導体ウエハーの裏面を除去する工程と、Ｓｉよりも酸化されやすい金属膜を成膜する工程と、２５０℃以下の温度範囲で熱処理し、金属膜とＳｉとの間に金属膜とＳｉとの化合物を形成する工程と、を有することを特徴としている。

また、本発明の一態様の半導体集積回路装置は、上面に半導体素子が設けられたＳｉを含む半導体ウエハーと、前記半導体ウエハーの裏面上に形成されたチタンシリサイド層と、前記チタンシリサイド上に形成されたチタン層とを有し、前記チタンシリサイド層の酸素の不純物濃度が、２０重量％以下であることを特徴としている。

本発明によれば、電極膜が剥がれにくく高信頼性が得られる半導体集積回路装置を提供することができる。

以下、本発明の実施例について、図面を参照して説明する。

本発明の実施例に係る半導体集積回路装置の製造方法を図１乃至図３を用いて説明する。図１は、本実施例に係る半導体集積回路装置の製造方法の工程断面図である。

図１（a）に示すように、上面に半導体素子などが形成されている半導体ウエハー（シリコンウエハー）１の下面（裏面）の全面を、ドライエッチングにより除去する。このとき、ドライエッチングは、３０Å〜５０Å程度除去する。これは、シリコンウエハー裏面の表面（ひょうめん）は、酸化されているため、ＳｉＣやＳｉＯ２等の有機物が形成されている。この有機物を除去するためにエッチングを施す。この有機物が形成されている様子を図２に示す。図２は、本発明の発明者らが行なった実験の解析結果を示す図である。図２（a）は、０．７Ｐａでスパッタリングした後の濃度分布図であり、図２（ｂ）は、３．０Ｐａでスパッタリングした後の濃度分布図である。図２（ａ）及び図２（ｂ）に示されているように、シリコンウエハー１の裏面には、１１０Åの有機物や、２４０Åの有機物が形成されている。なお、図２(a)(b)においては、横軸はスパッタ時間となっているが、これは、距離に対応するものである。

次に、図１（a）に示すように、シリコンウエハー１の裏面に、３００Å〜３０００Å程度のチタン（Ｔｉ）膜２をスパッタリングにより形成する。続いて、チタン（Ｔｉ）膜２上に、２０００Å〜８０００Å程度のニッケル（Ｎｉ）層３をスパッタリングにより形成する。この後、ニッケル層３上に、３００〜１０００Å程度の金（Ａｕ）層４をスパッタリングにより形成する。

つづいて、図１（ｂ）に示すように、以上のような工程を経てシリコンウエハー上に金属膜を形成した後、１５０℃〜２００℃の雰囲気で３０分保つ熱処理を施す。これにより、シリコンウエハー１とチタン層２との界面にチタンシリサイド（ＴｉＳｉ）層５が形成される。

このチタンシリサイド層５が形成される様子を図３に示した。図３に、本実施例に係る半導体集積回路装置の濃度分布図である。図３（ａ）は、熱処理によりチタンシリサイド形成を行なう前の不純物濃度である。図３（ｂ）は、熱処理を行なった後の、Ｓｉ，Ｔｉ，Ｎｉの濃度分布である。図３（ａ）、図３（ｂ）ともに、縦軸を原子比、横軸をニッケル層からの距離としている。図３（ａ）に示すように、熱処理前は、Ｔｉは、シリコンウエハー１の表面に集中して形成されるが、熱処理をすることにより、Ｔｉ原子がシリコンウエハー１方向に拡散し、チタンシリサイド層５が形成される。そして、チタンシリサイド層５が形成されることにより、シリコンウエハー１とチタンシリサイド層５、チタン層２、ニッケル層３及びＡｕ層４からなる裏面電極６とがオーミック接続される。このようにして、本実施例に係る半導体集積回路装置が形成される。

なお、チタン層２及びチタンシリサイド層５は、シリコンウエハー１と裏面電極６との接触をオーミック接触とするために設けられた層であり、ニッケル層３は、裏面電極６の下面と接続される半田と接続されたときに、半田中のＳｎと合金化して接着するための層であり、金層４は、ニッケル層３が酸化されるのを防止する酸化防止膜である。

本実施例では、裏面電極６とシリコンウエハー１とをオーミック接触するための金属膜として、Ｔｉを一例として説明したが、Ａｌ，Ｍｇ等のＳｉよりも酸化されにくい金属及びＴｉ合金、Ａｌ合金、Ｍｇ合金等のＳｉよりも酸化されにくい合金でもよい。

また、酸化防止膜としては、金層４のほか、銀層、金銀合金などを用いてもよい。

本実施例の半導体集積回路装置の製造方法では、チタンシリサイド層５を形成する際に、２５０℃以下の低温で形成することが可能となる。熱処理する際には、シリコンウエハー１の上面に形成されている半導体素子も加熱されるため、高温例えば、４００℃で熱処理すると、半導体素子にストレスなどのダメージを与え、半導体素子の特性の悪化や、破壊されやすくなる。そのため、なるべく低い温度で熱処理をすることが好ましい。しかしながら、チタンシリサイド層５は、高温で熱処理されたほうが形成されやすく、低温で熱処理を施した場合には、シリコンウエハー１とチタン層２の界面にチタンシリサイド５が十分に形成されず、金層４等とシリコンウエハー１とをオーミック接続できなくなる。チタンシリサイド層５が十分に形成されないと、シリコンウエハー１とチタンシリサイド５との界面で剥がれ生じる。

この低温の熱処理ではチタンシリサイドが形成されない原因が、シリコンウエハー１の裏面の表面に有機物が形成されているためであるということを本発明の発明者らが見出した。図３に示すように、シリコンウエハー１とチタン層２との界面、つまり、シリコンウエハー１の裏面の表面には、シリコンウエハー１が大気に晒されることによる自然酸化や、シリコンウエハー１の上面の絶縁膜形成工程などにより、シリコンウエハー１の裏面の表面には有機物が形成される。図２（ａ）、図２（ｂ）に示すように、シリコンウエハー１の表面付近の有機物濃度が、裏面の表面から離れた部分のシリコンウエハー１内部と比べて高い。この有機物が形成されていると、シリコンウエハー１内のＳｉ原子と、チタン層２内のＴｉとが結合する際に、化学結合の妨げとなり、ＴｉＳｉが形成されにくくなる。そこで、この有機物が含まれている部分のシリコンウエハー１をドライエッチングにより除去し、有機物濃度が低いところまでシリコンウエハー１の裏面の表面から除去すると、ＳｉとＴｉとが接触するため、低温であっても、十分な厚さのチタンシリサイド層５が形成される。

ここで、シリコンウエハー１の裏面の表面の一部を除去する工程では、シリコンウエハー１の不純物濃度（例えば酸素原子濃度）が２０重量％になる程度まで除去することが望ましい。また、シリコンウエハー１の裏面の表面のシリコン濃度が７０重量％以上であればよい。

また、シリコンウエハー１の裏面の一部を除去する工程では、シリコンウエハー１に不純物を残留させないような方法で除去することが望ましい。その不純物を残留させないような方法の一例として、ドライエッチングを用いて本実施例の説明を行なった。

以上のように、本実施例では、シリコンウエハーの裏面の表面を除去した後にシリコンウエハー上にチタン膜を成膜しているので、低温であってもチタンシリサイドが形成される。そのため、半導体素子に与えるストレスなどのダメージを小さくすることができ、パッシベーション膜などの変質・劣化等の特性の悪化を抑えることが可能となる。

また、低温で熱処理できるので、熱処理に必要な時間を低減することができる。これは、必要な温度雰囲気にまで炉の内部を昇音させるのに必要な時間及び、炉の温度を低下させるのに要する時間を短縮することが可能となり、半導体集積回路装置の製造に要する時間を低減できる。

なお、本実施例においては、ニッケル層３上に金層４を形成した後、熱処理を行なってチタンシリサイド層５を形成しているが、熱処理を行いチタンシリサイド５を形成するのは、シリコンウエハー１上にチタン層２をスパッタリングにより、成膜した後であれば、金層４を形成した後に限られず、チタン層２形成後であっても、ニッケル層３形成後であってもよい。

本発明の実施例に係る半導体集積回路装置の製造方法の製造工程断面図。本発明の実施例に係る溝の形状の一例を説明する図。本発明の実施例に係る半導体集積回路装置の断面図及び溝を説明するための図。

符号の説明

１半導体ウエハー（シリコンウエハー）
２チタン層
３ニッケル層
４金層
５チタンシリサイド膜
６裏面電極

Claims

Ｓｉを含む半導体ウエハーの裏面を除去する工程と、
Ｓｉよりも酸化されやすい金属膜を成膜する工程と、
２５０℃以下の温度範囲で熱処理し、金属膜とＳｉとの間に金属膜とＳｉとの化合物を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記金属膜は、Ｔｉであることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
前記Ｓｉを含む半導体ウエハーの裏面を除去する工程は、ドライエッチングにより除去することを特徴とする請求項１または２に記載の半導体集積回路装置の製造方法。
前記熱処理工程が、１５０℃〜２００℃の間の温度範囲で行なうことを特徴とする請求項１乃至３に記載の半導体集積回路装置の製造方法。
Ｓｉを含む半導体ウエハーの裏面を除去する工程は、半導体ウエハー内の裏面の酸素原子濃度が、２０重量％以下になるまで前記半導体ウエハーの裏面を除去することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置の製造方法。
上面に半導体素子が設けられたＳｉを含む半導体ウエハーと、
前記半導体ウエハーの裏面上に形成されたチタンシリサイド層と、
前記チタンシリサイド上に形成されたチタン層とを有し、
前記チタンシリサイド層の酸素の不純物濃度が、２０重量％以下であることを特徴とする半導体集積回路装置。