CN104903966B - 非易失性半导体存储装置及其测试方法 - Google Patents

非易失性半导体存储装置及其测试方法 Download PDF

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Abstract

本发明提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。纠错电路构成为只进行与数据比特相同数量的比特数的检错和纠正，通过不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠正，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。

Description

非易失性半导体存储装置及其测试方法
技术领域
本发明涉及非易失性半导体存储装置及其出厂测试，更详细而言涉及搭载了ECC(Error Checking and Correcting：错误检查和校正)电路的非易失性半导体存储装置和非易失性存储元件的特性测试时使用的测试方法。
背景技术
对搭载了现有的ECC电路的非易失性半导体存储装置进行说明。图8是示出搭载了现有的ECC电路的非易失性半导体存储装置的电路图。
搭载了现有的ECC电路的非易失性半导体存储装置具有ECC编码器81、数据单元阵列82、检查比特单元阵列83、校正子解码器84和纠错部84。
在数据的写入时，现有的非易失性半导体存储装置以如下的方式进行动作。数据单元阵列82接收并存储写数据WD。ECC编码器81接收写数据WD并生成与写数据WD对应的ECC码，输出到检查比特单元阵列83。检查比特单元阵列83接收并存储ECC码。
在数据的读取时，现有的非易失性半导体存储装置以如下的方式进行动作。校正子解码器84使用数据单元阵列82的写数据WD与检查比特单元阵列83的ECC码来进行检错，生成校正子数据，并输出到纠错部85。纠错部85利用写数据WD、ECC码和校正子数据来进行纠错，并输出读数据RD(例如，参照专利文献1)。
现有专利文献
专利文献
专利文献1：日本特开2001-23394号公报
发明内容
发明要解决的课题
但是，由于搭载了现有的ECC电路的半导体存储装置在纠错部85中存在对写数据WD和ECC码进行检错和纠错的电路，因此存在电路规模较大的问题。
在通常时的数据的读取中，只要进行写数据WD的纠错即可，不需要对ECC码进行检错和纠错。但是，在出厂检查中，需要对ECC码进行检错，即对检查比特阵列的初始不良进行检测。
本发明鉴于上述课题而提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。
用于解决课题的手段
为了解决现有的问题，在搭载了本发明的ECC电路的非易失性半导体存储装置中，通过将纠错电路构成为只进行与数据比特相同数量的比特数的检错与纠正，且不设置对检查比特进行检错和纠正的电路而使电路小型化。并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠错，而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。
发明效果
搭载了本发明的ECC电路的非易失性半导体存储装置提供一种能够在不损害纠错部的功能的情况下以简单的电路实现小型化的非易失性半导体存储装置及其测试方法。
附图说明
图1是搭载了第一实施方式的ECC电路的非易失性半导体存储装置的结构图。
图2是搭载了第二实施方式的ECC电路的非易失性半导体存储装置的结构图。
图3是搭载了第三实施方式的ECC电路的非易失性半导体存储装置的结构图。
图4是搭载了第四实施方式的ECC电路的非易失性半导体存储装置的结构图。
图5是搭载了第五实施方式的ECC电路的非易失性半导体存储装置的结构图。
图6是本发明的1个单元的非易失性存储元件的结构图。
图7是作为本发明的非易失性存储元件的一例的FLOTOX型非易失性存储器的剖面示意图。
图8是搭载了现有的ECC电路的非易失性半导体存储装置的结构图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
搭载了本发明的ECC电路的非易失性半导体存储装置的纠错电路105构成为只对32比特的数据比特RD【31：0】进行检错和纠正。即，纠错电路105不设置对6比特的检查比特C【5：0】进行检错和纠正的电路，由此使电路小型化。
并且，在测试状态下，通过设置多路转换器来进行检查比特的检错和纠正，从而能够实现包含检查比特在内的出厂检查，该多路转换器对从存储元件阵列读出的数据比特的一部分和检查比特进行更换而输入到纠错电路。
此时，在数据比特RD【31：0】全部为数据0的情况下在非易失性存储元件阵列101中写入检查比特C【5：0】也全部为数据0，在数据比特RD【31：0】全部为数据1的情况下在非易失性存储元件阵列101中写入检查比特C【5：0】也全部为数据1。这既可以利用写入电路中具有的生成检查比特C【5：0】的电路来实现，也可以从外部输入数据。
<第一实施方式>
图1是搭载了第一实施方式的ECC电路的非易失性半导体存储装置的结构。
搭载了第一实施方式的ECC电路的非易失性半导体存储装置具有非易失性存储元件阵列101、CG(控制栅)偏置切换电路113、读出放大器102、H矩阵校正子解码器103、多路转换器104、106、控制信号生成电路111、纠错电路105、并行-串行转换电路108和DOUT端子109。
CG偏置切换电路113对在内部生成的通常时的CG偏置和从外部输入的测试用CG偏置电压进行切换输出。控制信号生成电路111根据所输入的状态信号向多路转换器104和纠错电路105输出控制信号。
非易失性存储元件阵列101将由用于存储写数据WD的m比特的数据比特用存储元件和用于存储纠错码的n比特的检查比特用存储元件构成的1个单元作为基本单位，且将多个单元配置成阵列状。在本实施方式中作为一例，将写数据WD作为由32比特的数据比特和6比特的检查比特组成的38比特的写数据WD【37：0】来进行说明。
在搭载了本实施方式的ECC电路的非易失性半导体存储装置中，省略了对存储元件阵列的写入用的电路。
图6是示出由FLOTOX型的非易失性存储器构成的非易失性存储元件阵列101的1个单元的结构例的电路图。
非易失性存储元件阵列101的1个单元由m+n个选择栅极晶体管602、m+n个单元晶体管603以及单元选择晶体管604构成。比特线B0～Bm+n分别与对应的选择栅极晶体管602的漏极连接。CG偏置线611与单元选择晶体管604的漏极连接，经由其源极(CG偏置线611′)与单元晶体管603的栅极连接。字线612与选择栅极晶体管602的栅极电极和单元选择晶体管604的栅极电极连接。存储单元601由与各比特线B串联连接的选择栅极晶体管602和单元晶体管603构成。
图7是FLOTOX型的非易失性存储器(单元晶体管603和选择栅极晶体管602)的剖面图。通过将电场施加于控制栅702与通道漏极705之间，对浮置栅极703注入或者提取电荷，从而能够进行数据的写入和删除。
非易失性存储器能够以如下的方式读出数据。对字线612施加正电压，将单元选择晶体管604导通。由于也对选择栅极晶体管602的栅极701施加正电压，因此选择栅极晶体管602导通。单元晶体管603的控制栅702经由单元选择晶体管604被施加CG偏置。在该状态下，利用读出放大器电路检测电流是否从比特线B流向接地端子或者检测电流的大小而判别存储单元的数据。
接着，对搭载了第一实施方式的ECC电路的非易失性半导体存储装置的动作进行说明。
首先，对通常时的数据读出动作进行说明。
CG偏置切换电路113选择所输入的CG偏置中的通常时的CG偏置而提供给非易失性存储元件阵列101。
利用读出放大器102从非易失性存储元件阵列101的1个单元的存储单元中读出38比特的读出数据UD【37：0】。它们被分成32比特的数据比特RD【31：0】与6比特的检查比特C【5：0】。H矩阵校正子解码器103接收数据比特RD【31：0】与检查比特C【5：0】，生成6比特的校正子数据S【5：0】。H矩阵校正子解码器103作为纠错码生成电路进行动作。
多路转换器104选择数据比特RD【7：0】而发送给纠错电路105。并且，纠错电路105根据从读出放大器102输入的数据比特RD【31：8】、数据比特RD【7：0】和校正子数据S【5：0】，对数据比特RD【31：0】的32比特中的1比特的错误进行纠正，而输出正确数据CD【31：0】。
利用多路转换器106根据地址数据中的下位2比特的A【1：0】每隔8比特对纠错电路105输出的正确数据CD【32：0】进行选择，而作为读数据发送给并行-串行转换电路108，进而利用并行-串行转换电路108与时钟同步地每隔1比特向DOUT端子109串行地传送并输出数据。
接着，对测试模式时的数据读出动作进行说明。
在测试模式的不良比特数判定模式中，判定不良比特在1比特以下还是在2比特以上。控制信号生成电路111根据所输入的状态信号向多路转换器104与纠错电路105输出控制信号。
首先，作为第一状态，控制信号生成电路111以与通常的读出动作时相同的方式对多路转换器104和纠错电路105进行设定以使数据流通。并且，在被写入1个单元的全部数据是1或者0的状态下，读出正确数据CD【31：0】。
如果读出的正确数据CD【31：0】的全部数据是1或者0，则能够判断为数据比特RD【31：0】在32比特中为1比特以下的错误。
接着，作为第二状态，根据控制信号生成电路111的控制信号，以如下方式对多路转换器104与纠错电路105进行控制。多路转换器104将2比特的固定值C【7：6】与6比特的检查比特C【5：0】作为检查比特发送给纠错电路105。在被写入1个单元的全部数据为1时，2比特的固定值C【7：6】选择(1，1)，在被写入1个单元的全部数据为0时，2比特的固定值C【7：6】选择(0，0)。纠错电路105对校正子数据S【5：0】与应该进行纠错的数据的运算的组合进行变更。即，纠错电路105使数据比特RD【31：8】、固定比特C【7：6】以及检查比特C【5：0】的32比特为应该进行纠错的数据。
利用读出放大器102从非易失性存储元件阵列101的1个单元的存储单元读出38比特的读出数据UD【37：0】。它们被分成32比特的数据比特RD【31：0】和6比特的检查比特C【5：0】。H矩阵校正子解码器103接收数据比特RD【31：0】和检查比特C【5：0】，而生成6比特的校正子数据S【5：0】。
多路转换器104对2比特的固定值C【7：6】与6比特的检查比特C【5：0】进行选择而发送给纠错电路105。并且，纠错电路105根据从读出放大器102输入的数据比特RD【31：8】、2比特的固定值C【7：6】以及6比特的检查比特C【5：0】和校正子数据S【5：0】来纠正该32比特中的1比特的错误，而输出正确数据CD【31：0】。
如果读出的正确数据CD【31：0】的全部数据为1或者0，则能够判断为数据比特RD【31：8】、2比特的固定值C【7：6】以及6比特的检查比特C【5：0】在32比特中为1比特以下的错误。
因此，在第二状态下，能够检查出在包含检查比特C【5：0】的6比特在内的32比特中是否为1比特以下的错误。
像以上说明的测试方法那样，当CG偏置切换电路113对从外部输入的测试用CG偏置电压进行选择而施加到非易失性存储元件阵列101，同时进行读出时，存储单元能够判定未达到规定的阈值电压的比特是1比特以下还是2比特以上。
另外，作为1个单元的结构，以“m＝32，n＝6”的情况为例进行了公开，但是m与n的数值组合不限于此，不论使用哪种组合都能够同样地进行测试。此外，以非易失性存储元件是FLOTOX型为例进行了说明，但只要是非易失性存储元件则不限于该结构。
如上，本实施方式的非易失性半导体存储装置能够在不损害纠错部的功能的情况下以简单的电路实现小型化。
<第二实施方式>
图2是搭载了第二实施方式的ECC电路的非易失性半导体存储装置的结构。
与第一实施方式的区别点在于删除了2比特的固定值C【7：6】。因此，多路转换器204构成为在第一状态下选择数据比特RD【5：0】，在第二状态下选择检查比特C【5：0】。并且，纠错电路205对数据比特RD【31：6】与多路转换器204输出的6比特的合计32比特的数据进行检错和纠正。
通过这样的结构，能够将选择并输出2比特的固定值C【7：6】的电路删除，能够进一步使电路小型化。
<第三实施方式>
图3是搭载了第三实施方式的ECC电路的非易失性半导体存储装置的结构。
与第一实施方式的区别点在于作为针对非易失性存储元件阵列101的数据写入的路径添加了G矩阵ECC编码器301与写数据锁存器302。H矩阵校正子解码器103与G矩阵ECC编码器301作为纠错码生成电路而进行动作。
在对非易失性存储元件阵列101进行数据的写入的情况下，将包含指定的地址的1个单元的数据读出一次，并将纠错后的正确数据CD【31：0】保存到写数据锁存器302中一次。将此称为回读动作。接着，将作为指定的地址的写数据的8比特的数据DIN【7：0】发送给写数据锁存器302，与正确数据CD【31：0】进行替换。
当G矩阵ECC编码器301被输入32比特的数据比特WD【31：0】时，G矩阵ECC编码器301输出6比特的检查比特WD【37：32】。这里，G矩阵ECC编码器301构成为当数据比特WD【31：0】全部是0时检查比特WD【37：32】全部输出0，当全部是1时全部输出1。
最后，将写数据锁存器302的数据与32比特的数据比特WD【31：0】和检查比特WD【37：32】合起来作为38比特的数据比特WD【37：0】在非易失性存储元件阵列101中进行改写。1个单元中的不良比特数的判定方法与第一实施方式相同。
这样，与第一实施方式同样，本实施方式的非易失性半导体存储装置能够在不损害纠错部的功能的情况下以简单的电路实现小型化。
<第四实施方式>
图4是搭载了第四实施方式的ECC电路的非易失性半导体存储装置的结构。与第一实施方式的区别点在于将多路转换器104变更为不良比特数运算电路401。
例如，当在非易失性存储元件阵列101的1个单元中全部写入数据1的状态下，检测到在进行了读出动作后得到的结果的数据比特RD【31：0】与检查比特C【5：0】中存在2比特以上的数据0时，不良比特数运算电路401将不良单元检测标记402发送给多路转换器403。
此外，当在非易失性存储元件阵列101的1个单元中全部写入数据0的状态下，检测到在进行了读出动作后得到的结果的数据比特RD【31：0】与检查比特C【5：0】中存在2比特以上的数据1时，不良比特数运算电路401将不良单元检测标记402发送给多路转换器403。
这样，从DOUT端子109经由多路转换器403和并行-串行转换电路108读出不良单元检测标记402，从而能够简单地判别是合格品还是不合格品。
因此，本实施方式的非易失性半导体存储装置能够在不损害纠错部的功能的情况下以简单的电路实现小型化。
<第五实施方式>
图5是搭载了第五实施方式的ECC电路的非易失性半导体存储装置的结构。
与第一实施方式的不同点在于将多路转换器104变更为不良比特数运算电路501。
不良比特数运算电路501构成为对于数据比特RD【31：0】以每8比特的1字节单位来判定不良比特数为1比特以下还是2比特以上，并且对于检查比特C【5：0】也独立地运算不良比特数，并作为合计5比特的不良单元检测标记502向多路转换器503传送。
通过经由多路转换器503与并行-串行转换电路108从DOUT端子109读出5比特的不良检测标记502全部是作为非检测的0还是即使有1个作为检测的1，能够简单地判别合格品还是不合格品。并且，利用CG偏置切换电路113使用来自外部的CG偏置来进行同样的动作，从而存储单元能够判定未达到规定的阈值电压的比特是1比特以下还是2比特以上。
标号说明
101：非易失性存储元件阵列；102：读出放大器；103：H矩阵校正子解码器；104、106、204、403、503：多路转换器；105、205：纠错电路；108：并行-串行转换电路；109：DOUT端子；111：控制信号生成电路；113：CG偏置切换电路；301：G矩阵ECC编码器；302：写数据锁存器；401、501：不良比特数运算电路。

Claims (5)

1.一种非易失性半导体存储装置，其进行检查比特的检错和纠正，其特征在于，该非易失性半导体存储装置具有：
非易失性半导体存储元件阵列，其将由m比特的数据比特用存储元件与n比特的检查比特用存储元件构成的1个单元作为基本单位，用于存储数据比特与检查比特；
纠错码生成电路，其根据从所述非易失性半导体存储元件阵列读出的1个单元的数据比特与检查比特生成纠错码；
控制信号生成电路，其输出用于切换第1状态与第2状态的控制信号；
多路转换器，其被输入第2状态用数据以及所述m比特的数据比特中的与所述第2状态用数据相同比特数的第1状态用数据，且根据所述控制信号选择输出所述第1状态用数据与所述第2状态用数据，所述第2状态用数据包含n比特的所述检查比特和2比特的固定值或包含n比特的所述检查比特；以及
纠错电路，其根据所述纠错码对所输入的m比特的数据进行纠错，
在所述第1状态下，所述纠错电路对所述m比特的数据比特中的除去了所述第1状态用数据后的数据和所述第1状态用数据这m比特的数据进行纠错，在所述第2状态下，所述纠错电路对所述m比特的数据比特中的除去了所述第1状态用数据后的数据和所述第2状态用数据这m比特的数据进行纠错。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述纠错电路根据所述控制信号以与所述第2状态用数据对应的方式对所述纠错码进行切换。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置还具有CG偏置切换电路，
所述CG偏置切换电路对内部生成的偏置电压与检查用偏置电压进行切换并施加给所述非易失性半导体存储元件阵列。
4.一种非易失性半导体存储装置的测试方法，该非易失性半导体存储装置进行检查比特的检错和纠正，其特征在于，该非易失性半导体存储装置的测试方法具有如下步骤：
在用于存储数据比特与检查比特的非易失性半导体存储元件阵列中写入所述数据比特与所述检查比特全部为0或者全部为1；
从所述非易失性半导体存储元件阵列读出所述数据比特与所述检查比特；
通过纠错码生成电路根据所述数据比特与所述检查比特生成纠错码；
通过多路转换器对第2状态用数据以及所述数据比特中的与所述第2状态用数据相同比特数的第1状态用数据进行切换输出，所述第2状态用数据包含n比特的所述检查比特和2比特的固定值或包含n比特的所述检查比特；以及
在第1状态下，通过纠错电路根据所述纠错码对所述数据比特中的除去了所述第1状态用数据后的数据和所述第1状态用数据进行纠错，在第2状态下，通过纠错电路根据所述纠错码对所述数据比特中的除去了所述第1状态用数据后的数据和所述第2状态用数据进行纠错。
5.根据权利要求4所述的非易失性半导体存储装置的测试方法，其特征在于，该非易失性半导体存储装置的测试方法还具有如下步骤：
通过CG偏置切换电路对内部生成的偏置电压与检查用偏置电压进行切换并施加给所述非易失性半导体存储元件阵列。
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