TWI608489B - Non-volatile semiconductor memory device and its test method - Google Patents

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TWI608489B
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Masanori Miyagi
Taro Yamasaki
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Sii Semiconductor Corp
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Description

非揮發性半導體記憶裝置及其測試方法
本發明係關於非揮發性半導體記憶裝置及其出貨測試，更詳細而言係關於搭載ECC電路之非揮發性半導體記憶裝置和非揮發性記憶元件之特性測試時使用的測試方法。
針對以往之搭載ECC電路之非揮發性半導體記憶裝置予以說明。圖8表示搭載以往之ECC電路之非揮發性半導體記憶裝置的電路圖。
以往之搭載ECC電路之非揮發性半導體記憶裝置具備ECC編碼器81、資料格陣列82、檢查位元格陣列83、癥狀解碼器84、錯誤訂正部84。
資料之寫入時，以往之非揮發性半導體記憶裝置如下述般執行動作。資料格陣列82係接收寫入資料WD而存儲。ECC編碼器81係接收寫入資料WD而產生對應於寫入資料WD之ECC碼，輸出至檢查位元格陣列83。檢查位元格陣列83係接收ECC碼而儲存。
於資料之讀出時，以往之非揮發性半導體記 憶裝置如下述般執行動作。癥狀解碼器84係使用資料格陣列82之寫入資料WD和檢查位元格陣列83之ECC碼而進行錯誤檢測，產生癥狀資料，輸出至錯誤訂正部85。錯誤訂正部85係藉由寫入資料WD和ECC碼和癥狀資料，進行錯誤訂正而輸出讀取資料RD(例如，參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2001-23394號公報
但是，以往之搭載ECC電路之半導體記憶裝置因在錯誤訂正部85具有進行寫入資料WD和ECC碼之錯誤檢測和錯誤訂正的電路，故有電路規模大之課題。
在一般時之資料之讀出中，若進行了寫入資料WD之錯誤訂正即可，不需要進行ECC碼之錯誤檢測和錯誤訂正。但是，在出貨檢查中，必須要進行ECC碼之錯誤檢測，即是檢測出檢查位元陣列之初期不良。
本發明係鑒於上述課題而創作出，提供不會損害錯誤訂正部之功能，可以成為簡單電路且小型化之非揮發性半導體記憶裝置和其測試方法。
為了解決以往之課題，本發明之搭載ECC電路之非揮發性半導體記憶裝置係將錯誤訂正電路構成僅進行與資料位元同數量之位元數的錯誤檢測和訂正，藉由不設置進行檢查位元之錯誤檢測和訂正之電路，使電路小型化。然後，在測試狀態下，利用設置替換從記憶元件陣列讀出之資料位元之一部分和檢查位元而輸入至錯誤訂正電路之多工器，來進行檢查位元之錯誤檢測和訂正，依此可以進行也包含檢查位元之出貨檢查。
本發明之搭載ECC電路的非揮發性半導體記憶裝置係提供不會損害錯誤訂正部之功能，可以成為簡單電路且小型化之非揮發性半導體記憶裝置和其測試方法。
101‧‧‧非揮發性記憶元件陣列
102‧‧‧感測放大器
103‧‧‧H矩陣癥狀解碼器
104、106、204、403、503‧‧‧多工器
105、205‧‧‧錯誤訂正電路
108‧‧‧平行-串列轉換電路
109‧‧‧DOUT端子
111‧‧‧控制訊號產生電路
113‧‧‧CG偏壓切換電路
301‧‧‧G矩陣ECC編碼器
302‧‧‧寫入資料鎖存器
401、501‧‧‧不良位元數運算電路
圖1為第一實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
圖2為第二實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
圖3為第三實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
圖4為第四實施型態之搭載ECC電路之非揮發性半 導體記憶裝置之構成圖。
圖5為第五實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
圖6為本發明中之1單元之非揮發性記憶元件之構成圖。
圖7為作為本發明中之非揮發性記憶元件之一例的FLOTOX型非揮發性記憶體之剖面模式圖。
圖8為以往之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
以下，針對本發明之實施型態，參考圖面而予以說明。
本發明之搭載ECC電路之非揮發性半導體記憶裝置之錯誤訂正電路105構成僅進行32位元之資料位元RD[31：0]的錯誤檢測和訂正。即是，錯誤訂正電路105係藉由不設置進行6位元之檢查位元C[5：0]之錯誤檢測和訂正的電路，使電路小型化。
然後，在測試狀態下，利用設置替換從記憶元件陣列讀出之資料位元之一部分和檢查位元而輸入至錯誤訂正電路之多工器，來進行檢查位元之錯誤檢測和訂正，依此可以進行也包含檢查位元之出貨檢查。
此時，在非揮發性記憶元件陣列101，於資料位元RD[31：0]全為0之資料時，被寫入檢查位元C[5：0]也 全為0之資料，於資料位元RD[31：0]全為1之資料時，被寫入檢查位元C[5：0]也全為1之資料。該些即使藉由寫入電路所具備之產生檢查位元C[5：0]的電路亦可，即使從外部輸入資料亦可。
[第一實施型態]
圖1為第一實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成圖。
第一實施型態之搭載ECC電路的非揮發性半導體記憶裝置具備非揮發性記憶元件陣列101、CG(控制閘)偏壓切換電路113、感測放大器102、H矩陣癥狀解碼器103、多工器104、106、控制訊號產生電路111、錯誤訂正電路105、平行-串列轉換電路108、DOUT端子109。
CG偏壓切換電路113係切換在內部產生之一般時的CG偏壓，和從外部被輸入之測試用CG偏壓電壓而予以輸出。控制訊號產生電路111係因應被輸入之狀態訊號而對多工器104和錯誤訂正電路105輸出控制訊號。
非揮發性記憶元件陣列101係以用以儲存寫入資料WD之m位元之資料位元用記憶元件，和用以儲存錯誤訂正符號之n位元之檢查位元用記憶元件所構成之1單元作為基本單位，陣列狀地配置複數單元。本實施型態中就以一例而言，寫入資料WD以由32位元之資料位元和6位元之檢查位元所構成之38位元之寫入資料 WD[37：0]來做說明。
本實施型態之搭載ECC電路之非揮發性半導體記憶裝置省略對記憶元件進行的寫入用之電路。
圖6為表示以FLOTOX型之非揮發性記憶體所構成之非揮發性記憶元件陣列101之1單元之構成例的電路圖。
非揮發性記憶元件陣列101之1單元係由m+n個之選擇閘極電晶體602，和m+n個之單元電晶體(cell transistor)603，和單元選擇電晶體604所構成。位元線B0~Bm+n連接於分別所對應的選擇閘極電晶體602之汲極。CG偏壓線611被連接於單元選擇電晶體604之汲極，經其源極(CG偏壓線611’)單元電晶體603之閘極。字元線612被連接於選擇閘極電晶體602之閘極電極和單元選擇電晶體604之閘極電極。記憶體單元(memory cell)601係由與各位元線B串聯連接之選擇閘極電晶體602和單元電晶體603所構成。
圖7為FLOTOX型之非揮發性記憶體(單元電晶體603和選擇閘極電晶體602)之剖面圖。對控制閘極702和隧道汲極705間施加電場，藉由對浮置閘極703作注入或拉出電荷，可以進行資料之寫入及消去。
非揮發性記憶體係如下述般可以讀出資料。對字元線612施加正電壓，使單元選擇電晶體604導通。因在選擇閘極電晶體602之閘極701也被施加正電壓，故選擇閘極電晶體602導通。單元電晶體603之控制閘極 702係經單元選擇電晶體604，被施加CG偏壓。在該狀態下，以感測放大電路檢測電流是否從位元線B流至接地端子，或是電流之大小，判別記憶體單元之資料。
接著，針對第一實施型態之搭載ECC電路之非揮發性半導體記憶裝置之動作予以說明。
首先，針對一般時之資料讀出動作予以說明。
CG偏壓切換電路113係選擇被輸入之CG偏壓之中，一般時的CG偏壓，供給至非揮發性記憶元件陣列101。
以感測放大器102從非揮發性記憶元件陣列101之1單元之記憶體單元讀出38位元之讀出資料UD[37：0]。該些係被分配成32位元之資料位元RD[31：0]和6位元之檢查位元C[5：0]。H矩陣癥狀解碼器103接受資料位元RD[31：0]和檢查位元C[5：0]，產生6位元之癥狀資料S[5：0]。H矩陣癥狀解碼器103係作為錯誤訂正符號產生電路而進行動作。
多工器104係選擇資料位元RD[7：0]而送往錯誤訂正電路105。然後，錯誤訂正電路105係依據從感測放大器102被放大之資料位元RD[31：8]及資料位元RD[7：0]和癥狀資料S[5：0]，訂正資料位元RD[31：0]之32位元中之1位元之錯誤，輸出正確資料CD[31：0]。
從錯誤訂正電路105被輸出之正確資料CD[32：0]係藉由多工器106因應位址資料中之下位2位元的A[1：0]而每8位元被選擇，作為讀出資料而被送至平行-串 列轉換電路108，並且利用平行-串列轉換電路108與時脈同步而每次1位元地將資料串列傳送至DOUT端子109。
接著，針對測試時之資料讀出動作予以說明。
在測試模式之不良位元數判定模式中，判定不良位元為1位元以下或2位元以上。控制訊號產生電路111係因應被輸入之狀態訊號而對多工器104和錯誤訂正電路105輸出控制訊號。
首先，就以第一狀態而言，設定多工器104及錯誤訂正電路105，使控制訊號產生電路111與一般的讀出動作時相同地流出資料。然後，在寫入1單元的所有資料為1或0之狀態下，讀出正確資料CD[31：0]。
若被讀出之正確資料CD[31：0]之所有資料為1或0時，可以判斷資料位元RD[31：0]為32位元中有1位元以下之錯誤。
接著，就以第二狀態而言，藉由控制訊號產生電路111之控制訊號，多工器104和錯誤訂正電路105被控制成下述般。多工器104係將2位元之固定值C[7：6]和6位元之檢查位元C[5：0]視為檢查位元而送至錯誤訂正電路105。2位元之固定值C[7：6]係於被寫入至1單元之所有資料為1之時選擇(1、1)，0之時選擇(0、0)。錯誤訂正電路105變更癥狀資料S[5：0]和應錯誤訂正的資料之運算的組合。即是，錯誤訂正電路105係將資料位元RD[31：8]、固定位元C[7：6]及檢查位元C[5：0]之32位元 視為應進行錯誤訂正之資料。
以感測放大器102從非揮發性記憶元件陣列101之1單元之記憶體單元讀出38位元之讀出資料UD[37：0]。該些係被分配成32位元之資料位元RD[31：0]和6位元之檢查位元C[5：0]。H矩陣癥狀解碼器103接受資料位元RD[31：0]和檢查位元C[5：0]，產生6位元之癥狀資料S[5：0]。
多工器104選擇2位元之固定值C[7：6]和6位元之檢查位元C[5：0]而送至錯誤訂正電路105。然後，錯誤訂正電路105藉由從感測放大器102被輸入之資料位元RD[31：8]、2位元之固定值C[7：6]及6位元之檢查位元C[5：0]和癥狀資料S[5：0]，訂正其32位元中之1位元之錯誤，輸出正確資料CD[31：0]。
若被讀出之正確資料CD[31：0]之所有資料為1或0時，可以判斷資料位元RD[31：8]、2位元之固定值C[7：6]及6位元之檢查位元C[5：0]為32位元中有1位元以下之錯誤。
因此，在第二狀態中，可以檢查在也包含檢查位元C[5：0]之6位元的32位元中是否有1位元以下之錯誤。
上述說明之測試方法當CG偏壓切換電路113選擇從外部被輸入之測試用CG偏壓電壓而一面施加於非揮發性記憶元件陣列101一面進行讀出時，則可以判定記憶體單元不滿既定之臨界電壓的位元為1位元以下或2位 元以上。
並且，就以1單元之構成而言，雖然揭示以「m=32、n=6」為例之情形，但是m和n之數值的組合並不限定於此，即使使用任合組合亦可以進行測試。再者，非揮發性記憶元件係以FLOTOX型為例而予以說明，但是若為非揮發性記憶元件時，則並限定於該構成。
藉由上述，本實施型態之非揮發性半導體記憶裝置不會使錯誤訂正部之功能受損，可以成為簡單電路且小型化。
[第二實施型態]
圖2為第二實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成。
與第一實施型態不同的係刪除2位元之固定值C[7：6]之點。因此，多工器204為在第一狀態中選擇資料位元RD[5：0]，在第二狀態中選擇檢查位元C[5：0]之構成。然後，錯誤訂正電路205係針對資料位元RD[31：6]和多工器204輸出之6位元之合計32位元之資料，進行錯誤檢測和訂正。
藉由設為如此之構成，可以刪除選擇2位元之固定值C[7：6]而輸出的電路，並且可以使電路更小型化。
[第三實施型態]
圖3為第三實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成。
與第一實施型態不同的係追加G矩陣ECC編碼器301和寫入資料鎖存器302，以當作對非揮發性記憶元件陣列101進行資料寫入的路徑之點。H矩陣癥狀解碼器103和G矩陣ECC編碼器301係當作錯誤訂正符號產生電路而進行動作。
於對非揮發性記憶元件陣列101進行資料之寫入時，暫時讀出包含所指定之位址的1單元之資料，暫時將錯誤訂正後之正確資料CD[31：0]保存於寫入資料鎖存器302。將此稱為回讀動作。接著，將屬於被指定之位址的寫入資料的8位元資料DIN[7：0]送至寫入資料鎖存器302，與正確資料CD[31：0]置換。
G矩陣ECC編碼器301係當被輸入32位元之資料位元WD[31：0]時，輸出6位元之檢查位元WD[37：32]。在此，G矩陣ECC編碼器301構成當資料位元WD[31：0]所有為0時，輸出檢查位元WD[37：32]全部輸出0，當全部為1時，全部輸出1。
最後，將寫入資料鎖存器302之資料對照32位元之資料位元WD[31：0]和檢查位元WD[37：32]，以38位元之資料位元WD[37：0]重寫至非揮發性記憶元件陣列101。1單元中之不良位元數之判定方法係與第一實施型態相同。
如此一來，與第一實施型態相同，本實施型 態之非揮發性半導體記憶裝置不會使錯誤訂正部之功能受損，可以成為簡單電路且小型化。
[第四實施型態]
圖4為第四實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成。與第一實施型態不同的係將多工器104變更成不良位元數運算電路401之點。
不良位元數運算電路401例如在非揮發性記憶元件陣列101之1單元中寫入所有資料1之狀態下，當檢測出進行讀出動作之結果的資料位元RD[31：0]和檢查位元C[5：0]中，資料0為2位元以上時，將不良單元檢測旗標402送至多工器403。
再者，不良位元數運算電路401在非揮發性記憶元件陣列101之1單元中寫入所有資料0之狀態下，當檢測出進行讀出動作之結果的資料位元RD[31：0]和檢查位元C[5：0]中，資料1為2位元以上時，將不良單元檢測旗標402送至多工器403。
如此一來，藉由經多工器403和平行-串列轉換電路108從DOUT端子109讀出不良單元檢測旗標402，可以簡單判別良品或不良品。
因此，本實施型態之非揮發性半導體記憶裝置不會使錯誤訂正部之功能受損，可以成為簡單電路且小型化。
[第五實施型態]
圖5為第五實施型態之搭載ECC電路之非揮發性半導體記憶裝置之構成。
與第一實施型態不同的係將多工器104變更成不良位元數運算電路501之點。
不良位元數運算電路501成為以每8位元之1位元組單元判定資料位元RD[31：0]不良位元數為1位元以下或2位元以上，並且也對檢查位元C[5：0]獨立運算不良位元數，以合計5位元之不良單元檢測旗標502送至多工器503的構成。
藉由將全部的5位元之不良檢測旗標502為非檢測的0，或者即使為一個也當作檢測的1，經多工器503和平行-串列轉換電路108而從DOUT端子109讀出，可以簡單地判別良品或不良品。然後，CG偏壓切換電路113係藉由使用來自外部之CG偏壓而進行同樣的動作，可以判定記憶體單元不滿既定之臨界電壓的位元是為1位元以下或2位元以上。
101‧‧‧非揮發性記憶元件陣列
102‧‧‧感測放大器
103‧‧‧H矩陣癥狀解碼器
104、106‧‧‧多工器
105‧‧‧錯誤訂正電路
108‧‧‧平行-串列轉換電路
109‧‧‧DOUT端子
111‧‧‧控制訊號產生電路
113‧‧‧CG偏壓切換電路

Claims (5)

  1. 一種非揮發性半導體記憶裝置，其特徵為具備：非揮發性半導體記憶元件陣列，其係以由m位元之資料位元用記憶元件和n位元之檢查位元用記憶元件所構成之1單元作為基本單位，用以儲存資料位元和檢查位元；錯誤訂正符號產生電路，其係從由上述非揮發性半導體記憶元件陣列所讀出之1單元之資料位元和檢查位元產生錯誤訂正符號；控制訊號產生電路，其係輸出切換第1狀態和第2狀態之控制訊號；多工器，其被輸入至少包含上述檢查位元之第2狀態用資料，和上述m位元之資料位元中與上述第2狀態用資料相同位元數的第1狀態用資料，藉由上述控制訊號選擇並輸出上述第1狀態用資料和上述第2狀態用資料；及錯誤訂正電路，其係藉由上述錯誤訂正符號對被輸入之m位元之資料進行錯誤訂正，上述錯誤訂正電路，在第1狀態中對上述m位元之資料位元之中除了上述第1狀態用資料之外的資料和上述第1狀態用資料之m位元之資料進行錯誤訂正，在上述第2狀態中對上述m位元之資料位元之中除了上述第1狀態用資料之外的資料和上述第2狀態用資料之m位元之資料進行錯誤訂正。
  2. 如申請專利範圍第1項所記載之非揮發性半導體記 憶裝置，其中上述錯誤訂正電路係藉由上述控制訊號將上述錯誤訂正符號切換成對應於上述第2狀態用資料。
  3. 如申請專利範圍第1項所記載之非揮發性半導體記憶裝置，其中上述非揮發性半導體記憶裝置又具有CG(Control Gate)偏壓切換電路，上述CG偏壓切換電路係切換一般之偏壓電壓和檢查用偏壓電壓而施加於上述非揮發性半導體記憶元件陣列。
  4. 一種非揮發性半導體記憶裝置之測試方法，其特徵為具備：在用以儲存資料位元和檢查位元之非揮發性半導體記憶元件陣列，對上述資料位元和上述檢查位元全寫入0，或全寫入1之工程；從上述非揮發性半導體記憶元件陣列讀出上述資料位元和上述檢查位元之工程；藉由錯誤訂正符號產生電路，從上述資料位元和上述檢查位元產生錯誤訂正符號之工程；藉由多工器，切換至少包含上述檢查位元之第2狀態用資料，和上述資料位元中與上述第2狀態用資料相同位元數之第1狀態用資料而予以輸出之工程；及藉由錯誤訂正電路，根據上述資料位元之中除了上述第1狀態用資料之外的資料和上述第1狀態用資料和上述錯誤訂正符號進行錯誤訂正之工程，或是上述資料位元之 中除了上述第1狀態用資料之外的資料和上述第2狀態用資料和上述錯誤訂正符號進行錯誤訂正之工程。
  5. 如申請專利範圍第4項所記載之非揮發性半導體記憶裝置之測試方法，其中又具備藉由CG(Control Gate)偏壓切換電路，切換一般之偏壓電壓和檢查用偏壓電壓而施加於上述非揮發性半導體記憶元件陣列之工程。
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