CN104737285A - 具有背衬金属的基材的切割方法 - Google Patents

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Abstract

本发明提供了一种用于切割具有背衬金属的基材的方法，所述方法包括下列步骤。所述基材提供有第一表面和第二表面，其中所述第二表面与所述第一表面相对。在所述基材的第一表面上提供掩模层，并在所述基材的第二表面上提供薄膜层。经过所述掩模层切割所述基材的第一表面，以暴露出所述基材的第二表面上的所述薄膜层。在通过所述切割步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的第二表面上的所述薄膜层。

Description

具有背衬金属的基材的切割方法
与相关申请的交叉引用
本申请要求2012年9月28日提交的题为“具有背衬金属的基材的切割方法”(Method for Dicing a Substrate with Back Metal)的共同拥有的美国临时专利申请系列号61/707,464的优先权并与其相关，该临时专利申请通过参考并入本文。
技术领域
本发明涉及半导体晶片加工，并且更具体来说，涉及用于将半导体晶片切割成多个单个管芯的方法和装置。
背景技术
半导体管芯例如二极管、晶体管等通常在大面积晶片中同时加工(形成)。这样的晶片可能由单晶硅或其他材料例如在适合的基材例如硅等上的氮化镓制成。
等离子体蚀刻设备被广泛用于这些基材的加工，以产生半导体器件。这样的设备通常包括真空室，其配备有高密度等离子体源例如电感耦合等离子体(ICP)，其被用于确保高成本效益的制造所必需的高蚀刻速率。为了移除加工期间产生的热，通常将晶片(基材)夹到被冷却的支承物上。在基材与支承物之间维持冷却气体(通常为氦气)，以提供用于移除热的热传导通路。可以使用向基材的顶侧施加向下的力的机械式夹紧机构，尽管这由于夹具与基材之间的接触可能引起污染。更通常地，使用静电夹头(ESC)来提供所述夹紧力。
在加工步骤完成后，将晶片切单(singulated)，从晶片分离出管芯。这种“切割”、分离或切单操作，通常通过经晶片内管芯之间的“划道(street)”锯割来进行。晶片的管芯的切单，例如通过在晶片完成后沿着划道锯割晶片，包括背侧或前侧上的金属层，可能是耗时且高成本的过程。此外，切单过程可能损坏管芯的部分，包括管芯的侧面。
由于可能的损坏，在晶片上的管芯之间需要额外的间隔以防止对集成电路的损坏，例如将芯片和裂缝维持在距真正的集成电路适合的距离处，使得所述缺陷不损害电路性能或可靠性。作为间隔要求的结果，在标准尺寸的晶片上不能形成如此多的管芯，并且浪费掉了否则可用于电路的晶片区域。锯的使用加剧了半导体晶片上空间(realestate)的损失。锯的刀刃厚约15微米。因此，为了确保切口周围的裂缝和其他损伤不损害集成电路，通常在每个管芯的电路之间维持100至500微米的间隔。此外，在切割后，管芯需要大量的清洁，以除去由锯割过程产生的粒子和其他污染物。
为了努力克服锯割和划片的缺点，化学蚀刻被认为是用于管芯切单的可替选方案。两种通过化学蚀刻分离管芯的方法是湿法蚀刻和等离子体蚀刻。湿法化学蚀刻技术要求在晶片的至少一侧上、并且在某些实施方式中在晶片的两侧上形成蚀刻掩模。蚀刻掩模界定了将被蚀刻的基材区域并保护集成电路免于蚀刻剂影响。在掩模放置在位后，将晶片浸没在湿的蚀刻剂中，例如在硅基材的情况下浸没在氢氧化钾中。湿的蚀刻剂从管芯之间除去基材材料，使得管芯彼此分离。在硅基材的情况下，湿法蚀刻技术能够以每小时约30微米的速率除去硅。因此，即使是已被薄化至约200微米厚度的晶片，也需要约7小时才能完成切割过程。此外，湿法蚀刻技术存在公知的缺点，例如使用湿法蚀刻形成的槽不具有基本上竖直的侧壁，槽相对宽，并且为了获得深的竖直方向的槽，半导体晶片只能具有某些特定晶体取向。此外，某些材料例如GaN，可能难以以在制造过程中经济可行的足够高的速率进行湿法蚀刻。因此，在本领域中，对使用较小的管芯间间隔和快速的切割过程来切割半导体晶片的方法和装置，存在着需求。
最近，提出了将等离子体蚀刻技术作为分离管芯和克服某些这些限制的手段。在器件制造后，将基材用适合的掩模材料掩蔽，留下管芯之间的开放区域。然后使用反应性气体等离子体加工被掩蔽的基材，所述等离子体蚀刻管芯之间暴露出的基材材料。基材的等离子体蚀刻可以进行到部分或完全贯穿基材。在部分等离子体蚀刻的情况下，通过随后的劈裂步骤分离管芯，留下分开的单个管芯。相比于机械切割，等离子体蚀刻技术提供了许多益处：
1)断裂和碎片减少；
2)可以将管芯之间的切缝或划道尺寸降低到远远低于20微米；
3)随着管芯数量的增加，加工时间不显著增加；
4)对于较薄晶片来说，加工时间缩短；并且
5)管芯拓扑结构不限于直线格式。
对于具有背侧金属化的晶片来说，管芯切单更加复杂。背衬金属的晶片切割可以使用常规的锯割技术来进行，尽管需要较低的锯割速度和更频繁的刀刃更换。对等离子体蚀刻技术来说，背衬金属切割代表了更大的挑战。等离子体蚀刻系统是材料依赖性的，从而使得能够蚀刻穿过半导体材料例如硅、砷化镓和蓝宝石的系统，一般不能蚀刻穿过金属或金属合金，尤其是通常在背衬金属堆栈中使用的金属(例如金、银、铜和镍)。因此，能够蚀刻晶片用于切割的等离子体系统，可能不十分地适合于蚀刻金属或金属合金，因此可能需要第二种蚀刻工具。为背衬金属干法蚀刻进一步增添复杂性的是，穿过金属的等离子体蚀刻通常具有非常狭窄的加工窗口，并合并有被蚀刻的金属溅射在新切单的管芯侧上而最终可能损害器件性能或可靠性的可能性。此外，有可能在等离子体蚀刻划道区之前蚀刻背衬金属。尽管这种方法将避免金属副产物重新沉积在被切单的管芯壁上，但它代表了需要晶片背面上的对齐的掩模图形的额外的蚀刻步骤。
在现有技术中，没有提供本发明所伴随的益处。
因此，本发明的目的是提供一种改进，所述改进克服了现有技术装置的不足之处，并且对使用等离子体蚀刻装置切割半导体基材的进步做出了显著贡献。
本发明的另一个目的是提供一种用于切割具有背衬金属的基材的方法，所述方法包括：提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在基材的所述第一表面上提供掩模层，在基材的所述第二表面上提供薄膜层；切割所述基材的所述第一表面经过所述掩模层，以暴露出所述基材的所述第二表面上的所述薄膜层；以及在通过所述切割步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。
本发明的另一个目的是提供一种用于切割具有背衬金属的基材的方法，所述方法包括：提供具有壁的处理室；提供与所述处理室的壁邻接的等离子体源；在所述处理室内提供基材支承物；提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在基材的所述第一表面上提供掩模层，在基材的所述第二表面上提供薄膜层；将所述基材放置到所述基材支承物上；使用所述等离子体源产生等离子体；使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面，所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层；以及在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。
本发明的另一个目的是提供一种用于切割基材的方法，所述方法包括：提供具有壁的处理室；提供与所述处理室的壁邻接的等离子体源；在所述处理室内提供工件支承物；提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在基材的所述第一表面上提供掩模层，在基材的所述第二表面上提供薄膜层；将工件放置在所述工件支承物上，所述工件具有支承膜、框架和所述基材；使用所述等离子体源产生等离子体；使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面，所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层；以及在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。
上面概括了本发明的某些相关目的。这些目的应该被解释为仅仅是说明了所打算的发明的某些更突出的特点和应用。通过以不同方式应用所公开的发明或在本公开的范围内改良本发明，可以获得许多其他有益结果。因此，本发明的其他目的和更充分的理解，可以在除了由权利要求书定义的本发明的范围之外，通过结合附图参考发明概述和优选实施方式的详细描述来获得。
发明概述
本发明描述了一种允许对半导体基材进行等离子体切割的等离子体加工装置。在器件制造和晶片薄化后，使用常规的掩模技术掩蔽所述基材的前侧(电路侧)，这保护电路元件并留下管芯之间的未保护区域。将所述基材安放到在刚性框架内被支承的薄条带上。将所述基材/条带/框架组件转移到真空处理室中并暴露于反应性气体等离子体下，在那里管芯之间的未保护区域被蚀刻掉。在此过程中，所述框架和条带受到保护以免于被反应性气体等离子体损坏。在使用等离子体实现所述基材的深部硅蚀刻后，使用流体射流来分离所述基材上的背衬金属。
本发明的另一个特点是提供一种用于切割具有背衬金属的基材的方法，所述方法包括下列步骤。所述基材提供有第一表面和第二表面，其中所述第二表面与所述第一表面相对。在所述基材的第一表面上提供有掩模层，并且在所述基材的第二表面上提供有薄膜层。所述薄膜层可以进一步包含金属层，所述金属层可以约为1至5微米厚。切割所述基材的所述第一表面经过所述掩模层，以暴露出所述基材的所述第二表面上的所述薄膜层。可以使用等离子体深部硅蚀刻方法来实现所述切割。在通过所述切割步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。可以将来自于所述流体射流的所述流体分配到所述基材上的一定区域上，其中所述区域大于所述基材上的划道宽度。来自于所述流体射流的所述流体可以具有一定的射流直径，其中所述射流直径大于所述基材上的管芯直径。在将所述流体施加到所述薄膜层期间，所述流体射流可以是脉冲的。在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体可以被不对称地分配。来自于所述流体射流的所述流体还可以包含液体。来自于所述流体射流的所述流体还可以包含水。来自于所述流体射流的所述流体还可以包含固体。来自于所述流体射流的所述流体还可以包含气体。来自于所述流体射流的所述流体还可以包含液体。来自于所述流体射流的所述流体还可以包含固体。在将所述流体施加到所述薄膜层期间，所述流体射流可以除去一部分所述薄膜层。所述蚀刻步骤可以留下一部分所述薄膜层。所述蚀刻步骤可以对所述薄膜层具有选择性。所述方法还可以包括从所述第一表面暴露出所述薄膜
本发明的另一个特点是提供一种用于切割具有背衬金属的基材的方法，所述方法包括下列步骤。提供具有壁的处理室。提供与所述处理室的壁邻接的等离子体源。在所述处理室内提供基材支承物。提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对。在基材的所述第一表面上提供掩模层。在基材的所述第二表面上提供薄膜层。将所述基材放置到所述基材支承物上。使用所述等离子体源产生等离子体。使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面。所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层。在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。在将所述流体施加到所述薄膜层期间，所述流体射流可以是脉冲的。在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体可以被不对称地分配。来自于所述流体射流的所述流体还可以包含液体。所述蚀刻步骤可以留下一部分所述薄膜层。所述蚀刻步骤可以对所述薄膜层具有选择性。所述方法还可以包括从所述第一表面暴露出所述薄膜层。
本发明的另一个特点是提供一种用于切割基材的方法，所述方法包括下列步骤。提供具有壁的处理室。提供与所述处理室的壁邻接的等离子体源。在所述处理室内提供工件支承物。提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对。在基材的所述第一表面上提供掩模层，并在基材的所述第二表面上提供薄膜层。将工件放置在所述工件支承物上，其中所述工件具有支承膜、框架和所述基材。使用所述等离子体源产生等离子体。使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面。所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层。在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。在将所述流体施加到所述薄膜层期间，所述流体射流可以是脉冲的。在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体可以被不对称地分配。来自于所述流体射流的所述流体还可以包含液体。所述蚀刻步骤可以留下一部分所述薄膜层。所述蚀刻步骤可以对所述薄膜层具有选择性。所述方法还可以包括从所述第一表面暴露出所述薄膜层。
上面相当宽泛地概述了本发明的更加相关和重要的特点，以便可以更好地理解后面的发明详述，使得可以更充分地认识到本发明对本技术领域的贡献。本发明的其他特点将在后文中描述，其形成本发明的权利要求书的主题。本领域技术人员应该认识到，所公开的概念和具体实施方式可以被容易地作为基础，用于修改或设计执行本发明的相同目的的其他结构。本领域技术人员还应该认识到，这样的等同构造不背离在权利要求书中提出的本发明的精神和范围。
附图说明
图1a是半导体基材的俯视图，示出了在基材的前侧上由划道分隔开的单个器件；
图1b是半导体基材仰视图，示出了基材的背侧上的背衬金属层；
图2a是具有背衬金属的半导体基材的剖视图，示出了由划道分隔开的单个器件；
图2b是具有背衬金属的半导体基材的剖视图，示出了由划道分隔开的单个器件以及被蚀刻贯穿到背衬金属层的基材；
图3a是被施加到半导体上的背衬金属的流体射流的剖视图，其中半导体基材已按照本发明的实施方式预先切割；
图3b是被施加到半导体上的背衬金属的流体射流的剖视图，其中半导体基材已按照本发明的实施方式预先切割；并且
图4是将流体射流到等离子体切割的基材的背衬金属以完成管芯切单的方法的流程图。
在几个图的视图中，相似的参考符号指称相似的部件。
发明详述
现在将描述晶片的管芯的切单方法。硅器件通常在硅晶片上制造。在一个晶片上通常存在许多管芯。这些管芯可以具有各种不同尺寸和形状。在同一晶片内有可能具有不同的管芯类型。为了制造有用的器件，必须从晶片分离单个管芯。为了实现这一点，在器件之间故意留下无功能的晶片区域。这些区域被称为划道区或切缝。这些划道区通常在管芯切单过程中被除去。这种材料去除可以以多种方式来实现，包括锯割、激光切割(隐形切割和烧蚀)和等离子体蚀刻。
半导体器件生产中的常用做法是用通常但不限于由铝、银、金、铜、镍和/或钛构成的金属合金涂翻转圆的背面。背衬金属的目的是提供导电层，用于将管芯焊接到管芯和/或包装以便产生产品。这种涂层通常通过等离子体气相沉积、溅射和/或电子束蒸发来进行。背衬金属镀层步骤通常在任何微细机械加工之前进行。典型的背衬金属厚度通常在1至10微米之间。
如图1a中所示，半导体基材(晶片)110在基材110的前侧上具有被划道125分隔开的单个器件120。晶片110可以是任何所需材料，例如硅、砷化镓、碳化硅等。可以提供任何数目的分开的器件120作为晶片110的一部分。在前侧电路已经完成后，可以将基材110薄化，然后在基材上沉积背衬金属。图1b示出了在基材110的背侧上具有背衬金属层130的半导体基材110。
沿着晶片的第一侧(前侧)沉积掩模层并移除一部分掩模以留下掩模沉积物，由此暴露出晶片的顶部作为蚀刻窗口。可以使用可被溶解或其胶粘效果可以例如通过辐照或通过化学手段进行中和的类型的胶粘剂层，将载体层粘附到晶片的顶表面。载体层可以是在晶片的另一个表面处进行磨削或抛光步骤时将晶片的管芯束缚在一起的刚性板。在晶片得到载体层的物理支承或强化的情况下，将晶片的第二侧或底或后表面磨片并抛光成平面。在载体层仍保持在位并束缚或强化晶片的情况下，可以将背衬金属等沉积在晶片的底表面上。
背衬金属沉积通常沉积在晶片的第二(背)侧上——与前侧电路相对。在本领域中存在许多已知的制造带有背衬金属的具有电路的薄化基材的工艺流程。电路制造、薄化和金属化步骤的顺序可能随着器件应用和基材制造策略的具体情况的不同而异。
在前侧电路已被制造并且背衬金属沉积完成后，基材准备好进行晶片切割(管芯切单)。通常，基材在切割操作期间受到支承。正如本领域中已知的，这种支承可以采取刚性载体或由刚性框架(例如切割框架)支承的挠性膜(例如切割条带)的形式。这种切单可以通过机械手段包括锯割和破碎、光学手段包括激光烧蚀和隐形切割、或化学手段包括等离子体切割来实现。由Plasma Therm LLC开发的最新的高速等离子体切割方法，现在可以完全蚀穿如图2a中所示安放在切割条带上的晶片110。这种被称为微管芯切单(MDS)的高速等离子体切割，是快速切换的深部硅蚀刻方法。结果是一种维持光滑的切缝边缘的管芯切单方法，并具有切缝较窄、可以控制壁角度和生产量较高的其他益处。在管芯被切单后，将切割条带以与本领域中已知的任何现有管芯切单方法相同的方式展开，用于拾取和放置工具。为了将等离子体切割过程融入到半导体生产中，将晶片在工业标准的晶片框架和晶片条带上切割。尽管等离子体切割操作有益地除去管芯之间的基材材料，但对于等离子体来说，除去如图2b中所示连接管芯的残留背侧金属化130，可能是困难的。
下面描述在厚度小于或等于约250微米的图形化硅晶片110的深部硅蚀刻等离子体切割后，选择性移除1至10微米厚的残留背衬金属层130以便完成管芯切单过程，同时仍能集成到标准的后端半导体包装系统例如拾取和放置系统中的方法。为使所述方法能够成功，背衬金属130必须保留在每个管芯上并与下游操作相容，同时管芯之间的金属必须被分开和/或移除。
在等离子体切割过程后分离和/或移除背衬金属130的关键，是如图3a和3b中所示，在安放的晶片110上方将来自于流体射流340的流动的流体320在给定压力下进料，历时特定时间。具体来说，在从等离子体切割工具取出安放的晶片110后，将其在新的晶片条带和框架上倒装(flipped)，以使管芯被粘附并暴露出背衬金属130。然后将流体320以大得足以清除掉切缝，但不能强得足以将管芯从晶片条带敲落的压力，从流体射流340分配到暴露的背衬金属130上。当所有切缝脱离背衬金属130后，晶片110准备好被展开然后进行管芯包装。这种解决方案的受控变量是流体类型、流体的压力/流速、流动模式、距样品的高度、流动角度、相对于切缝图形的进料图形、进料速率、流体或样品的温度、以及暴露时间。
上面的实例描述了将等离子体切割的晶片倒置并重新粘附于切割条带，以便暴露晶片的背衬金属侧的方法。根据本发明的一种实施方式，所述方法的通用流程图示出在图4中。重要的是注意到可以以多种不同的硬件配置实践本发明。在可替选的实施方式中，在等离子体蚀刻后晶片可以保留在条带载体上，并且从基材的第一表面中的通孔将流体施加到基材的划道区中的薄膜。在这种配置中，基材支承物优选是适形的(例如非刚性的)。
在另一种配置中，在切割过程已除去显著量的基材材料后，可以将晶片安放并固持到基材支承物。基材支承物可以是刚性的。可以使用许多方法将基材固持到支承物，包括基于压力的(真空)手段、胶粘剂或静电手段。可以将基材安放成使基材的第二侧暴露于流体射流下。
所述方法最可能需要在深部硅蚀刻过程后将晶片翻转，然后放置在使流体在背衬金属上方通过的工具上。在背衬金属已被选择性分开和/或移除后，可以将切单的管芯展开并送入下游包装加工流程中。
在晶片上制造至少一个器件，所述晶片含有器件区和划道区。可以存在多个器件类型的半导体器件，例如集成电路(IC)、微机电系统(MEMS)器件、光学器件等。支持不同器件类型的晶片类型可以是半导体(例如Si、Ge等)、化合物半导体(例如GaAs、InP、GaN、SiC等)、绝缘体(例如石英、Pyrex等)或导体(例如金属等)。
将划道区移除或破坏以允许分离单个管芯。分开的管芯将变成有功能的器件或较大器件的部件，其作为单个器件被包装或与其他管芯集成以形成较大器件。
基材具有与第一表面(背面)相对的第二表面(前面)，并在第二表面上具有薄膜。薄膜可以是复合材料堆栈，可以含有金属(例如Au、Ag、Al或Cu)。薄膜在基材的第二表面上的覆盖部分，对应于第一表面上的一部分划道区(例如，基材的第二表面上的薄膜与在基材的前(第一)表面上被界定的划道区具有一定程度的重叠)。薄膜的厚度可以小于约20微米，优选为1至5微米。从第一侧移除来自于晶片的划道区的材料的蚀刻方法，可以是化学蚀刻(例如使用Bosch方法的等离子体蚀刻)。或者，移除来自于划道区的材料的蚀刻方法，可以通过使用激光。等离子体蚀刻可以产生倾斜特征、竖直特征或具有逆行(例如下切)剖面的特点。化学蚀刻方法可以包含含卤素蚀刻剂。蚀刻方法可以对薄膜具有选择性，其中薄膜:基材的选择性>10:1、选择性>100:1或1000:1。蚀刻选择性可以是薄膜蚀刻速率与基材蚀刻速率之比。基材移除过程留下至少一部分与划道区重叠的薄膜。蚀刻过程可以从基材的第一表面暴露出一部分薄膜。在至少某些部分或所有的划道区中，薄膜可以基本上不被基材支承。
可以将基材固持在基材支承物上。基材支承物可以含有胶粘剂例如切割条带。基材支承物可以具有静电夹头和/或真空夹盘。基材支承物与基材的第一侧(前侧)相接触。将从流体射流分配的流体施加到薄膜的一部分，在那里从流体射流分配的流体的流体压力可以大于薄膜的最终拉伸强度。从流体射流分配的流体的流体压力可以小于薄膜对基材的粘附强度。
当晶片暴露于从流体射流分配的流体时，它可以管芯一侧朝上或管芯一侧朝下。晶片以管芯一侧朝上的方式离开微管芯切单工具。管芯一侧朝下可能需要在移除划道中的基材材料与将流体射流施加到薄膜之间将基材倒置。
来自于流体射流的流体在薄膜上提供力，其将损坏或移除薄膜。从流体射流分配的流体的类型可以是压缩空气、氮气、氩气或去离子水。从流体射流分配的流体的流体压力可以大于切缝的最终拉伸强度。薄膜的最终拉伸强度基于材料组成、切缝宽度、和薄膜(例如背衬金属)的厚度。如果从流体射流分配的流体的压力过大，则流体射流可能损坏被切单的器件。这种损坏可能以从基材支承物(例如切割条带)移除被切单的管芯的形式发生。或者，这种损坏可能以从最终器件移除部分薄膜的形式发生。从流体射流分配的流体的流体流动模式可以从广范围的几何形状中进行选择，包括：直圆柱形，平扇形，圆锥形或正方形，这取决于流体射流上的流体喷嘴。从流体射流的喷嘴发射的流体相对于晶片的高度，直接提高或降低被施加到晶片的流体的压力。通常，流体射流距晶片表面不到25cm的高度处发射。在优选实施方式中，流体射流在距晶片表面不到3cm的高度处发射。在喷射模式是发散的流体射流配置中，从流体射流的喷嘴发射的流体相对于晶片的高度还调节晶片上将受到从单个流体射流发射的流体影响的表面积的量。为了高效地分离基材上的背衬金属，从流体射流分配的流体的压力和暴露时间之间的平衡是必需的。
流体射流可以以几乎单分散的角度(例如接近单向股)或以含有流体速度和方向的分布的模式(例如圆锥形或扇形喷嘴)发射流体。流体射流的喷嘴可以倾斜，以便可以优化来自于流体射流的流体的流动，用于基材上的切缝清理。
可以优化晶片上方来自于流体射流的流体流动图形的进料速率，用于基材上的切缝清理。可以优化从流体射流分配的流体的流体温度以及背衬金属暴露于流体下的暴露时间，用于优化基材上的切缝清理。
将从流体射流分配的流体施加到薄膜。在一种实施方式中，将流体分配到基材的第二表面。在向第二表面施加从流体射流分配的流体中，分配的流体射流的尺寸可以：
1.大于基材上的划道宽度；
2.大于基材上的一个管芯维度；
3.覆盖基材上的至少一个管芯的一部分；或
4.小于基材的尺寸。
在向基材的第二表面施加从流体射流分配的流体中，可以将基材相对于流体射流移动。可以将流体射流相对于基材移动，并且所述移动可以是共平面或非共平面的。在向基材施加从流体射流分配的流体期间，流体射流和基材两者可以相对于彼此移动。
在向基材的表面施加从流体射流分配的流体中，从流体射流分配的流体可以是不连续的和/或脉冲的。从流体射流分配的流体的脉冲可以根据从流体射流分配的流体的射流压力和/或流速而变。
在向基材的第二表面施加从流体射流分配的流体中，从流体射流分配的流体可以具有以下形状：
1.在至少一个维度上对称；
2.圆锥形——空心和/或实心圆锥体；
3.扇形；
4.在至少一个维度上不对称；或
5.帷幕形，其可以是线性帷幕。
流体射流可以包含多个单个的流体射流。流体射流可以包含射流阵列，其可以排列成线性阵列。阵列可以是二维阵列，其可以是规则或不规则间隔的。射流阵列的面积可以大于或小于基材面积。可以将射流阵列相对于基材移动、线性移动和/或旋转移动。可以将基材相对于射流阵列移动、线性移动和/或旋转移动。
在向基材的第二表面施加从流体射流分配的流体中，从流体射流分配的流体可能以接近法线入射或其他规定的入射角冲击基材的第二表面。从流体射流分配的流体可能是基本上单向的。在向基材的第二表面施加从流体射流分配的流体中，从流体射流分配的流体可能以多个角度冲击基材。从流体射流向基材的第二表面分配流体的角度，可以是可调节的。从流体射流向基材的第二表面分配流体的角度，可以是可相对于基材的表面移动的。基材可以是可相对于流体射流的流体喷嘴移动的。基材和流体射流的流体喷嘴两者，可以是看相对于彼此移动的。流体从流体射流向基材的第二表面分配的角度，可以是可随时间改变的。
在流体射流撞击在晶片的薄膜已被分离的区域上的一种实施方式中，撞击在被分离的管芯上的流体的角度优选地距法线入射小于约45度。这种角度限制降低了在流体射流运行期间来自于流体射流的压力引起被分离的管芯从基材支承物移除的可能性(例如，在偏离法向的角度下，流体射流可能引起被切单的管芯失去与切割条带的粘附并丢失)。
从流体射流的喷嘴分配的流体相对于基材表面的高度可以是可调节的。在薄膜切单过程中，从流体射流的喷嘴分配的流体相对于晶片表面的高度可以保持恒定。在背衬金属过程中，从流体射流的喷嘴分配的流体相对于晶片表面的高度可以改变。
可以控制从流体射流分配的流体的温度。从流体射流分配的流体可以含有液体(例如水)、固体和/或气体(例如氮气)。从流体射流分配的流体可以含有小滴。小滴直径可以小于约1mm。小滴直径可以小于约100微米。从流体射流分配的流体可以含有在液体中的气泡。从流体射流分配的流体可以含有不混溶液体、表面活性剂和/或抗腐蚀添加剂。从流体射流分配的流体可以是气雾剂。
当从流体射流分配时，流体射流的能量通量可足以损坏薄膜。当从流体射流分配时，流体射流的能量通量可以移除一部分薄膜。当从流体射流分配时，流体射流的能量通量可以损坏一部分薄膜。
薄膜分离宽度可以由基材上的切割宽度决定。基材上的薄膜分离维度小于划道区。基材上的薄膜分离维度可能等于划道区。在管芯区域中可以发生最小的薄膜分离或损坏，或者在管芯区域中可以不发生薄膜分离。任何可能发生在管芯区域中的薄膜损坏不损害器件性能。
重要的是指出，尽管上面的方法结合等离子体蚀刻切单来描述流体射流技术，但流体射流方法可以与基本上移除所有晶片材料、留下连接管芯的薄膜的所有切单技术是相容的。所述方法特别适合用于在管芯之间留下基本上不被基材支承的薄膜的切割技术。
本公开包括权利要求书中包含的内容以及前面描述的内容。尽管本发明已在其具有一定程度的特殊性的优选形式中进行描述，但应该理解，所提出的优选形式的公开仅仅是出于示例而做出的，并且可以对构造详情以及部件的组合和排列进行多个改变，而不背离本发明的精神和范围。

Claims (31)

1.一种用于切割具有背衬金属的基材的方法，所述方法包括：
提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在所述基材的所述第一表面上提供掩模层，在所述基材的所述第二表面上提供薄膜层；
经过所述掩模层切割所述基材的所述第一表面，以暴露出所述基材的所述第二表面上的所述薄膜层；以及
在通过所述切割步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层。
2.权利要求1的方法，其中所述薄膜层还包含金属层。
3.权利要求2的方法，其中所述金属层为大约1至5微米厚。
4.权利要求1的方法，其中将来自于所述流体射流的所述流体分配在所述基材上的一定区域上，所述区域大于所述基材上的划道宽度。
5.权利要求1的方法，其中来自于所述流体射流的所述流体具有一定的射流直径，所述射流直径大于所述基材上的管芯直径。
6.权利要求1的方法，其中在将所述流体施加到所述薄膜层期间，所述流体射流是脉冲的。
7.权利要求1的方法，其中在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体被不对称地分配。
8.权利要求1的方法，其中来自于所述流体射流的所述流体还包含液体。
9.权利要求8的方法，其中来自于所述流体射流的所述流体还包含水。
10.权利要求8的方法，其中来自于所述流体射流的所述流体还包含固体。
11.权利要求1的方法，其中来自于所述流体射流的所述流体还包含气体。
12.权利要求11的方法，其中来自于所述流体射流的所述流体还包含液体。
13.权利要求11的方法，其中来自于所述流体射流的所述流体还包含固体。
14.权利要求1的方法，其中在将所述流体施加到所述薄膜层期间，所述流体射流除去一部分所述薄膜层。
15.权利要求1的方法，其中所述蚀刻步骤留下一部分所述薄膜层。
16.权利要求1的方法，其中所述蚀刻步骤对所述薄膜层具有选择性。
17.权利要求1的方法，其还包括从所述第一表面暴露出所述薄膜层。
18.一种用于切割具有背衬金属的基材的方法，所述方法包括：
提供具有壁的处理室；
提供与所述处理室的壁邻接的等离子体源；
在所述处理室内提供基材支承物；
提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在所述基材的所述第一表面上提供掩模层，在所述基材的所述第二表面上提供薄膜层；
将所述基材放置到所述基材支承物上；
使用所述等离子体源产生等离子体；
使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面，所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层；以及
在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层上。
19.权利要求18的方法，其中在将所述流体施加到所述薄膜层期间，所述流体射流是脉冲的。
20.权利要求18的方法，其中在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体被不对称地分配。
21.权利要求18的方法，其中来自于所述流体射流的所述流体还包含液体。
22.权利要求18的方法，其中所述蚀刻步骤留下一部分所述薄膜层。
23.权利要求18的方法，其中所述蚀刻步骤对所述薄膜层具有选择性。
24.权利要求18的方法，其还包括从所述第一表面暴露出所述薄膜层。
25.一种用于切割基材的方法，所述方法包括：
提供具有壁的处理室；
提供与所述处理室的壁邻接的等离子体源；
在所述处理室内提供工件支承物；
提供具有第一表面和第二表面的基材，所述第二表面与所述第一表面相对，在所述基材的所述第一表面上提供掩模层，以及在所述基材的所述第二表面上提供薄膜层；
将工件放置在所述工件支承物上，所述工件具有支承膜、框架和所述基材；
使用所述等离子体源产生等离子体；
使用产生的等离子体经过所述掩模层蚀刻所述基材的所述第一表面，所述蚀刻步骤暴露出所述基材的所述第二表面上的所述薄膜层；以及
在通过所述蚀刻步骤已暴露出所述薄膜层后，将来自于流体射流的流体施加到所述基材的所述第二表面上的所述薄膜层上。
26.权利要求25的方法，其中在将所述流体施加到所述薄膜层期间，所述流体射流是脉冲的。
27.权利要求25的方法，其中在将所述流体施加到所述薄膜层期间，来自于所述流体射流的所述流体被不对称地分配。
28.权利要求25的方法，其中来自于所述流体射流的所述流体还包含液体。
29.权利要求25的方法，其中所述蚀刻步骤留下一部分所述薄膜层。
30.权利要求25的方法，其中所述蚀刻步骤对所述薄膜层具有选择性。
31.权利要求25的方法，其还包括从所述第一表面暴露出所述薄膜层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108899303A (zh) * 2018-07-09 2018-11-27 扬州乾照光电有限公司 一种led芯片及其切割方法
CN109004069A (zh) * 2017-06-21 2018-12-14 佛山市国星半导体技术有限公司 一种金属衬底led芯片的制作方法
CN112534567A (zh) * 2018-06-04 2021-03-19 等离子瑟姆有限公司 用于切割管芯附着膜的方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664089B1 (en) * 2012-08-20 2014-03-04 Semiconductor Components Industries, Llc Semiconductor die singulation method
US9034733B2 (en) 2012-08-20 2015-05-19 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102012111358A1 (de) * 2012-11-23 2014-05-28 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
US9142459B1 (en) * 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
CN105609555B (zh) * 2014-11-14 2019-06-14 株式会社东芝 装置的制造方法
JP6370720B2 (ja) * 2014-11-14 2018-08-08 株式会社東芝 デバイスの製造方法
KR20160057966A (ko) 2014-11-14 2016-05-24 가부시끼가이샤 도시바 처리 장치, 노즐 및 다이싱 장치
JP6325421B2 (ja) * 2014-11-14 2018-05-16 株式会社東芝 デバイスの製造方法
JP2016134433A (ja) * 2015-01-16 2016-07-25 株式会社東芝 ダイシング装置
US9337098B1 (en) 2015-08-14 2016-05-10 Semiconductor Components Industries, Llc Semiconductor die back layer separation method
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6824581B2 (ja) * 2017-04-04 2021-02-03 株式会社ディスコ 加工方法
JP6890885B2 (ja) * 2017-04-04 2021-06-18 株式会社ディスコ 加工方法
US10879212B2 (en) * 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
GB201708927D0 (en) 2017-06-05 2017-07-19 Spts Technologies Ltd Methods of plasma etching and plasma dicing
DE102017113949A1 (de) * 2017-06-23 2018-12-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
JP7104558B2 (ja) * 2018-05-23 2022-07-21 株式会社ディスコ 被加工物の加工方法
US10916474B2 (en) 2018-06-25 2021-02-09 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
JP7128064B2 (ja) * 2018-09-03 2022-08-30 株式会社ディスコ 被加工物の加工方法
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US10796963B2 (en) * 2019-01-25 2020-10-06 Semiconductor Components Industries, Llc Backside metal patterning die singulation systems and related methods
US10964596B2 (en) * 2019-01-25 2021-03-30 Semiconductor Components Industries, Llc Backside metal patterning die singulation system and related methods
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
EP4345872A1 (en) * 2022-09-28 2024-04-03 Nexperia B.V. A method of singulation of dies from a wafer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401690A (en) * 1993-07-08 1995-03-28 Goodark Electronic Corp. Method for making circular diode chips through glass passivation
US20120238073A1 (en) * 2011-03-14 2012-09-20 Chris Johnson Method and Apparatus for Plasma Dicing a Semi-conductor Wafer
CN103633022A (zh) * 2012-08-20 2014-03-12 半导体元件工业有限责任公司 半导体芯片分离方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143049A (en) * 1979-04-24 1980-11-08 Nec Home Electronics Ltd Manufacture of semiconductor element
JPS61156775A (ja) * 1984-12-28 1986-07-16 Teijin Ltd 非晶質シリコン太陽電池の分割加工方法
US4729971A (en) 1987-03-31 1988-03-08 Microwave Semiconductor Corporation Semiconductor wafer dicing techniques
US7121925B2 (en) * 2000-03-31 2006-10-17 Toyoda Gosei Co., Ltd. Method for dicing semiconductor wafer into chips
JP2001284292A (ja) * 2000-03-31 2001-10-12 Toyoda Gosei Co Ltd 半導体ウエハーのチップ分割方法
US6521513B1 (en) * 2000-07-05 2003-02-18 Eastman Kodak Company Silicon wafer configuration and method for forming same
JP4708577B2 (ja) 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
US7153186B2 (en) 2002-09-13 2006-12-26 Towa Intercon Technology, Inc. Jet singulation
JP2004214262A (ja) * 2002-12-27 2004-07-29 Oputo System:Kk ウエハの割断方法及び装置
US6743699B1 (en) 2003-01-21 2004-06-01 Micron Technology, Inc. Method of fabricating semiconductor components
JP4279572B2 (ja) * 2003-02-26 2009-06-17 株式会社ディスコ ウォータージェット加工方法
US7005317B2 (en) 2003-10-27 2006-02-28 Intel Corporation Controlled fracture substrate singulation
US6982211B2 (en) 2003-12-02 2006-01-03 Disco Corporation Water jet processing method
JP2005230921A (ja) * 2004-02-17 2005-09-02 Disco Abrasive Syst Ltd ウォータージェット加工装置
US20060043534A1 (en) 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US8124454B1 (en) * 2005-10-11 2012-02-28 SemiLEDs Optoelectronics Co., Ltd. Die separation
US7452739B2 (en) 2006-03-09 2008-11-18 Semi-Photonics Co., Ltd. Method of separating semiconductor dies
JP4721968B2 (ja) * 2006-07-06 2011-07-13 株式会社ディスコ スピンナ洗浄装置
JP2010500764A (ja) 2006-08-07 2010-01-07 セミ−フォトニクス カンパニー リミテッド 複数の半導体ダイを分離する方法
US7892891B2 (en) * 2006-10-11 2011-02-22 SemiLEDs Optoelectronics Co., Ltd. Die separation
JP2008103648A (ja) * 2006-10-23 2008-05-01 Matsushita Electric Ind Co Ltd 半導体装置の製造装置および半導体装置の製造方法
JP2008284635A (ja) 2007-05-16 2008-11-27 Disco Abrasive Syst Ltd ウォータジェット加工方法
US7989319B2 (en) * 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7781310B2 (en) * 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US7951688B2 (en) 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
JP4858395B2 (ja) * 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7655539B2 (en) 2008-04-16 2010-02-02 Fairchild Semiconductor Corporation Dice by grind for back surface metallized dies
JP5180661B2 (ja) * 2008-04-18 2013-04-10 株式会社ディスコ スピンナ洗浄装置および加工装置
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP5568824B2 (ja) 2010-07-30 2014-08-13 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US20120168714A1 (en) * 2011-01-03 2012-07-05 SemiLEDs Optoelectronics Co., Ltd. Vertical light emitting diode (vled) die and method of fabrication
KR101751046B1 (ko) 2011-02-01 2017-06-26 삼성전자 주식회사 웨이퍼 다이싱 프레스 및 그의 반도체 웨이퍼 다이싱 시스템
JP5425122B2 (ja) * 2011-02-21 2014-02-26 キヤノン株式会社 薄膜半導体装置の製造方法
US8871613B2 (en) * 2012-06-18 2014-10-28 Semiconductor Components Industries, Llc Semiconductor die singulation method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401690A (en) * 1993-07-08 1995-03-28 Goodark Electronic Corp. Method for making circular diode chips through glass passivation
US20120238073A1 (en) * 2011-03-14 2012-09-20 Chris Johnson Method and Apparatus for Plasma Dicing a Semi-conductor Wafer
CN103633022A (zh) * 2012-08-20 2014-03-12 半导体元件工业有限责任公司 半导体芯片分离方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109004069A (zh) * 2017-06-21 2018-12-14 佛山市国星半导体技术有限公司 一种金属衬底led芯片的制作方法
CN112534567A (zh) * 2018-06-04 2021-03-19 等离子瑟姆有限公司 用于切割管芯附着膜的方法
CN112534567B (zh) * 2018-06-04 2024-01-26 等离子瑟姆有限公司 用于切割管芯附着膜的方法
CN108899303A (zh) * 2018-07-09 2018-11-27 扬州乾照光电有限公司 一种led芯片及其切割方法
CN108899303B (zh) * 2018-07-09 2021-01-26 扬州乾照光电有限公司 一种led芯片及其切割方法

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