CN104701328A - 一种阵列基板及其制造方法、显示装置 - Google Patents
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Abstract
本发明提供了一种阵列基板，包括：在衬底上设置的栅电极层、有源层和漏源电极层，所述衬底上包括存储电容区；在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。本发明还提供了一种上述阵列基板的制造方法。本发明还提供了一种包括上述阵列基板的显示装置。本发明能够在不增大存储电容所占面积的同时有效增大存储电容，有利于减小像素面积，增大PPI。
Description
技术领域
本发明涉及阵列基板制备技术领域，尤其涉及一种阵列基板及其制造方法、显示装置。
背景技术
近年来，显示技术得到快速的发展，如薄膜晶体管(Thin FilmTransistor，简称TFT)技术由原来的非晶硅薄膜晶体管发展到现在的低温多晶硅薄膜晶体管、金属氧化物半导体薄膜晶体管等。而发光技术也由原来的液晶显示(Liquid Crystal Display，简称LCD)技术发展为现在的有机发光二极管显示(Organic Light-Emitting Diode，简称OLED)技术。
而其中氧化物半导体日益受到重视，大尺寸氧化物面板目前处于量产和背板性能提升阶段，量产的氧化物背板基本上为刻蚀阻挡层(Etch-Stopper Layer，简称ESL)结构。由于显示屏始终有高清的要求，这就要求像素面积不断减小，增大像素的分布密度(Pixels Per Inch，简称PPI)。然而像素面积不断减小，必然会导致工艺的复杂度和可靠性问题，以及存储电容不断降低。
发明内容
针对现有技术的缺陷，本发明提供一种阵列基板及其制造方法、显示装置，能够在不增大存储电容所占面积的同时有效增大存储电容，有利于减小像素面积，增大PPI。
第一方面，本发明提供了一种阵列基板，包括：在衬底上设置的栅电极层、有源层和漏源电极层：
所述衬底上包括存储电容区；
在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
优选地，在所述栅电极层和所述有源层之间还包括栅绝缘层，所述有源层和所述漏源电极层之间还包括刻蚀阻挡层，其中，
所述栅电极层包括位于存储电容区中的部分；
所述栅绝缘层包括位于存储电容区中的部分；
所述有源层包括位于存储电容区中的部分；
所述刻蚀阻挡层包括位于存储电容区中的部分；
所述源漏电极层包括位于存储电容区中的部分。
优选地，所述存储电容区的栅绝缘层为减薄过的栅绝缘层。
优选地，栅绝缘层接触孔处的栅电极层与源漏电极层接触。
优选地，所述源漏电极层上形成有至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
优选地，所述钝化层上形成有像素电极层，所述像素电极层通过贯穿所述钝化层的钝化层接触孔与所述源漏电极层接触。
第二方面，本发明提供了一种阵列基板的制造方法，该方法包括：在衬底上形成栅电极层、有源层和漏源电极层：
所述衬底上包括存储电容区；
在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
优选地，在所述栅电极层和所述有源层之间形成栅绝缘层，在所述有源层和所述源漏电极层之间形成刻蚀阻挡层，其中，
形成所述栅电极层时，形成位于存储电容区中的部分；
形成所述栅绝缘层时，形成位于存储电容区中的部分；
形成所述有源层时，形成位于存储电容区中的部分；
形成所述刻蚀阻挡层时，形成位于存储电容区中的部分；
形成所述漏源电极层时，形成位于存储电容区中的部分。
优选地，该方法还包括：刻蚀减薄所述存储电容区的栅绝缘层。
优选地，在刻蚀减薄所述存储电容区的栅绝缘层时，通过控制刻蚀时间来控制所述存储电容区的栅绝缘层的厚度。
优选地，该方法还包括：在刻蚀减薄所述存储电容区的栅绝缘层的同时，刻蚀减薄预定形成栅绝缘层接触孔处的栅绝缘层。
优选地，该方法还包括：
在所述有源层上形成刻蚀阻挡层时，同时再次刻蚀所述预定形成栅绝缘层接触孔处的栅绝缘层直至到达栅电极层。
优选地，该方法还包括：
在所述源漏电极层上形成至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
优选地，该方法还包括：
在所述至少一层钝化层中形成贯穿所述至少一层钝化层的接触孔，并在所述至少一层钝化层上形成像素电极层，所述像素电极层通过所述钝化层接触孔与所述源漏电极层接触。
优选地，在形成所述像素电极层之后，对所述像素电极层做固化及退火处理。
第三方面，本发明提供了一种显示装置，包括上述的阵列基板。
由上述技术方案可知，本发明提供一种阵列基板及其制造方法、显示装置，使用绝缘层刻蚀掩膜版刻蚀存储电容区的绝缘层来减薄绝缘层，以提高存储电容，并且在存储电容区形成双电容结构，能够在不增大存储电容所占面积的同时有效增大存储电容，有利于减小像素面积，增大PPI。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
图1是本发明实施例1提供的阵列基板的栅电极层的示意图；
图2是本发明实施例1提供的形成栅绝缘层的示意图；
图3是本发明实施例1提供的形成有源层的示意图；
图4是本发明实施例1提供的形成刻蚀阻挡层的示意图；
图5是本发明实施例1提供的形成漏源电极层的示意图；
图6是本发明实施例1提供的形成多层钝化层的示意图；
图7是本发明实施例1提供的形成接触孔的示意图；
图8是本发明实施例1提供的形成像素电极层的示意图；
图9是本发明实施例1提供的阵列基板的制造方法的流程示意图。
图1～8中标记说明：1-衬底；2-栅电极层；3-栅绝缘层；4-有源层；5-刻蚀阻挡层；6-漏源电极层；7-第一钝化层；8-第二钝化层；9-第三钝化层；10-钝化层接触孔；11-像素电极层；12-栅绝缘层接触孔。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明一实施例提供了一种阵列基板，如图8所示，该阵列基板包括：在衬底上1依次设置的栅电极层2、有源层4及漏源电极层6。
其中，所述衬底1上包括存储电容区；
在所述存储电容区，所述栅电极层2和所述有源层4在衬底上的投影至少部分重合，所述有源层4和所述源漏电极层6在衬底上的投影至少部分重合，从而所述有源层2、所述栅电极层4、所述源漏电极层6在所述存储电容区形成双电容结构。
本实施例中，如图8所示，在所述栅电极层2和所述有源层4之间还包括栅绝缘层3，所述有源层4和所述漏源电极层6之间还包括刻蚀阻挡5。其中，栅电极层包括位于存储电容区中的部分；栅绝缘层包括位于存储电容区中的部分；有源层包括位于存储电容区中的部分；刻蚀阻挡层包括位于存储电容区中的部分；源漏电极层包括位于存储电容区中的部分。如此，存储电容区形成了双电容结构(即栅电极、栅绝缘层和有源层构成一个电容，漏源电极层、刻蚀阻挡层和有源层构成另一个电容)，在不增大储存电容区所占面积的同时有效地增大了存储电容，有利于减小像素面积、增大PPI。
需要说明的是，刻蚀阻挡层5可为其他任何形式的绝缘层。
本实施例中，上述存储电容区的栅绝缘层为减薄过的栅绝缘层。减薄过的栅绝缘层能够有效提高存储电容。
本实施例中，栅绝缘层接触孔12处的栅电极层与源漏电极层接触。通过刻蚀栅绝缘层接触孔处的栅绝缘层，使得栅绝缘层接触孔处的栅电极层与源漏电极层直接接触，以实现源漏电极和栅电极层的孔接触。
进一步地，上述阵列基板的源漏电极层上形成有至少一层钝化层，如图8所示，源漏电极层6上依次形成第一钝化层7、第二钝化层8及第三钝化层9。钝化层的材料为氧化硅SiOx、氮化硅SiNx、氮氧化硅SiON、氧化铝Al2O3中的一种或多种。
进一步地，钝化层上形成有像素电极层11，像素电极层11通过贯穿钝化层的钝化层接触孔10与源漏电极层6接触。像素电极层的材料为氧化铟锡(Indium Tin Oxides，ITO)，具有很好的导电性和透明性。
本发明另一实施例提供了一种阵列基板的制造方法，该方法包括：在衬底上形成栅电极层、有源层、和漏源电极层；
其中，所述衬底上包括存储电容区；
在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合，从而所述有源层、所述栅电极层、所述源漏电极层在所述存储电容区形成双电容结构。
本实施例中，该方法还包括：在所述栅电极层和所述有源层之间形成栅绝缘层，在所述有源层和所述源漏电极层之间形成刻蚀阻挡层。
其中，形成栅电极层时，形成位于存储电容区中的部分；形成栅绝缘层时，形成位于存储电容区中的部分；形成有源层时，形成位于存储电容区中的部分；形成刻蚀阻挡层时，形成位于存储电容区中的部分；形成源漏电极层时，形成位于存储电容区中的部分。应该理解，为了在存储电容区也包括这些部分，通过设计用于刻蚀的掩膜图案就可以实现。
需要说明的是，根据器件类型，有源层和所述源漏电极层之间也可以不是刻蚀阻挡层而为其他形式的绝缘层。
由此可见，该方法在存储电容区形成双电容结构，在不增大储存电容区所占面积的同时有效地增大了存储电容，有利于减小像素面积、增大PPI。同时巧妙利用了有源层和刻蚀阻挡层，不需要增加新的工序。
本实施例中，该方法还包括如下步骤：刻蚀减薄所述存储电容区的栅绝缘层。
具体来说，采用绝缘层刻蚀掩膜版刻蚀存储电容区的栅绝缘层，并通过控制刻蚀时间来控制存储电容区的栅绝缘层的厚度。如此，减薄存储电容区的栅绝缘层的厚度，能够增大存储电容，并提高了存储电容区的平坦度，有利于提高背板性能。
进一步地，在刻蚀减薄所述存储电容区的栅绝缘层的同时，刻蚀减薄预定形成栅绝缘层接触孔处的栅绝缘层。具体来说，采用绝缘层刻蚀掩膜版同时刻蚀存储电容区和栅绝缘层接触孔处的栅绝缘层。则两者同时刻蚀，只需要一个掩膜版。
本实施例中，该方法还包括如下步骤：在所述有源层上形成刻蚀阻挡层时，同时再次刻蚀预定形成栅绝缘层接触孔处的栅绝缘层直至到达栅电极层。由此可见，栅绝缘层接触孔处的绝缘层通过两步刻蚀完成，第一步是采用绝缘层刻蚀掩膜版刻蚀存储电容区的绝缘层的同时刻蚀栅绝缘层接触孔处的绝缘层，减薄了绝缘层的厚度；第二步是在有源层上形成刻蚀阻挡层的同时再次刻蚀栅绝缘层接触孔处的绝缘层，直至达到栅电极层。
本实施例中，该方法还包括：在所述源漏电极层上形成至少一层钝化层。
具体来说，形成钝化层具体包括如下步骤：采用热生长、常压化学气相沉积、低压化学气相沉积、等离子辅助体化学气相沉积或溅射等制备方法，依次形成多层钝化层，而钝化层的材料为氧化硅SiOx、氮化硅SiNx、氮氧化硅SiON、氧化铝Al2O3中的一种或多种。
本实施例中，该方法还包括：在所述至少一层钝化层中形成贯穿所述至少一层钝化层的接触孔，并在所述至少一层钝化层上形成像素电极层，所述像素电极层通过所述钝化层接触孔与所述源漏电极层接触。
本实施例中，在形成像素电极层之后，该方法还包括：对像素电极层做固化及退火处理。具体来说，在真空、氮气、空气或氧气环境中对像素电极层进行退火处理，退火温度在120℃到450℃之间，退火时间为0.5到3小时。
本发明再一实施例提供了一种显示装置，包括上述的阵列基板。显示装置例如可以为电视机、显示面板、显示器、平板电脑、移动电话、导航仪、照相机或摄像机等任何具有显示功能的设备。
实施例1
为了更清楚地说明本发明的技术方案，下面结合各步骤形成的器件结构的剖面示意图说明本发明的一个具体实施例1，该实施例中，如图8所示出的最后产品结构所示，阵列基板包括薄膜晶体管区、存储电容区和源漏接触孔区，即图中从左至右三个栅电极层2分别对应的区域，当然，阵列基板还可以包括其他结构，在此不再赘述。应该理解，这里示出的结构是例示性的，根据本发明权利要求限定的范围和精神，还可以具有其他结构形式。如图9所示，该实施例的制作方法可具体包括如下步骤：
S1：在衬底1上形成金属层，并刻蚀金属层形成栅电极层2，如图1所示；
具体地，衬底1可为玻璃、塑料或硅等材料。采用溅射方法沉积如钼Mo、铝/钕Al/Nd、铝/钕/钼Al/Nd/Mo、钼/铝/钕/钼Mo/Al/Nd/Mo、金/钛Au/Ti、铂/钛Pt/Ti等金属或合金形成金属层，并对金属层进行光刻刻蚀，形成栅电极层2。
S2：形成栅绝缘层3，并采用绝缘层刻蚀掩膜版刻蚀存储电容区和栅绝缘层接触孔12处的栅绝缘层，如图2所示；
具体地，采用常压化学气相沉积、低压化学气相沉积、等离子辅助体化学气相沉积或溅射等方法，沉积如氧化硅SiOX、氮化硅SiNX、氮氧化硅SiON、氧化铝Al2O3、氧化铪HfO2、氧化锆ZrO2、氧化钛TiO2,，氧化钇Y2O3、氧化镧La2O3、氧化钽Ta2O5等氧化物形成的单层或多层栅绝缘层3，并采用绝缘层刻蚀掩膜版同时刻蚀存储电容区和栅绝缘层接触孔12处的栅绝缘层。
S3：形成第一氧化层，并刻蚀第一氧化层形成有源层4，如图3所示；
具体地，采用溅射、溶胶-凝胶、真空蒸镀、喷涂或喷墨打印等方法，沉积如氧化铟镓锌IGZO、氮氧化锌ZnON，氧化铟锡锌ITZO，氧化锌锡ZTO、氧化锌铟ZIO、氧化铟镓IGO、氧化铝锌锡AZTO等氧化物形成第一氧化层，并刻蚀第一氧化层形成有源层4。
S4：形成第二氧化层，并刻蚀第二氧化层形成刻蚀阻挡层5，同时再次刻蚀栅绝缘层接触孔12处的栅绝缘层直至达到栅电极层2，如图4所示；
具体地，采用原子层沉积、常压化学气相沉积、低压化学气相沉积、等离子辅助体化学气相淀积、溅射，溶胶-凝胶等方法，沉积如氧化硅SiOX、氮化硅SiNX、氮氧化硅SiON、氧化铝Al2O3、正硅酸乙酯TEOS等氧化物形成单层或多层第二氧化层，并刻蚀第二氧化层形成阻挡刻蚀层5，同时，刻蚀栅绝缘层接触孔12处的栅绝缘层直至达到栅电极层2。
S5：形成金属层，并刻蚀金属层形成源漏电极层6，如图5所示；
具体地，采用溅射方法沉积如钼Mo、铝/钕Al/Nd、铝/钕/钼Al/Nd/Mo、钼/铝/钕/钼Mo/Al/Nd/Mo、金/钛Au/Ti、铂/钛Pt/Ti等金属或合金形成金属层，并对该金属层进行光刻刻蚀，形成漏源电极层6。
S6：依次形成第一钝化层7、第二钝化层8及第三钝化层9，如图6所示；
具体地，采用热生长、常压化学气相沉积、低压化学气相沉积、等离子辅助体化学气相淀积、溅射等方法，连续生长钝化层，且钝化层的制备材料氧化硅SiOX、氮化硅SiNX、氮氧化硅SiON、氧化铝Al2O3中的一种或者多种。
S7、刻蚀第一钝化层7、第二钝化层8和第三钝化层9，形成钝化层接触孔10，如图7所示；
S8、溅射形成ITO金属电极层，并刻蚀ITO金属电极层形成像素电极层11，如图8所示；
具体来说，像素电极层11通过钝化层接触孔10与源漏电极层6接触。
S9、对像素电极层11进行固化和退火处理；
具体地，在真空、氮气、空气或氧气环境中对像素电极层进行退火处理，退火温度在120℃到450℃之间，退火时间为0.5到3小时。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (16)
1.一种阵列基板，包括：在衬底上设置的栅电极层、有源层和漏源电极层，其特征在于：
所述衬底上包括存储电容区；
在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
2.根据权利要求1所述的阵列基板，其特征在于，在所述栅电极层和所述有源层之间还包括栅绝缘层，所述有源层和所述漏源电极层之间还包括刻蚀阻挡层，其中，
所述栅电极层包括位于存储电容区中的部分；
所述栅绝缘层包括位于存储电容区中的部分；
所述有源层包括位于存储电容区中的部分；
所述刻蚀阻挡层包括位于存储电容区中的部分；
所述源漏电极层包括位于存储电容区中的部分。
3.根据权利要求2所述的阵列基板，其特征在于，所述存储电容区的栅绝缘层为减薄过的栅绝缘层。
4.根据权利要求1-3其中任一项所述的阵列基板，其特征在于，栅绝缘层接触孔处的栅电极层与源漏电极层接触。
5.根据权利要求1-3其中任一项所述的阵列基板，其特征在于，所述源漏电极层上形成有至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
6.根据权利要求1-3其中任一项所述的阵列基板，其特征在于，所述钝化层上形成有像素电极层，所述像素电极层通过贯穿所述钝化层的钝化层接触孔与所述源漏电极层接触。
7.一种阵列基板的制造方法，该方法包括：在衬底上形成栅电极层、有源层和漏源电极层，其特征在于：
所述衬底上包括存储电容区；
在所述存储电容区，所述栅电极层和所述有源层在衬底上的投影至少部分重合，所述有源层和所述源漏电极层在衬底上的投影至少部分重合。
8.根据权利要求7所述的方法，其特征在于，在所述栅电极层和所述有源层之间形成栅绝缘层，在所述有源层和所述源漏电极层之间形成刻蚀阻挡层，其中，
形成所述栅电极层时，形成位于存储电容区中的部分；
形成所述栅绝缘层时，形成位于存储电容区中的部分；
形成所述有源层时，形成位于存储电容区中的部分；
形成所述刻蚀阻挡层时，形成位于存储电容区中的部分；
形成所述漏源电极层时，形成位于存储电容区中的部分。
9.根据权利要求7所述的方法，其特征在于，该方法还包括：在形成所述栅绝缘层之后，刻蚀减薄所述存储电容区的栅绝缘层。
10.根据权利要求9所述的方法，其特征在于，在刻蚀减薄所述存储电容区的栅绝缘层时，通过控制刻蚀时间来控制所述存储电容区的栅绝缘层的厚度。
11.根据权利要求9所述的方法，其特征在于，该方法还包括：在刻蚀减薄所述存储电容区的栅绝缘层的同时，刻蚀减薄预定形成栅绝缘层接触孔处的栅绝缘层。
12.根据权利要求11所述的方法，其特征在于，该方法还包括：
在所述有源层上形成刻蚀阻挡层时，再次刻蚀所述预定形成栅绝缘层接触孔处的栅绝缘层直至到达栅电极层，所述栅绝缘层接触孔处的栅电极层与源漏电极层接触。
13.根据权利要求7所述的方法，其特征在于，该方法还包括：
在所述源漏电极层上形成至少一层钝化层，所述钝化层的材料为氧化硅、氮化硅、氮氧化硅、氧化铝中的一种或多种。
14.根据权利要求13所述的方法，其特征在于，该方法还包括：
在所述至少一层钝化层中形成贯穿所述至少一层钝化层的接触孔，并在所述至少一层钝化层上形成像素电极层，所述像素电极层通过所述钝化层接触孔与所述源漏电极层接触。
15.根据权利要求14所述的方法，其特征在于，在形成所述像素电极层之后，对所述像素电极层做固化及退火处理。
16.一种显示装置，其特征在于，包括权利要求1至6其中任一项所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |