CN104685642B - 用于制造光电子器件的方法 - Google Patents

用于制造光电子器件的方法 Download PDF

Info

Publication number
CN104685642B
CN104685642B CN201380050756.0A CN201380050756A CN104685642B CN 104685642 B CN104685642 B CN 104685642B CN 201380050756 A CN201380050756 A CN 201380050756A CN 104685642 B CN104685642 B CN 104685642B
Authority
CN
China
Prior art keywords
layer
growth
connection sheet
growth step
defect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380050756.0A
Other languages
English (en)
Other versions
CN104685642A (zh
Inventor
约阿希姆·赫特功
简-菲利普·阿尔
洛伦佐·齐尼
马蒂亚斯·彼得
托比亚斯·迈耶
亚历山大·弗里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of CN104685642A publication Critical patent/CN104685642A/zh
Application granted granted Critical
Publication of CN104685642B publication Critical patent/CN104685642B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提出一种用于制造光电子器件的方法，所述方法包括下述步骤：提供衬底；将成核层施加在衬底的表面上；将掩模层施加在成核层上并且结构化；在第一生长步骤中生长氮化物半导体，其中设立连接片，所述连接片构成横向栅格，其中连接片沿生长方向分部段地具有梯形的横截面；以及在第二生长步骤中横向地在连接片之上生长氮化物半导体，以便闭合在连接片之间的空腔。

Description

用于制造光电子器件的方法
技术领域
本发明涉及一种用于制造光电子器件的方法以及一种光电子器件。
背景技术
在基于氮化铝铟镓(ALInGaN)的发光二极管中已知的是，发射的光功率在电功率升高时比随着所引入的电功率线性地增长更小地增长。所述现象称作下沉(Droop)。
已知的是，通过使用具有多个量子膜的有源区能够提高这样的发光二极管的线性。在此，通常设有30以内的量子膜。在各个量子膜之间设置有(Al)(In)GaN势垒，以便将量子膜序列中的晶体质量保持恒定。在此，势垒典型地具有在3nm和5nm之间的厚度。尽可能薄的势垒是值得期望的，因为所述势垒对沿竖直方向运动的载流子形成较小的压电势垒，进而允许改进的竖直的载流子运输。已知的是，在有源区的平面中在晶体中的位错密度越小，势垒就能够越薄地构成。位错密度典型地位于20x107cm-2至100x 107cm-2之间的范围中。
发明内容
本发明的目的在于，提出一种用于制造光电子器件的改进的方法。本发明的另一个目的在于，提供一种改进的光电子器件。所述目的通过具有本发明的特征的光电子器件或方法来实现。优选的改进方案在下面的描述中给出。
用于制造光电子器件的方法包括下述步骤：提供衬底；将成核层施加在衬底的表面上；将掩模层施加在成核层上并且结构化；在第一生长步骤中生长氮化物半导体，其中设立连接片，所述连接片形成横向栅格，其中连接片沿生长方向分部段地具有梯形的横截面；以及在第二生长步骤中横向地在连接片之上生长氮化物半导体，以便闭合在连接片之间的空腔。有利地，所述方法允许制造具有横向变化的缺陷密度的光电子器件。因此，光电子器件的多缺陷的横向部段能够有利地承载提高的竖直电流。来自多缺陷的横向部段的载流子能够有利地扩散到少缺陷的横向区域中并且在那里以进行辐射的方式复合。
在方法的一个实施方式中，在连接片之间的空腔截锥形地构成。有利地，在第二生长步骤中横向的在连接片之上的生长引起在连接片的朝向截锥形的空腔的小面上的位错缺陷的转弯，由此在截锥形的空腔之上的区域中产生降低的缺陷密度。
在方法的一个实施方式中，在将掩模层结构化时，设立盘状的横向的掩模区域。有利地，由此在第一生长步骤期间在盘状的横向的掩模区域之上产生空腔。
在方法的一个实施方式中，盘状的掩模区域设置在横向的六边形栅格中。有利地，由此得到完全的并且均匀的横向的铺盖(Kachelung)。
在方法的一个实施方式中，设立具有在0.5μm和3μm之间的直径的盘状的掩模区域。有利地，具有降低的缺陷密度的所形成的横向部段由此具有适合的尺寸，以便通过从相邻的多缺陷的部段扩散进入的载流子来供应。
在方法的一个实施方式中，盘状的掩模区域通过具有在0.5μm和2μm之间的宽度的区域彼此隔开地设立。有利地，所形成的提高的缺陷密度的横向部段由此具有下述尺寸，所述尺寸允许足够的竖直电流和避免不进行辐射的载流子复合的有利的折衷。
在方法的一个实施方式中，第二生长步骤在促进聚结的生长参数下执行。有利地，由此，在第二生长步骤中，在连接片之间的空腔基本上长满，由此在空腔的区域中形成具有减小的缺陷密度的横向部段。
在方法的一个实施方式中，第一生长步骤在比第二生长步骤更低的温度下执行。有利地，由此，在第一生长步骤中基本上发生沿竖直方向的生长，而在第二生长步骤期间主要发生沿横向方向的生长。
在方法的一个实施方式中，在第二生长步骤之后，沉积具有光有源层的功能层序列。有利地，由此，在光有源层的在多缺陷的横向部段之上设置的区域中产生比在少缺陷的横向部段之上的区域中更大数量的V型缺陷。有利地，V型缺陷的较高的密度能够实现沿竖直方向的提高的电流流动。
在方法的一个实施方式中，在第一生长步骤之前，在掩模层的开口中沉积氮化物半导体，其中紧接着执行回蚀。有利地，由此降低在所形成的层结构中的张力。
在方法的一个实施方式中，成核层具有铝(Al)。有利地，能够在具有铝的成核层上执行外延的生长。
在方法的一个实施方式中，掩模层包括两个具有二氧化硅(SiO2)的层。在此，掩模层的具有二氧化硅的层通过具有氮化硅(SiN)的层分开。有利地，所述掩模层的具有二氧化硅的层随后在之后的方法步骤期间在具有氮化硅的层上彼此分开。
在方法的一个实施方式中，将设置在成核层上的层结构分离，其中掩模层的设置在已分离的层结构上的部分用作用于产生结构化的耦合输出结构的硬膜。因此，有利地，不必为了产生结构化的耦合输出结构而设立附加的掩模结构。有利地，方法由此简化。
光电子器件具有层结构，所述层结构在栅格状的横向区域中具有比在其他的横向区域中更高的位错密度。有利地，在所述光电子器件中，提高的竖直电流能够在较高位错密度的横向区域中流动。在此，流动的载流子有利地能够从栅格状的较高位错密度的横向区域扩散到相邻的其他的横向区域中，并且在那里以进行辐射的方式复合。有利地，由此得到光电子器件的良好的高电流线性。
在光电子器件的一个实施方式中，在通过栅格状的横向区域限界的其他的横向区域中设置有气孔。有利地，气孔表明较低位错密度的横向区域的否则完全的长满。
在光电子器件的一个实施方式中，层结构具有光有源层。在此，光有源层在栅格状的横向区域中具有比在其他的横向区域中更高的V型缺陷密度。有利地，在栅格状的更高位错密度的横向区域中的V型缺陷引起要通过沿竖直方向流动的载流子来克服的压电势垒的减少，由此在栅格状的横向区域中，提高的电流能够沿竖直方向流过层结构的光有源层。因此，载流子能够从栅格状的横向区域扩散到其他的横向区域中并且在那里以进行辐射的方式复合。
在光电子器件的一个实施方式中，栅格状的横向区域形成六边形栅格。有利地，六边形栅格示出有益的横向铺盖，由此具有降低的位错密度的其他的横向区域均匀地在栅格状的具有更高的位错密度的横向区域之间分布。
在光电子器件的一个实施方式中，层结构具有光有源层。在此，栅格状的横向区域构成为，与其他的横向区域相比将每单位面积更高数量的载流子注入到光有源层中。有利地，由此得到光电子器件的良好的高电流线性。
附图说明
本发明的上面描述的特性、特征和优点以及如何实现这些特性、特征和优点的方式和方法结合下面对实施例的描述理解上变得更加清晰和明确，所述实施例结合附图详细阐述。在此，在相应极度示意的视图中示出：
图1示出贯穿处于第一处理状态的层结构的剖面；
图2示出贯穿处于第二处理状态的层结构的剖面；
图3示出贯穿处于第三处理状态的层结构的剖面；
图4示出层结构的掩模层的俯视图；
图5示出处于第二处理状态的层结构的氮化物半导体层的立体图；
图6示出贯穿处于第四处理状态的层结构的剖面；
图7示出层结构的功能层序列的俯视图；以及
图8示出用于制造光电子器件的方法的流程图。
具体实施方式
图1示出贯穿处于第一处理状态10的层结构100的一部分的剖面的极度示意的视图。层结构100是光电子器件、尤其是发光二极管的LED芯片的一部分。
层结构100包括结构化的掩模层200，所述掩模层具有横向的掩模区域210，所述掩模区域通过掩模开口220彼此分开。掩模层200例如能够具有二氧化硅(SiO2)。
此外，层结构100包括氮化物半导体层300。氮化物半导体层300具有第一层部分310，所述第一层部分设置在掩模层200的横向的掩模区域210之间的掩模开口220的区域中。第一层部分310例如能够具有氮化镓(GaN)。也能够取消第一层部分310。
氮化物半导体层300还包括第二层部分320。在图1中示出的第一处理状态10中，第二层部分320还不完全地存在。在图1中示出的第一处理状态10示出在执行用于生长第二层部分320的第一生长步骤15期间的层结构100。第二层部分320在第一生长步骤15期间外延地生长。优选地，第二层部分320同样具有氮化镓。
在第一生长步骤15期间的生长条件选择为，使得第二层部分320的生长主要沿竖直的生长方向12在所形成的氮化物半导体层300的c面301上发生。沿横向的生长方向11在所形成的氮化物半导体层300的面上仅发生少量的生长。由此，所形成的第二层部分320随着逐渐增加的竖直方向沿横向方向渐缩。
图2示出处于第二处理状态20的层结构100的示意剖面图。在执行在图1中示出的第一生长步骤15有限的时间之后，达到第二处理状态20。氮化物半导体层300的在第一生长步骤15中产生的第二层部分320在图2的剖面图中至少分部段地具有梯形的横截面321。
如果第一生长步骤15更久地继续，那么第二层部分320沿竖直的生长方向12的生长在一定长度上继续，直至氮化物半导体层300的侧面302彼此接触并且氮化物半导体层300的c面301消失。因此，在图2的剖面图中的所形成的第二层部分320会具有三角形的横截面。然而，第一生长步骤15已经在较早的时间点中断。
图3示出在执行第二生长步骤25期间处于第三处理状态30的层结构100的示意剖面图。第二生长步骤25同样是外延的生长步骤，然而以与第一生长步骤15不同的生长条件执行。第二生长步骤25在促进聚结的生长条件下执行。在第二生长步骤25期间，生长氮化物半导体层300的第三层部分330。氮化物半导体层300的第三层部分330同样优选具有氮化镓。在第二生长步骤25期间，由于促进聚结的生长条件，生长主要沿横向的生长方向11发生。由此，第三层部分330主要沉淀在氮化物半导体层300的侧面302上。沿竖直的生长方向12仅发生少量的生长。由此，第三层部分330的仅一小部分沉淀在氮化物半导体层300的c面301上。
图4示出层结构100的掩模层200的一部分的俯视图。掩模层200设置在成核层400上，所述成核层在掩模开口220的区域中是可见的。成核层400具有铝(Al)。优选地，成核层400具有氮化铝(AlN)。
掩模层200的横向的掩模区域210构成为盘。优选地，盘状的横向的掩模区域210具有然而也能够通过多边形近似的圆盘形。每个盘状的横向的掩模区域210具有盘直径211。盘直径211优选位于在0.5μm和3μm之间的范围中。例如，盘直径211能够为2μm。
盘状的横向的掩模区域210通过掩模开口220彼此间隔开。两个彼此相邻的横向的掩模区域210在此分别具有彼此间的盘间距221。盘间距221优选在0.5μm和2μm之间。例如，盘间距221能够为1μm。
横向的掩模区域210设置在规则的六边形栅格230中。六边形栅格230形成蜂巢图案。每个横向的掩模区域210设置在六边形栅格230的六边形的中心。由此，每个横向的盘状的掩模区域210(直至设置在边缘上的横向的掩模区域210)具有六个最近的相邻区域，所述相邻区域分别位于距横向的掩模区域210的盘间距221中。
代替六边形栅格230，也能够设有矩形栅格或三角形栅格，在所述栅格中设置有横向的掩模区域210。
图5示出处于第二处理状态20的层结构100的氮化物半导体层300的立体图。氮化物半导体层300的第二层部分320构成连接片340，所述连接片设置在掩模层200的掩模开口220之上。连接片340形成横向栅格360，所述横向栅格描述掩模开口220的六边形栅格230。每个连接片340在其上部的(背离掩模层200的)端部上具有连接片宽度341。连接片宽度341优选小于掩模层200的盘间距221并且例如能够为500nm。
第二层部分320的连接片340包围截锥形的空腔350，所述空腔设置在掩模层200的横向的盘状的掩模区域210之上。截锥形的空腔350随着距掩模层200的间距增大而截锥形地扩展。因为连接片340形成横向的六边形栅格360，每个截锥形的空腔350具有大致六边形的底面。
在第二生长步骤25中，截锥形的空腔350沿横向方向从连接片340的侧面302开始闭合或聚结。在此，也部分地在连接片340的c面301上形成包壳。
图6示出处于第四处理状态40的层结构100的示意剖面图。在第二生长步骤25完成之后达到第四处理状态40。在第四处理状态40中，截锥形的空腔350完全地通过第三层部分330闭合。
此外，在图6中示出层结构100的在图1、2和3中未示出的衬底500和在图1、2和3中未示出的成核层400。衬底500形成层结构100的载体并且优选具有蓝宝石(Al2O3)。替选地，衬底500能够具有硅(Si)、碳化硅(SiC)或氮化镓(GaN)。衬底500优选具有晶片的形状。
图6还示出在成核层400和氮化物半导体层300中的多个缺陷110。
缺陷110例如能够是由于在氮化物半导体层300、成核层400和衬底500之间由于晶格失调而产生的位错缺陷。
缺陷110沿竖直方向伸展穿过层结构100的部段。在掩模层200的横向的掩模区域210之下在成核层400中构成的缺陷110在横向的掩模区域210中终止。然而，在掩模层200的掩模开口220之下在成核层400中构成的缺陷110沿竖直方向伸展穿过氮化物半导体层300的第一层部分310和第二层部分320。
在此沿竖直方向碰到第二层部分320的侧面302的缺陷110在那里转弯并且在第三层部分330中作为转弯的缺陷111水平地伸展。所述转弯的缺陷111能够彼此抵消进而不到达层结构100的上侧。相反地，沿竖直方向伸展至第二层部分320的c面301的缺陷110不转弯，而是作为伸展的缺陷112沿竖直方向伸展穿过第三层部分330，直至其达到层结构100的上侧。
由此，在层结构100的上侧处得到缺陷110的横向变化的密度。在第二层部分320的连接片340之上的横向的部段中得到提高的缺陷密度。相反地，在其余的横向的部段中得到降低的缺陷密度。
在掩模层200和氮化物半导体层300之间的边界处，第二层部分320的两个相邻的连接片340具有彼此间的连接片间距351。连接片间距351例如能够大约为1μm。
在随后的方法步骤中，将功能层序列600沉积到在图6中示出的层结构100的上侧上，所述功能层序列具有光有源层。功能层序列600的光有源层包括一个或多个量子膜。
已知的是，在光有源层生长期间，在缺陷110之上优选构成V型缺陷(V形凹陷)，即在位于更深的层中的缺陷密度越高，就构成越多的V型缺陷。同样已知的是，这样的V型缺陷的侧面小面具有相对于c小面减少的压电现象。同样已知的是，在这样的V型缺陷的小面上嵌入更少的铟并且在所述区域中生长率降低。由此得出，V型缺陷具有比光有源层的无缺陷的c面更小的竖直电阻。当然，空穴和电子的复合在V型缺陷中主要不以进行辐射的方式发生。
图7示出层结构100的功能层序列600的上侧的俯视图，如其例如能够借助PL显微镜记录。在此，晶体缺陷表现为暗的。可见的是，功能层序列600的上侧具有高缺陷密度的横向区域120和低缺陷密度的横向区域130。高缺陷密度的横向区域120位于氮化物半导体层300的第二层部分320的连接片340的横向栅格360和掩模层200的掩模开口220的六边形栅格230之上。低缺陷密度的横向区域130形成层结构100的功能层600的上侧的其余的部段。
每个或几乎每个低缺陷密度的横向区域130具有气孔131。所述气孔131在本领域技术语言中称作为孔洞(Void)。每个气孔131在截锥形的空腔350的中部形成，所述空腔设置在连接片340之间。在气孔131的区域中，截锥形的空腔350在第二生长步骤25期间最后通过第三层部分330闭合。
在高缺陷密度的横向区域120中，功能层序列600的光有源层具有比在低缺陷密度的横向区域130中更高的V缺陷的密度。因为高缺陷密度的横向区域120由于存在V型缺陷而具有较小的竖直电阻，所以电流能够沿竖直方向穿过功能层序列600主要流动到高缺陷密度的横向区域120中。通过在高缺陷密度的区域120中沿竖直方向的较小的串联电阻，实现用载流子供应更多的量子膜。因为每量子膜的电流密度因此是较小的，由层结构100制造的发光二极管的下沉能够降低。由于在低缺陷密度的横向区域130中的量子膜的较小的带隙，载流子能够从高缺陷密度的横向区域120扩散到低缺陷密度的横向区域130中。在低缺陷密度的横向区域130中，所述载流子能够以进行辐射的方式复合。因此，高缺陷密度的横向区域120引起沿竖直方向的电流流动并且将载流子注入到低缺陷密度的横向区域130中，在那所述载流子能够以进行辐射的方式复合。
高缺陷密度的横向区域120和低缺陷密度的横向区域130彼此间的相对横向尺寸选择为，使得能够实现足够大的竖直的电流流动，以便实现有益的高电流线性，而不进行辐射的复合在高缺陷密度的横向区域120中占主导。
图8概括地示出用于制造光电子器件的方法700的示意流程图。
在第一方法步骤710中，提供衬底500。优选地，衬底500作为晶片提供。此外，多个光电子器件能够同时并行地在晶片上制造。衬底能够是蓝宝石衬底、硅衬底、碳化硅衬底或氮化镓衬底。
在第二方法步骤720中，将成核层400施加到衬底500的表面上。成核层400例如能够具有氮化铝(AlN)。成核层400例如能够具有50nm的厚度。成核层400例如能够通过溅镀来施加。
在第三方法步骤730中，将掩模层200施加并且结构化。掩模层200例如能够包括由二氧化硅(SiO2)、氮化硅(SiN)和另一由二氧化硅构成的层组成的层序列。在此，由二氧化硅构成的层例如能够具有大约100nm的厚度并且由氮化硅构成的层能够具有大约50nm的厚度。掩模层200例如能够溅镀到成核层400上。
在施加之后，将掩模层200结构化，例如通过光刻法。在此，设立通过掩模开口220间隔开的横向的掩模区域210。横向的掩模区域210优选圆盘形地或近似圆盘形地(例如八边形地)设立。横向的掩模区域210的盘直径211例如能够在0.5μm和3μm之间，优选大约为2μm。在相邻的横向的掩模区域210之间的盘间距221例如能够在0.5μm和2μm之间，优选大约为1μm。优选地，横向的掩模区域210设置在六边形栅格中。
在第四方法步骤740中，将氮化物半导体层300的第一层部分310沉积在掩模层200的掩模开口220中并且随后回蚀。氮化物半导体层300的第一层部分310例如能够具有氮化镓(GaN)，并且以大约90nm的厚度沉积。第一层部分310的沉积例如能够在用于金属有机气相沉积的设备(MOVPE设备)中进行。优选的是，第一层部分310的材料名义上是不掺杂的。在第一层部分310沉积之后，将第一层部分310回蚀。这例如能够通过下述方式进行：将MOVPE设备的TMGa源关闭并且将硅烷(SiH4)引导到反应器中。随后，N2/H2/NH3环境占主导，其中出现氮化镓的解吸和氮化硅(SiN)的生长。在此，两个过程是竞争性的。回蚀例如能够执行5分钟并且用于控制晶体张力。第四方法步骤740能够在方法的简化的变型形式中取消。
在第五方法步骤750中，在第一生长步骤15中生长氮化物半导体层300的第二层部分320。第二层部分320优选具有氮化镓(GaN)。在此，生长条件选择成，使得生长首先沿竖直的生长方向12进行并且形成具有梯形的横截面321的连接片340。在所述生长条件下，V族半导体与III族半导体的小于1000的低的比值例如能够占主导。温度例如能够低于1000℃。在此，能够再次终止硅烷(SiH4)的输送。
在第六方法步骤760中，执行第二生长步骤25，以便生长氮化物半导体层300的第三层部分330。第三层部分330优选同样具有氮化镓(GaN)。第二生长步骤25在引起沿横向的生长方向11的优选的生长的生长参数下执行。由此，将在之前的方法步骤750中设立的连接片340之间的截锥形的空腔350闭合并且聚结。在第二生长步骤25期间的生长条件例如能够包括V族半导体和III族半导体之间的高的比值和大于1000℃的高的温度。因此，在第六方法步骤760之后，氮化物半导体层300作为具有缺陷110的可横向调整的密度的闭合的层存在。
在第七方法步骤770中，将功能层序列600沉积在氮化物半导体层300的表面上。功能层序列600包括光有源层。功能层序列600优选是LED结构。
在可选的其他的方法步骤中，能够将在之前的方法步骤中制造的层结构100继续加工成完整的光电子器件。方法步骤780至810示例性地示出这样的可能性。
在第八方法步骤780中，将层结构100接合到载体衬底上。接合在此进行成，使得层结构100的功能层序列600朝向载体衬底。载体衬底例如能够是硅衬底。
在第九方法步骤790中，将衬底500和成核层400从层结构100的其余部分分离。所述分离例如能够借助称作为激光剥离(Laser-Lift-Off)的工艺进行。如果成核层400具有氮化铝(AlN)，那么在此由于氮化铝(AlN)的带边在例如具有氮化镓(GaN)的氮化物半导体层300中才进行分离。在掩模层200的横向的掩模区域210中，由氮化硅(SiN)构成的中间层用作为分离区域。由此，掩模层200的横向的掩模区域210的由二氧化硅(SiO2)构成的一部分保留在已分离的氮化物半导体层300上，掩模层200的横向的掩模区域210的由二氧化硅(SiO2)构成的另一部分保留在成核层400和衬底500上。
在氮化物半导体层300上保留的由二氧化硅(SiO2)构成的层能够在第十方法步骤800中用作用于产生结构化的耦合输出结构的硬膜。
在成核层400和衬底500上保留的由二氧化硅(SiO2)构成的层能够在第十一方法步骤810中分离。成核层400保留在衬底500上。衬底500能够随后重新用于执行方法700。
本申请要求德国专利申请10 2012 217 644.6的优先权，其公开内容通过参引结合于此。
通过优选的实施例详细地说明和描述本发明。尽管如此，本发明不限制于所公开的示例。更确切地说，能够由本领域技术人员从中推导出其他的变型形式，而没有偏离本发明的保护范围。
附图标记列表
10 第一处理状态
11 横向的生长方向
12 竖直的生长方向
15 第一生长步骤
20 第二处理状态
25 第二生长步骤
30 第三处理状态
40 第四处理状态
100 层结构
110 缺陷
111 转弯的缺陷
112 伸展的缺陷
120 高缺陷密度的横向区域
130 低缺陷密度的横向区域
131 孔
200 掩模层
210 横向的掩模区域
211 盘直径
220 掩模开口
221 盘间距
230 六边形栅格
300 氮化物半导体层
301 c面
302 侧面
310 第一层部分
320 第二层部分
321 梯形的横截面
330 第三层部分
340 连接片
341 连接片宽度
350 截锥形的空腔
351 连接片间距
360 横向栅格
400 成核层
500 衬底
600 功能层序列
700 方法
710 提供衬底
720 施加成核层
730 施加并且结构化掩模层
740 施加并且回蚀第一氮化物半导体层部分
750 在第一生长步骤中生长第二氮化物半导体层部分
760 在第二生长步骤中生长第三氮化物半导体层部分
770 沉积功能层序列
780 将层结构接合到载体上
790 将层结构分离
800 产生结构化的耦合输出结构
810 再次使用衬底

Claims (12)

1.一种用于制造光电子器件的方法，所述方法具有下述步骤：
-提供衬底(500)；
-将成核层(400)施加在所述衬底(500)的表面上；
-将掩模层(200)施加在所述成核层(400)上并且结构化，其中在将所述掩模层(200)结构化时，设立盘状的横向的掩模区域(210)；
-在第一生长步骤(15)中生长氮化物半导体层(300)的第二层部分(320)，其中设立连接片(340)，所述连接片形成横向栅格(360)，其中所述连接片(340)沿生长方向(12)分部段地具有梯形的横截面(321)，并且其中主要发生在形成的所述氮化物半导体层(300)的c面上的沿竖直的生长方向(12)的生长；
-在第二生长步骤(25)中横向地在所述连接片(340)之上生长所述氮化物半导体层(300)的第三层部分(330)，以使在所述连接片(340)之间的空腔(350)关闭，其中沿竖直方向碰到所述连接片的侧面(302)中的一个侧面的缺陷(110)在那里转弯，而碰到所述连接片的所述c面的缺陷(110)沿竖直方向伸展，使得在所述连接片之上的横向部段中得到提高的缺陷密度。
2.根据权利要求1所述的方法，
其中将在所述连接片(340)之间的所述空腔(350)截锥形地构成。
3.根据权利要求1所述的方法，
其中将所述盘状的掩模区域(210)设置在横向的六边形栅格(230)中。
4.根据权利要求1所述的方法，
其中将所述盘状的掩模区域(210)设立成具有在0.5μm和3μm之间的直径(211)。
5.根据权利要求1所述的方法，
其中将两个彼此相邻的盘状的掩模区域(210)设立成借助在0.5μm和2μm之间的盘间距(221)彼此隔开。
6.根据权利要求1至5中任一项所述的方法，
其中在促进聚结的生长参数下执行所述第二生长步骤(25)。
7.根据权利要求1至5中任一项所述的方法，
其中在比所述第二生长步骤(25)更低的温度下执行所述第一生长步骤(15)。
8.根据权利要求1至5中任一项所述的方法，
其中在所述第二生长步骤(25)之后，沉积功能层序列(600)，所述功能层序列具有光有源层。
9.根据权利要求1至5中任一项所述的方法，
其中所述掩模层具有开口(220)，通过所述开口将所述盘状的掩模区域(210)设立成彼此间隔开，并且其中在所述第一生长步骤(15)之前，在所述掩模层(200)的所述开口(220)中沉积所述氮化物半导体层(300)的第一层部分(310)，
其中随后执行回蚀。
10.根据权利要求1至5中任一项所述的方法，
其中所述成核层(400)具有铝。
11.根据权利要求1至5中任一项所述的方法，
其中所述掩模层(200)包括具有二氧化硅的两个层，
其中所述掩模层(200)的具有二氧化硅的层通过具有氮化硅的层分开。
12.根据权利要求1至5中任一项所述的方法，
其中将设置在所述成核层(400)上的层结构(200，300，600)分离，
其中将所述掩模层(200)的设置在已分离的所述层结构(200，300，600)上的部分用作为用于产生结构化的耦合输出结构的硬模。
CN201380050756.0A 2012-09-27 2013-09-18 用于制造光电子器件的方法 Expired - Fee Related CN104685642B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102012217644.6 2012-09-27
DE102012217644.6A DE102012217644A1 (de) 2012-09-27 2012-09-27 Optoelektronisches Bauelement
PCT/EP2013/069356 WO2014048805A1 (de) 2012-09-27 2013-09-18 Optoelektronisches bauelement und verfahren zum herstellen eines optoelektronischen bauelements

Publications (2)

Publication Number Publication Date
CN104685642A CN104685642A (zh) 2015-06-03
CN104685642B true CN104685642B (zh) 2017-08-04

Family

ID=49261502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380050756.0A Expired - Fee Related CN104685642B (zh) 2012-09-27 2013-09-18 用于制造光电子器件的方法

Country Status (6)

Country Link
US (1) US9466759B2 (zh)
JP (1) JP6207616B2 (zh)
KR (1) KR20150058502A (zh)
CN (1) CN104685642B (zh)
DE (1) DE102012217644A1 (zh)
WO (1) WO2014048805A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014116999A1 (de) 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
DE102015107661B4 (de) * 2015-05-15 2021-03-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitridverbindungshalbleiter-Bauelements
DE102016103346A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips und strahlungsemittierender Halbleiterchip
US20180277713A1 (en) * 2017-03-21 2018-09-27 Glo Ab Red light emitting diodes having an indium gallium nitride template layer and method of making thereof
WO2018204916A1 (en) * 2017-05-05 2018-11-08 The Regents Of The University Of California Method of removing a substrate
US20190198709A1 (en) 2017-12-22 2019-06-27 Lumileds Llc Iii-nitride multi-color on wafer micro-led enabled by tunnel junctions
US11264530B2 (en) 2019-12-19 2022-03-01 Lumileds Llc Light emitting diode (LED) devices with nucleation layer
US11211527B2 (en) 2019-12-19 2021-12-28 Lumileds Llc Light emitting diode (LED) devices with high density textures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999030373A1 (fr) * 1997-12-08 1999-06-17 Mitsubishi Cable Industries, Ltd. DISPOSITIF LUMINEUX SEMI-CONDUCTEUR A BASE DE GaN ET PROCEDE DE PRODUCTION D'UN CRISTAL A BASE DE GaN
CN1542992A (zh) * 1997-10-30 2004-11-03 住友电气工业株式会社 GaN单晶衬底及其制造方法
CN1996630A (zh) * 2006-01-06 2007-07-11 索尼株式会社 发光二极管及其制造方法以及在电子设备中的应用
CN101542759A (zh) * 2008-06-02 2009-09-23 香港应用科技研究院有限公司 半导体晶圆和半导体器件及其制作方法
CN102263177A (zh) * 2010-05-25 2011-11-30 Lg伊诺特有限公司 发光器件、发光器件封装以及照明系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328549A (en) 1980-04-10 1994-07-12 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
JP3557441B2 (ja) * 2000-03-13 2004-08-25 日本電信電話株式会社 窒化物半導体基板およびその製造方法
JP2002338396A (ja) * 2001-05-14 2002-11-27 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体基板およびその製造方法
US7420218B2 (en) * 2004-03-18 2008-09-02 Matsushita Electric Industrial Co., Ltd. Nitride based LED with a p-type injection region
US7445673B2 (en) 2004-05-18 2008-11-04 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
WO2008115135A1 (en) * 2007-03-16 2008-09-25 Sebastian Lourdudoss Semiconductor heterostructures and manufacturing thereof
US7759689B2 (en) * 2007-05-07 2010-07-20 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Photonic crystal structures and methods of making and using photonic crystal structures
JP2010537408A (ja) * 2007-08-14 2010-12-02 ナイテック インコーポレイテッド マイクロピクセル紫外発光ダイオード
US7888270B2 (en) * 2007-09-04 2011-02-15 National Chiao Tung University Etching method for nitride semiconductor
TWI405257B (zh) * 2009-04-08 2013-08-11 Advanced Optoelectronic Tech 分離基板與半導體層的方法
KR101804408B1 (ko) 2011-09-05 2017-12-04 엘지이노텍 주식회사 발광소자
DE102012101211A1 (de) 2012-02-15 2013-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements
DE102012107001A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP6280005B2 (ja) 2014-08-28 2018-02-14 株式会社東芝 情報処理装置、画像投影装置および情報処理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1542992A (zh) * 1997-10-30 2004-11-03 住友电气工业株式会社 GaN单晶衬底及其制造方法
WO1999030373A1 (fr) * 1997-12-08 1999-06-17 Mitsubishi Cable Industries, Ltd. DISPOSITIF LUMINEUX SEMI-CONDUCTEUR A BASE DE GaN ET PROCEDE DE PRODUCTION D'UN CRISTAL A BASE DE GaN
CN1996630A (zh) * 2006-01-06 2007-07-11 索尼株式会社 发光二极管及其制造方法以及在电子设备中的应用
CN101542759A (zh) * 2008-06-02 2009-09-23 香港应用科技研究院有限公司 半导体晶圆和半导体器件及其制作方法
CN102263177A (zh) * 2010-05-25 2011-11-30 Lg伊诺特有限公司 发光器件、发光器件封装以及照明系统

Also Published As

Publication number Publication date
US9466759B2 (en) 2016-10-11
KR20150058502A (ko) 2015-05-28
US20150270434A1 (en) 2015-09-24
WO2014048805A1 (de) 2014-04-03
DE102012217644A1 (de) 2014-03-27
JP6207616B2 (ja) 2017-10-04
CN104685642A (zh) 2015-06-03
JP2016500915A (ja) 2016-01-14

Similar Documents

Publication Publication Date Title
CN104685642B (zh) 用于制造光电子器件的方法
KR101936970B1 (ko) 반도체장치와 제조방법
US8334157B2 (en) Semiconductor device and a method of manufacture thereof
US9105792B2 (en) Patterned layer design for group III nitride layer growth
US8476088B2 (en) Light emitting diode having improved light emission efficiency and method for fabricating the same
US10050175B2 (en) Patterned layer design for group III nitride layer growth
KR102285185B1 (ko) 질화물 반도체 자외선 발광 소자
KR100878512B1 (ko) ＧａＮ 반도체 기판 제조 방법
CN101764185A (zh) 半导体器件以及半导体器件制造方法
US10153396B2 (en) Patterned layer design for group III nitride layer growth
CN104508840A (zh) 用于制造光电子半导体芯片的方法和光电子半导体芯片
EP3075002A1 (en) Semiconductor devices and fabrication methods
CN106030834A (zh) 用于制造光电子半导体芯片的方法和光电子半导体芯片
US20110175126A1 (en) Light-emitting diode structure
CN104465929B (zh) 内嵌有源层的三族氮化物微纳发光器件及制备方法
US10995403B2 (en) Method of forming aluminum nitride film and method of manufacturing semiconductor light-emitting element
DE10151092A1 (de) Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
US8703587B2 (en) Method of manufacturing of a semi-conductor element and semi-conductor element
JP5946333B2 (ja) Ｉｉｉ族窒化物半導体デバイス及びその製造方法
JP5043472B2 (ja) Ｉｉｉ族窒化物半導体微細柱状結晶の製造方法およびｉｉｉ族窒化物構造体
US20140264261A1 (en) Light emitting device on metal foam substrate
KR101116904B1 (ko) 질화물 반도체 결정 제조 방법 및 발광 소자 제조 방법
TWI578564B (zh) 光電元件
TW201642306A (zh) 供ⅲ-ⅴ族化合物半導體磊晶成長用之基板
Lo et al. Output power enhancement of light-emitting diodes with defect passivation layer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170804

Termination date: 20190918