KR101936970B1 - 반도체장치와 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체층을 갖는 반도체 웨이퍼를 제공하는 단계, 반도체층 상에 제1마스크층을 형성하는 단계, 제1마스크층 상에 제2마스크층을 형성하는 단계, 섬을 형성하기 위하여 제2마스크층을 어닐링하는 단계, 기둥 어레이를 형성하기 위한 마스크로서 섬을 이용하여 제1마스크층과 반도체층을 통하여 에칭하는 단계와, 기둥 사이와 기둥의 상부에 반도체물질을 성장시키는 단계를 포함한다.

Description

반도체장치와 제조방법 {SEMICONDUCTOR DEVICES AND FABRICATION METHODS}
본 발명은 반도체장치와 반도체장치의 제조방법에 관한 것이다. 특히 본 발명은 고품질결정구조를 갖는 반도체장치의 제조에 관한 것이다. 예를 들어, 이러한 반도체장치는 발광다이오드나 솔리드 스테이트 레이저(solid state laser)의 제조에 사용될 수 있다.
현재, 고상조명, 즉, 솔리드 스테이트 라이팅(solid state lighting)에 필요한 백색광 발광다이오드(LED)의 제조에는 중요한 3가지의 접근방식이 있다: (1) 각각 상이한 파장의 발광(각각 레드, 그린 및 블루)이 이루어지는 3개 LED 칩의 패키지; (2) 블루(460 nm) LED와 이러한 LED로부터의 청색광에 의하여 여기되는 황색 형광체의 조합; (3) LED 패키지에서 3개의 형광체(레드, 그린 및 블루)에 의하여 흡수되었다가 광역스펙트럼의 백색광으로서 재방출되는 UV 광을 발광하는 단일칩. 위의 제1 및 제2의 접근방식에서, 중요한 요소는 블루/그린 LED로서 이들 모두는 InGaN 물질계에 기초하고 있다. 위의 제3의 접근방식에서는 고성능의 자외선(UV) 이미터가 필요하다.
InGaN을 기반으로 하는 장치와 AlGaN을 기반으로 하는 장치를 위한 고도의 성장기술은 잘 확립되어 있으나, 이들은 일반적으로 c면 사파이어 기판에 기반을 두고 있다. 이러한 극성배향(polar orientation)은 압전효과 때문에 내부전계가 강력하게 형성될 수 있도록 하고 이들 장치는 전자 및 정공의 파동함수 사이의 중복범위가 좁아지며 방사재결합시간이 길어져 양자효율이 낮아진다. 이것이 소위 양자구속스타크효과(quantum confined Stark effect; QCSE)이다. 특히, 이미터가 그린 스펙트럼영역으로 이동할 때, 아주 많은 양의 InN 부분을 필요로 하고 일반적으로 내부전계가 극히 높다. 이는 고성능의 InGaN계 이미터(특히, 그린 이미터)를 얻는데 주요 장애가 된다. 동일한 문제점이 AlGaN계 UV 이미터에서도 야기될 수 있으나 InGaN의 경우보다 AlGaN의 경우가 더 좋지 않다.
호모에피택셜 성장(homoepitaxial growth)은 III-질화물계 광전자 소자에는 이상적인 것이다. 그러나, 비용문제 때문에, 사파이어, SiC, 실리콘 등과 같은 이질성 기판상에서의 성장이 III-질화물의 성장에 아직까지 중요 방법으로 남아 있다. 이러한 "대규모 격자부조화 헤테로에피택시(large lattice-mismatched heteroepitaxy)"는 고밀도의 전위(dislocation)를 유도한다. 이는 InGaN계 근자외선/블루/그린 이미터와 AlGaN/GaN계 UV 이미터와 같은 III-질화물 광전장치의 광성능을 현저히 떨어뜨리는 원인이 될 것이다. AlGaN/GaN계 UV 이미터의 광성능은 InGaN계 이미터보다 더 전위에 민감하므로, 이러한 전위문제는 InGaN계 이미터보다는 AlGaN/GaN계 UV 이미터에서 보다 더 뚜렷하다.
상기 언급된 두가지 문제점(QCSE 및 전위)은 더욱 개선된 광성능을 갖는 III-질화물계 광전장치에 대하여 두가지 기본적인 장애가 된다.
QCSE의 역효과에 대응할 수 있는 최상의 유망한 방법중의 하나가 이론적으로나 실험적으로 확인된 바와 같은 비극성(non-polar) 또는 반극성(semi-polar) 배향을 따른 성장이다. 비극성 또는 반극성 III-질화물 이미터의 다른 주요 이점은 이들이 편광(polarized light)을 발광할 수 있다는 것이다. 액정디스플레이(LCD)는 편광조명을 요구하고 현재의 LCD는 이러한 편광조명을 얻기 위하여 특별한 편광수단을 필요로 한다. 편광판의 낮은 투과효율은 효율을 더 낮추므로 편광을 발광하는 장치가 유리하다.
아주 최근에는 비극성 또는 반극성 평면에서 이루어지는 III-질화물의 성장이 그린 이미터를 얻기 위한 주요 돌파구가 되었다. 그러나, 중대한 도전에 노출되었다- 즉, 고성능의 이들 비극성 또는 반극성 III-질화물 이미터는 호모에피택셜 성장법을 이용하여 초고가의 GaN 기판상에서만 성장된다. 그러나, 비극성 또는 반극성 GaN 기판은 매우 작고 비용은 초고가이다. 아울러, 고도의 비균일성은 이들을 대량생산하는데 적합치 않게 한다.
따라서, 추후 InGaN계 또는 AlGaN계 장치구조를 얻기 위한 임의의 크기(12인치 이하 정도)를 갖는 사파이어 기판상에서 고결정성 템플레이트(high crystal template)를 갖는 비극성 또는 반극성 GaN을 얻는 것이 바람직하다. 지금까지는 사파이어상에서 비극성 또는 반극성 GaN의 결정품질의 개선을 위하여 통상적인 에피택셜 측면 과성장(epitaxial lateral overgrowth; ELOG)이 사용되었다. 이러한 ELOG 기술은 선택적인 영역성장에 기초하고 있다. 전형적으로, 사파이어 상에는 먼저 유기금속 기상 에피택시(MOVPE) 또는 분자선 에피택시(MBE) 또는 수소화물 기상 에피택시(HVPE)에 의하여 표준형 GaN 층이 성장되고, 그 표면이 외부에서 SiO2 또는 Si3N4 와 같은 유전체 마스크로 코팅된다. 그리고 마스크는 표준형 포토리소그래피를 이용하여 미크론 크기(나노미터 크기가 아님)의 스트립으로 패턴화된다. 그리고 마스킹된 샘플이 MOVPE 또는 MBE 또는 HVPE에 의한 추후의 성장을 위한 템플레이트로서 사용된다. GaN이 유전체 마스크의 상부에서 성장하지 않으므로, 상기 재성장은 마스크 윈도우 영역의 노출된 GaN 상에서 시작한다. 성장면이 마스크의 높이 이상의 높이에 이르렀을 때 GaN 재성장은 스트라이프형 마스크상에서 측방향으로 연장되고 결국 합체되어 평활한 면을 형성할 수 있다. 사파이어와 GaN 사이의 대규모 격자부조화가 원인으로서 마스크 스트라이프(mask stripe)의 하측에서 일어나는 결정구조의 전위는 효과적으로 차단된다. 표준형 포토리소그래피의 한계에 의하여, 마스크-스트라이프 폭(mask-stripe width)과 윙 폭(wing width)은 나노미터 크기로 더 하향 감소되지 않는다. 따라서, 통상적으로, 과성장층이 10-20 ㎛ 두께 이상에 이를 때까지는 평탄면을 얻을 수 없다. 아울러, AlGaN의 과성장에 이러한 방법을 적용하기 어려워 AlGaN 측면성장율이 GaN 측면성장율보다 매우 작으므로 합체과정이 매우 느리게 이루어진다.
따라서, 통상적인 ELOG 방식은 매우 복잡하여 별도로 많은 비용이 들어간다.
본 발명은 발광다이오드나 솔리드 스테이트 레이저의 구성에 사용되는 고품질 결정구조의 반도체장치를 제조하는 것을 목표로 하는 반도체장치와 그 제조방법을 제공하는데 있다.
본 발명은 반도체장치의 제조방법을 제공한다. 본 발명의 방법은 반도체층을 갖는 반도체 웨이퍼를 제공하는 단계를 포함한다. 본 발명의 방법은 반도체층 상에 제1마스크층을 형성하는 단계를 포함한다. 본 발명의 방법은 제1마스크층 상에 제2마스크층을 형성하는 단계를 포함한다. 본 발명의 방법은 섬(island)을 형성하기 위하여 제2마스크층을 어닐링하는 단계 또는 그밖에 적용하는 단계 또는 수정하는 단계를 포함한다. 본 발명의 방법은 기둥(pillar)의 어레이를 형성하기 위한 마스크로서 섬을 이용하여 제1마스크층과 반도체층을 통하여 에칭하는 단계를 포함한다. 또한 본 발명의 방법은 기둥 사이와 이후 기둥의 상부에 반도체물질을 성장시키는 단계를 포함한다.
본 발명의 방법은 반도체물질을 성장시키기 전에 섬을 제거하는 단계를 포함할 수 있다.
반도체물질의 성장중에 마스크층의 하나로부터 형성된 캡이 각 기둥의 상부에 남겨질 수 있다. 이는 제1마스크층일 수 있다.
반도체층은 기판 상에 지지될 수 있다. 기판은 사파이어, 규소 및 탄화규소 중에서 적어도 하나를 포함할 수 있다.
기둥에서 성장되는 반도체물질은 반도체층(그리고 따라서 기둥)을 구성하는 것과 같은 동일한 물질일 수 있거나, 다른 물질일 수 있다.
반도체층은 III 족 질화물로 구성될 수 있다. 예를 들어, 이는 질화갈륨, 질화인듐갈륨 또는 질화알루미늄갈륨으로 구성될 수 있다.
제1마스크층은 이산화규소 및 질화규소 중에서 적어도 하나를 포함할 수 있다.
제2마스크층은 예를 들어 니켈과 같은 금속으로 구성될 수 있다.
또한 본 발명의 방법은 지지기판을 제거하는 단계를 더 포함할 수 있다. 이는 기둥의 일부, 예를 들어 기둥의 최하측부분을 제거하는 단계를 포함할 수 있다.
또한 본 발명은 각각 반도체물질로 구성된 메인 컬럼(main column)을 포함하고 각각 상부에 마스크물질로 구성된 캡을 포함하는 기둥의 어레이와, 연속의 층을 형성하기 위하여 기둥 사이와 기둥의 상부 그리고 캡의 상부에 연장된 반도체물질을 포함하는 반도체장치를 제공한다. 두 반도체물질은 동일하거나, 서로 다를 수 있다. 기둥 어레이는 모두 직경이 1000 nm 미만, 좋기로는 500 nm 미만, 더욱 좋기로는 300 nm 미만인 기둥을 포함한다. 일부의 경우에 있어서, 직경이 일정치 않아 기둥의 일부는 직경이 클 수 있으나 기둥의 90% 이상은 상기 언급된 크기의 직경을 갖는다. 기둥의 높이는 적어도 500 nm, 좋기로는 적어도 750 nm 이다. 기둥은 모두 동일한 높이를 가질 수 있다. 마스크물질은 금속일 수 있다.
적어도 일부의 나노기둥은 이들의 기부(基部)에 캐비티를 갖는다.
본 발명은 소위 자기조직화(self-organised) 나노-마스크 방식과 이후 연속되는 과성장의 조합에 기초한다. 자기조직화 나노-마스크의 제조는 매우 간단하여 특별한 포토리소그래피를 요구하지 않는다. 과성장층은 알려진 ELOG 방법에 비하여 비교적 얇을 수 있으나, 획득된 결정의 품질은 통상적인 ELOG에 의하여 획득된 것과 비교하여 보다 양호하거나 같다. 따라서, 비용을 크게 줄일 수 있다. 아울러, 이러한 방법은 극성, 비극성 또는 반극성을 포함하는 III-질화물의 성장에도 적용될 수 있다.
본 발명의 방법 또는 장치는 어떠한 조합에서 본 발명의 우선 실시형태에서 하나 이상의 단계 또는 구성을 포함하며, 이들은 이후 도면을 참조하여 예시적으로 상세히 설명될 것이다.
도 1a 내지 도 1h는 본 발명의 실시형태에 따른 장치의 구성단계를 보인 설명도.
도 2는 도 1d에서 보인 바와 같은 나노기둥 어레이의 이미지.
도 3은 도 1a 내지 도 1h의 방법에 따라 구성된 샘플과 나노기둥 GaN의 표준샘플에 대하여 입사 x-선 빔의 방위각(azimuth angle)을 함수로 하는 반치전폭(full width at half maximum)의 x-선 요동곡선(x-ray rocking curve)을 보인 그래프.
도 1a에서, 장치 제조의 제1단계는 적당한 반도체 웨이퍼(201)를 제공한다. 웨이퍼(201)는 통상적인 것으로, 기판(205)으로 구성되며, 이 경우에 있어서는 사파이어층을 포함하고 그 위에 질화갈륨(GaN)으로 형성된 반도체층(210)이 위치된다. 다른 물질이 사용될 수 있다. 예를 들어, 기판은 규소 또는 탄화규소일 수 있다. 반도체는 다른 적당한 물질, 예를 들어 질화인듐갈륨(InGaN) 또는 질화알루미늄갈륨(AlGaN)과 같은 다른 III 족 질화물로 될 수 있다.
반도체층(210) 상에는 예를 들어 플라즈마 화학 기상 증착방법(PECVD)를 이용하여 제1마스크층(220)이 형성된다. 제1마스크층(220)은 이산화규소로 구성되나, 이러한 층은 예를 들어 질화규소와 같은 적당한 다른 물질이 사용될 수 있으며 200 나노미터의 거의 균일한 두께로 증착된다.
제1마스크층(220)상에는 니켈과 같은 금속으로 구성되는 제2마스크층(230)이 형성된다. 이는 열증착 또는 스퍼터링 또는 전자빔증착에 의하여 수행될 수 있다. 이러한 단계에서, 5~50 나노미터 범위에서 거의 균일한 두께의 니켈층이 형성되고 600~900℃ 범위의 온도에서 질소(N2)의 유동하에 어닐링된다. 어닐링과정의 시간은 1~10분 사이이며, 제2마스크층(230)의 니켈층으로부터 제1마스크층(220) 상에 불규칙하게 분포되는 자기조립형의 니켈섬(231)이 형성된다. 각 니켈섬은 제1마스크층(220)의 상부면에서 전형적으로 직경이 100 나노미터 이상이고 1000 나노미터 이하인 각각의 거의 원형인 영역을 덮는다. 이와 같이, 제2마스크층(230)은 하부 SiO2 층을 에칭하기 위한 마스크로서 작용할 것이며, 니켈섬(231)은 하부 SiO2 층의 영역을 마스킹하고 니켈섬 사이의 공간은 SiO2 층의 노출영역을 노출상태 그대로 남아 있도록 함으로써 이러한 영역의 하부 SiO2 층이 에칭될 것이다.
도 1c에서, 제1마스크층(220)은 제2마스크층(230)의 금속섬(231)을 마스크로 이용하고 반응성 이온 에칭방법(RIE)으로 CHF3 또는 SF6 를 이용하여 에칭된다. 이러한 단계에서 GaN 층(210) 상에는 불규칙하게 분포되는 이산화규소의 나노기둥(나노로드라고도 함)(240)이 형성되며, 이들 각각은 제1마스크층(220)의 각 부분(221)과 각 니켈섬(231)으로 구성된다. 각 나노기둥(240)은 각 니켈섬에 대응하고, 각 니켈섬을 덮고 있는 표면적의 직경과 거의 동일한 직경을 갖는다. 이전단계에서 형성된 나노기둥(240)은 GaN 층(210)의 일부영역을 마스킹하도록 작용하고 GaN 층(210)의 영역(나노기둥(240) 사이의 공간에 노출된 영역)이 에칭되도록 정의한다.
도 1d에서, 다음 단계에서 GaN 층(210)이 이전단계에서 형성된 나노기둥(240)이 마스크로서 사용되어 예컨대 유도결합형 플라즈마 에칭방식으로 에칭된다. 이러한 단계는 도 1d에서 보인 바와 같이 GaN 층(210)을 통하여 또는 GaN 층(210)의 일부를 통하여 부분적으로 에칭되는 것을 포함한다. 이러한 단계로 도 1d에서 보인 바와 같은 나노기둥구조를 얻으며, 여기에서 나노기둥(250)은 사파이어 기판(205)으로부터 상측으로 연장되고 각 나노기둥(250)은 GaN 층(210)의 각 부분(211), 제1마스크층(220)의 부분(221)과, 제2마스크층(230)으로부터의 금속섬(231)으로 구성된다. 따라서, 이러한 단계의 에칭은 GaN의 노출면(250a)을 형성하며, 이는 나노기둥(250)의 측면을 포함한다. 각 나노기둥(250)의 직경은 상하가 거의 일정하며 각각의 니켈섬(231)에 의하여 덮혀 있는 표면적의 직경과 거의 동일하다. 그러나, 실제는 나노기둥이 약간 테이퍼형태를 이룰 수 있다.
도 1e에서, 이제 제2마스크층(230)을 형성하는 니켈섬(231)이 제거되며, 이로써 얻어지는 나노기둥(260)은 GaN 층(210)의 각 부분(211)과 제1마스크층(220)의 부분(221)을 포함한다. 이는 염산(HCl) 또는 질산(HNO3)을 이용하는 습식에칭에 의하여 수행될 수 있다. 이로써 각 나노기둥은 상단부에 SiO2 캡(221)을 갖는 GaN 컬럼(211) 만이 남는다.
도 1f에서, GaN 나노기둥 어레이는 과성장을 위하여 유기금속 화학기상 증착법(MOCVD) 또는 MBE 또는 HVPE에 의하여 GaN 컬럼(211)의 측면(250a) 상에 GaN(270)을 증착하기 위한 템플레이트로서 이용된다. 재성장은 GaN이 노출되어 있는 GaN 나노기둥의 측벽(먼저 측방향으로 그리고 수직방향으로)에서 시작한다. 이로써 나노기둥의 측면에 층(271)이 형성된다. 이들 층은 이들 층이 만나 가장 두꺼운 층을 형성할 때까지 기둥으로부터 외측으로 상대측을 향하여 성장한다. 이때 접합점(272)의 하측인 공간(273)에서는 추가 성장이 방지되고 접합점(272)의 상측인 공간(274)에서는 연속하여 성장이 이루어진다. 일부의 경우에 있어서는 각 나노기둥의 기부 부근에서 중공간극 또는 중공 캐비티의 형태로 공간(273)이 남을 수 있다. 이들 간극은 서로 연결되어 미로의 형태이고 실질적으로 모든 나노기둥 사이에서 연장되는 캐비티를 형성할 것이다. 나노기둥의 상부에서 SiO2 마스크(221)는 이들의 상부에서 GaN 성장을 방지할 것이다. 도 1g에서, GaN의 성장면이 SiO2 나노-마스크(221)의 높이 이상의 높이에 이르렀을 때, GaN의 재성장은 SiO2 나노-마스크의 상부에서 측방향으로 진행하여 결국 합체되어 나노-마스크의 상부에서 연장된 연속층을 형성하며 도 1h에서 보인 바와 같이 평활면(271)을 갖는다. 이론적으로는 템플레이트로부터(즉, 나노기둥(260)에서) 유래되는 모든 전위는 효과적으로 차단된다. 나노기둥의 저면부 둘레에 캐비티가 남아 있지 않더라도 나노기둥 사이의 간극의 저면부로부터의 성장은 나노기둥의 측면으로부터 이루어지는 성장에 의하여 부분적으로 또는 전체적으로 차단되므로 나노기둥의 상부까지 연장된 전위의 수는 매우 낮을 것이다.
성장이 종료되었을 때, 기판(205)이 제거될 수 있다. 일반적으로 기판의 제거는 나노기둥(260)의 저면단부의 제거를 수반할 것이다. 이는 나노기둥의 기부 둘레에 중공부(273)가 형성되어 있어 훨씬 쉽게 이루어질 수 있다. 나노기둥(260)의 기부는 접합점(272)의 아래, 즉, 중공부(273)의 상부의 아래에 이르는 높이까지 제거될 수 있다. 이로써 변형수준이 낮은 매우 균일한 구조를 얻을 수 있다.
도 2는 각각 직경이 ~200nm인 GaN 나노기둥의 고밀도 어레이를 보이고 있다. 여기에서 중요한 것은 GaN 나노기둥의 측벽이 바람직한 수직정렬상태를 보인다는 점이다.
도 3은 상기 언급된 바와 같이 제조된 샘플의 x-선 회절분석을 보인 것이다. 여기에서 x-선 요동곡선의 반치전폭이 입사 x-선 빔의 모든 방위각(방위각 제로각도는 입사빔의 투사각이 성장된 GaN 층의 c 방향에 평행한 것으로 정의된다)에 대하여 γ-평면 사파이어 상에서의 표준형 비극성 GaN 샘플에 비해 크게 감소되었음을 볼 수 있다. 이는 본 발명의 이러한 실시형태에서 전위밀도가 크게 감소됨을 나타낸다.
또한 상기 언급된 방법은, GaN 나노기둥 사이의 간극이 상기 언급된 통상적인 ELOG에 일반적으로 사용되는 SiO2 마스크의 경우보다 매우 좁은 나노미터 크기이므로, 합체문제에 관한 우려없이 GaN 나노기둥 구조에서 AlGaN의 과성장에 적용하는 것도 매우 효과적이다. 아울러, 과성장중에 나노기둥 사이의 간극에 남아 있는 잔류공극 때문에 통상적인 III-질화물 성장에서 일반적으로 일어나는 GaN 상에서의 AlGaN의 크랙문제가 해소될 수 있다.
본 발명의 다른 실시형태가 상기 언급된 실시형태와는 다를 수 있음을 이해할 수 있을 것이다. 본 발명의 방법은 기판, 나노기둥구조의 물질과, 성장된 반도체 물질의 다른 조합에도 적용할 수 있으나, 기판과 성장된 반도체가 문제가 되는 반도체 격자구조에서 전위의 형성에 대하여 충분히 상이한 격자구조를 갖는 경우에 주로 적용가능하다. 비록 구조가 소규모로 제조될 수 있는 것이 본 발명 방법의 특별한 이점이기는 하나 명백한 것은 이러한 구조의 정확한 크기가 변화가능하다는 점이다.
201: 반도체 웨이퍼, 205: 기판, 210: 반도체층, 220: 제1마스크층, 231: 니켈섬, 240, 250, 260: 나노기둥, 272: 접합점, 273: 공간.

Claims (17)

  1. (i) 반도체층을 갖는 반도체 웨이퍼를 제공하는 단계와;
    (ii) 상기 반도체층 상에 이산화규소 및 질화규소 중에서 적어도 하나의 제1마스크층을 형성하는 단계와;
    (iii) 상기 제1마스크층 상에 금속의 제2마스크층을 형성하는 단계와;
    (iv) 섬을 형성하기 위하여 상기 제2마스크층을 어닐링하는 단계와;
    (v) 기둥의 어레이를 형성하기 위하여 마스크로서 상기 섬을 이용하여 상기 제1마스크층과 상기 반도체층을 통하여 에칭하는 단계와;
    (vi) 상기 섬을 제거하는 단계와;
    (vii) 상기 기둥의 사이와 상기 기둥의 상부에 반도체물질을 성장시키는 단계를 포함하고, 상기 제1마스크층으로부터 형성된 캡이 상기 반도체물질의 성장중에 상기 기둥 각각의 상부에 남아 있는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 반도체층이 기판상에 지지되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서,
    상기 기판은 사파이어, 규소 및 탄화규소 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서,
    상기 반도체층이 III족 질화물로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제2마스크층이 니켈로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서,
    상기 성장시키는 단계가 상기 기둥의 기부 둘레에 간극을 남기는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서,
    인접한 기둥 상에서 성장되는 상기 반도체물질이 기판으로부터 이격된 높이에서 만남으로써 상기 높이의 아래에 상기 간극이 남겨지는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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