CN104471691A - 制造碳化硅半导体器件的方法 - Google Patents

制造碳化硅半导体器件的方法 Download PDF

Info

Publication number
CN104471691A
CN104471691A CN201380037858.9A CN201380037858A CN104471691A CN 104471691 A CN104471691 A CN 104471691A CN 201380037858 A CN201380037858 A CN 201380037858A CN 104471691 A CN104471691 A CN 104471691A
Authority
CN
China
Prior art keywords
silicon carbide
heating steps
semiconductor device
carbide substrates
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380037858.9A
Other languages
English (en)
Inventor
盐见弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN104471691A publication Critical patent/CN104471691A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种制造碳化硅半导体器件(1)的方法包括以下步骤。在包含氧气的气氛中加热碳化硅衬底(13)，以便在碳化硅衬底(13)上形成与之相接触的栅绝缘膜(8)。在包含氮气和一氧化氮的气氛中在1250℃以上加热具有栅绝缘膜(8)的碳化硅衬底(13)。在第二加热步骤中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值为大于3％且小于10％。因此，能够提供一种制造具有高迁移率的碳化硅半导体器件(1)的方法。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及一种制造碳化硅半导体器件的方法，尤其涉及一种包括在碳化硅衬底上形成栅绝缘膜步骤的碳化硅半导体器件的制造方法。
背景技术
近年来，为了在半导体器件中实现高击穿电压、低损耗等，开始采用碳化硅作为用于半导体器件的材料。碳化硅是一种宽带隙半导体，其带隙比常广泛用作半导体器件材料的硅的带隙宽。因此，通过采用碳化硅作为半导体器件的材料，该半导体器件可具有高击穿电压、减小的导通电阻等。另外，与采用硅作为其材料的半导体器件相比，采用碳化硅作为其材料的半导体器件即使在高温环境下也具有不劣化的特征。
使用碳化硅作为其材料的一种示例性半导体器件是MOSFET(金属氧化物半导体场效应晶体管)。在MOSFET中，由二氧化硅制成的栅绝缘膜形成在碳化硅衬底上。界面态形成在碳化硅衬底和由二氧化硅制成的栅绝缘膜之间。该界面态会导致迁移率降低。例如，WO2010/103820(专利文献1)描述了为了失活界面态，在一氧化氮气体或者一氧化二氮气体中执行加热处理。根据WO2010/103820中描述的方法，在以1:1至1:9的比率混合氮气和一氧化氮的条件下执行加热处理。
引用列表
专利文献
PTD1：WO2010/103820
发明内容
技术问题
然而，使用该方法制造的MOSFET没有足够高的迁移率。
鉴于前述问题制作了本发明，其目的在于提供制造具有高迁移率的碳化硅半导体器件的方法。
问题的解决方案
作为彻底研究了在MOSFET的迁移率和氮化退火之间关系的结果，本发明人得到下列知识并获得本发明。当在一氧化氮气氛条件下加热其上形成有二氧化硅膜的碳化硅衬底时，通过氮原子终止二氧化硅膜和碳化硅衬底之间界面中的不饱和键。因此，能够抑制沟道中流动的电子被俘获在不饱和键中。结果，能够抑制沟道中流动的电子被由不饱和键俘获的电子散射。从而实现了改善的沟道迁移率。
然而，当在低于1250℃的温度下加热碳化硅衬底时，一氧化氮不会充分地扩散到二氧化硅和碳化硅衬底之间的界面中，结果，通过氮不能充分地终止不饱和键。而且，在高温时，一氧化氮会被分解成氮和氧。当一氧化氮浓度高时，会产生过量的氧。在一氧化氮处理期间产生的过量氧也会导致氧化的发展，结果，在碳化硅衬底和二氧化硅层之间的界面中会产生未充分氮化的新二氧化硅层。由此，认为降低了迁移率。
为了解决该问题，根据本发明的制造碳化硅半导体器件的方法包括以下步骤。在包含氧气的气氛中加热碳化硅衬底，以便在该碳化硅衬底上形成与之相接触的栅绝缘膜(第一加热步骤)。在包含氮气和一氧化氮的气氛中在1250℃以上的温度下加热具有该栅绝缘膜的碳化硅衬底(第二加热步骤)。在第二加热步骤中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值为大于3％且小于10％。
根据制造本发明的碳化硅半导体器件的方法，在第二加热步骤中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值(在下文中，也称为“NO分压”)为大于3％且小于10％。当NO分压等于或小于3％时，不能通过氮充分终止碳化硅衬底和栅绝缘膜之间存在的不饱和键。当NO分压等于或大于10％时，由于一氧化氮的分解将会产生过量的氧。因此，在界面中会产生未充分氮化的二氧化硅层，因此导致迁移率降低。通过将NO分压设置在大于3％且小于10％的值，能够制造具有高迁移率的碳化硅半导体器件。
优选地，在制造碳化硅半导体器件的方法中，在第二加热步骤中，在1350℃以下的温度加热具有栅绝缘膜的碳化硅衬底。由于在1350℃以下的温度下加热具有栅绝缘膜的碳化硅衬底，所以能够抑制一氧化氮过度分解。因此，能够抑制过度产生氧而降低迁移率。另外，能够降低在一氧化氮流动路线的上游区域和下游区域之间的一氧化氮浓度的差异，从而降低了在同一批晶片中的迁移率的波动。
优选地，在制造碳化硅半导体器件的方法中，在第二加热步骤之后，在惰性气体气氛中加热具有栅绝缘膜的碳化硅衬底(第三加热步骤)。在第三加热步骤中，碳化硅衬底具有比第一加热步骤中的碳化硅衬底的温度高的温度。
因此，能够使碳化硅衬底和栅绝缘膜之间界面中的碳有效扩散。结果，由于电子被碳散射因此能够抑制迁移率降低。
优选地，制造碳化硅半导体器件的方法还包括，在第一加热步骤和第二加热步骤之间用氮替换气氛中氧的步骤。通过用氮替换氧，能够抑制氧化的发展。
优选地，在制造碳化硅半导体器件的方法中，在用氮替换氧的步骤之后，将碳化硅衬底的温度改变成第二加热步骤中的温度。通过在用氮替换氧的步骤之后改变碳化硅衬底的温度，能够更可靠地抑制氧化的发展。
发明的有益效果
从以上描述很明显，能够提供一种制造具有高迁移率的碳化硅半导体器件的方法。
附图说明
图1是示意性示出根据本发明第一实施例的碳化硅半导体器件结构的示意横截面图。
图2是示意性示出制造根据本发明第一实施例的碳化硅半导体器件的方法的流程图。
图3示意性示出了在制造图2的半导体器件方法的栅绝缘膜形成步骤、氮退火步骤和后热处理步骤中的温度和时间之间的关系。
图4是示意性示例制造本发明第一实施例中的碳化硅半导体器件方法的第一步骤的示意横截面图。
图5是示意性示例制造本发明第一实施例中的碳化硅半导体器件方法的第二步骤的示意横截面图。
图6是示意性示出根据本发明第二实施例的碳化硅半导体器件结构的示意横截面图。
图7是示意性示例制造本发明第二实施例中的碳化硅半导体器件方法的第一步骤的示意横截面图。
图8示出了迁移率和一氧化氮分压之间的关系。
图9示出了迁移率和氮退火步骤中的退火温度之间的关系。
具体实施方式
下面参考附图描述本发明的实施例。应该注意，在下面提到的图中，相同或者对应的部分指定相同的附图标记且不再重复描述。关于本说明书中的晶体指示，单个取向用[]表示，群组取向用<>表示，单个面用()表示，和群组面用{}表示。另外，晶体的负指数应当通过在数字上方放置“-”(横杠)来表示，但在本说明书中通过在数字前面放置负号来表示。对于角的描述，使用全方向角为360度的系统。
(第一实施例)
参考图1，下面描述根据本发明第一实施例的碳化硅半导体器件的结构。
碳化硅半导体器件1例如为横向型MOSFET(金属氧化物半导体场效应晶体管)，且主要包括碳化硅衬底13、栅绝缘膜8、栅电极10、源电极11和漏电极12。碳化硅衬底13包括：衬底2；形成在衬底2上的且由碳化硅制成的外延层3；形成在外延层3上的且由碳化硅制成的p型层4；和形成在p型层4的表面中的其间插入间隔的n+区域5、6。衬底2由单晶碳化硅制成。对于衬底2，能够使用具有任一面取向和任一偏离角的衬底。
形成在外延层3上的p型层4包含p型导电杂质。另外，在n+区域5、6的每个中注入具有n型导电性的杂质。为了覆盖p型层4和n+区域5、6，形成栅绝缘膜8。在栅绝缘膜8和氧化膜7之间，在n+区域5、6上面的区域形成开口。在该开口中，形成分别电连接到n+区域5、6的源电极11和漏电极12。在栅氧化膜8上，布置栅电极10。n+区域5、6之间的距离，即沟道长度Lg可以设置为例如约100μm。而且，沟道宽度可以设置为例如是沟道长度Lg的两倍(约200μm)。
在图1示出的碳化硅半导体器件1中，如下所述执行氧化处理步骤、氮退火处理步骤和后热处理步骤，从而降低了在充当半导体层的p型层4和栅绝缘膜8之间的界面中的界面态密度。对于包含氮的气氛，可以使用例如氧化氮。具体地，可以使用一氧化氮气体。
由于下面的原因可能会使界面态密度降低。即，在通过热氧化等方法形成栅绝缘膜8的情况下，在栅绝缘膜8和充当半导体层的p型层4之间的界面会形成多种界面态。因此，在没有任何修改的情况下，与其理论值相比，将会大大降低沟道区域中的沟道迁移率。通过下面描述的氮退火方法将氮原子引入到栅绝缘膜8和p型层4之间的界面区域中，之后执行后热处理步骤，从而重新激活经由氮退火引入的氮原子。这有助于不饱和键的终止。而且，后热处理允许引起不饱和键的碳原子从界面扩散出。因此，会使界面中碳原子的密度降低。结果，认为能够降低上述界面态的影响以改善沟道迁移率。
参考图2至图5，下面描述制造根据本实施例的碳化硅半导体器件的方法。首先，如图2所示，执行衬底制备步骤(S10)。在该步骤(S10)中，例如，制备由多型4H碳化硅制成的且具有n型导电性的衬底2。制备的衬底2具有任意面取向的主表面。例如，可以使用具有相对于(0001)面倾斜预定偏离角(例如，约小于8°)的主表面的衬底2。可选地，例如，作为衬底2，可以制备具有对应{03-38}面的主表面且具有n型导电性的碳化硅衬底。而且，该主表面可以对应{0-11-2}面。{0-11-2}面可以由{0-33-8}面和{0-11-1}面构成。
接着，执行外延层形成步骤(S20)。具体地，在衬底2上形成外延层3(见图1)。例如，外延层是由碳化硅制成的层。
接着，执行注入步骤(S25)。具体地，首先，将具有p型导电性的杂质(例如，铝(Al))注入到外延层3中以形成p型层4(见图1)。接着，注入具有n型导电性的杂质以形成n+区域5、6(见图1)。具有n型导电性的示范性的可用杂质是磷(P)。可以使用任何常规已知的方法形成n+区域5、6。该方法的示例如下。即，形成氧化膜以便覆盖p型层4的上表面，之后通过光刻和蚀刻使其提供有与其中形成n+区域5、6的区域一致的开口。使用由此具有开口的氧化膜作为掩膜，注入杂质以形成上述的n+区域5、6。
接着，执行活化退火处理以激活注入的杂质。在该活化退火处理中，例如，在1700℃的加热温度下加热碳化硅衬底13达30分钟。
接着，如图2所示执行栅绝缘膜形成步骤(S30)。具体地，例如，使p型层4和n+区域5、6的上表面受到牺牲氧化处理，其后在碳化硅衬底13上形成栅绝缘膜8。更具体地，参考图4，在包含氧的气氛中加热碳化硅衬底13，从而在碳化硅衬底13上形成与之相接触的栅绝缘膜8(第一加热步骤)。栅绝缘膜8具有的厚度例如为50nm。栅绝缘膜8通过例如热氧化形成。例如，在含氧气氛或稀释的氧气氛中在不低于1100℃且不高于1400℃的氧化温度下，执行热氧化处理。热氧化处理执行取决于要被形成的栅绝缘膜8的膜厚度确定的适当的时间段。应该注意，在栅绝缘膜形成步骤(S30)中的氧化之前，可以清洁p型层4和n+区域5、6的上表面。作为清洁方法，可以使用任何常规已知的清洁方法。
接着，如图2所示执行氮退火步骤(S40)。具体地，在含氮气和一氧化氮的气氛中在1250℃以上的温度下加热具有栅绝缘膜8的碳化硅衬底13(第二加热步骤)。在第二加热步骤中，通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和所得到的值为大于3％且小于10％。加热时间例如为约1小时。结果，可以将氮原子引入到栅绝缘膜8和p型层4之间的界面区域中以及栅绝缘膜8和n+区域5、6之间的界面区域中。
在第二加热步骤中，NO分压优选不小于4％且不高于9％，更优选不低于5％且不高于9％。而且，在第二加热步骤中的加热温度优选不低于1250℃且不高于1350℃，更优选不低于1250℃且不高于1330℃，进一步优选不低于1250℃且不高于1300℃。
接着，如图2所示，执行后热处理步骤(S50)。具体地，在氮退火步骤(S40)之后，在惰性气体气氛中加热具有栅绝缘膜8的碳化硅衬底13(第三加热步骤)。惰性气体的示例包括氩气、氮气等。
应该注意，通过将碳化硅衬底13放置在熔炉中并使用布置在该熔炉周围的加热单元加热该熔炉，执行栅绝缘膜形成步骤(S30)、氮退火步骤(S40)和后热处理步骤(S50)。该熔炉具有圆管状的截面，且该熔炉的直径例如约为200mm。对于该熔炉，有固体碳化硅型熔炉和碳化硅涂覆型熔炉。固体碳化硅型熔炉仅由使用CVD(化学气相沉积)形成的碳化硅涂覆形成。在碳化硅涂覆型熔炉中，用使用CVD形成的碳化硅涂覆碳化硅的烧结体。优选地，该熔炉属于固体碳化硅型。
参考图3，下面全面描述栅绝缘膜形成步骤(S30)、氮退火步骤(S40)和后热处理步骤(S50)中的温度剖面。在图3中，横轴表示加热时间，而纵轴表示加热温度。首先，在时间A0将碳化硅衬底13放置在熔炉中以开始加热碳化硅衬底13。在时间A1至时间A2的时间段期间，例如，在1200℃的温度下加热碳化硅衬底13约达1小时(第一加热步骤H1)，从而在碳化硅衬底13上形成栅绝缘膜8。第一加热步骤H1中的气氛气体例如是氧气。
在时间A2，用氮代替熔炉中的气氛气体中的氧。在本实施例中，在第一加热步骤H1和第二加热步骤H2之间，用氮代替熔炉中的气氛中的氧，同时将碳化硅衬底13的温度从第一加热步骤H1的温度T1变成第二加热步骤的温度T2。将碳化硅衬底13的温度以例如约每分钟10℃的速率从温度T1增加到温度T2。应该注意，可以将氮气引入该熔炉中，同时将碳化硅衬底13的温度保持在例如第一加热步骤H1的温度，之后在该熔炉中可以用氮气代替气氛气体中的氧气，之后可将碳化硅衬底13的温度变成第二加热步骤H2的温度。
接着，在时间A3至时间A4的时间段期间，在氮气和一氧化氮气体的气氛中加热碳化硅衬底13(第二加热步骤H2)。在第二加热步骤H2中，在例如1250℃的加热温度下加热碳化硅衬底13例如达约80分钟。应该注意，在第二加热步骤H2中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值为大于3％且小于10％。
接着，在时间A4，用氩气氛替换熔炉中的氮气和一氧化氮气体的混合气体气氛。可以替换气氛气体，同时将碳化硅衬底13的温度保持在恒温或改变碳化硅衬底13的温度。接着，在时间A5至时间A6的时间段期间，在氩气体气氛中加热碳化硅衬底13(第三加热步骤H3)。在第三加热步骤H3中，在例如1350℃的加热温度下加热碳化硅衬底13例如达不少于约1小时且不多于约4小时。
如图3所示，可以将第三加热步骤H3中的加热温度设置得高于第二加热步骤H2中的加热处理温度。例如，在第二加热步骤中的加热温度T2是1250℃的情况下，第三加热步骤中的加热温度T3可以不低于1250℃，更优选不低于1300℃且不高于1400℃。优选地，第三加热步骤H3中的碳化硅衬底13的加热温度T3高于第一加热步骤H1中的碳化硅衬底13的加热温度T1。
接着，如图2所示，执行电极形成步骤(S60)。具体地，通过光刻在栅绝缘膜8上形成具有图案的抗蚀膜。通过使用该抗蚀膜作为掩膜移除部分栅绝缘膜8，在位于n+区域5、6上面的区域中形成开口。在每个开口中，如图5所示，形成导体膜，该导体膜将要被形成为源电极11和漏电极12的每一个。用残留在上面的上述抗蚀膜形成导体膜。此后，通过移除抗蚀膜连同抗蚀膜一起移除(剥离)栅绝缘膜8上面的部分导体膜，从而形成如图5所示的源电极11和漏电极12。
接着，在栅绝缘膜8上形成栅电极10(见图1)。通过形成掺杂的多晶硅膜、在它上面形成抗蚀膜、通过光刻形成电极图案并在之后执行干法蚀刻，来形成该栅电极10。这样，得到了图1示出的碳化硅半导体器件1。
下面描述了制造根据本实施例的碳化硅半导体器件的方法的功能和影响。
根据本实施例中的制造碳化硅半导体器件1的方法，在第二加热步骤中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值为大于3％且小于10％。当NO分压等于或小于3％时，不能通过氮充分终止碳化硅衬底13和栅绝缘膜8之间存在的不饱和键。当NO分压等于或大于10％时，由于一氧化氮的分解将会产生过量的氧。因此，在界面中会产生未充分氮化的二氧化硅层，因此导致迁移率降低。通过将NO分压设置在大于3％且小于10％的值，能够制造具有高迁移率的碳化硅半导体器件1。
另外，根据本实施例的碳化硅半导体器件1，在第二加热步骤中，在1350℃以下的温度加热具有栅绝缘膜8的碳化硅衬底13。由于在1350℃以下加热具有栅绝缘膜8的碳化硅衬底13，所以能够抑制一氧化氮过度分解。因此，能够抑制过度产生氧以降低迁移率。而且，能够降低在一氧化氮气体流动路线的上游区域和下游区域之间的一氧化氮浓度的差异，从而降低在同一批晶元中的迁移率的波动。
另外，根据本实施例的碳化硅半导体器件1，在第二加热步骤之后，在惰性气体气氛中加热具有栅绝缘膜8的碳化硅衬底13(第三加热步骤)。在第三加热步骤中，碳化硅衬底13具有比第一加热步骤中的碳化硅衬底13的温度高的温度。因此，能够使碳化硅衬底13和栅绝缘膜8之间界面中的碳有效扩散。结果，由于电子被碳散射因此能够抑制迁移率降低。
此外，根据本实施例的碳化硅半导体器件1，在第一加热步骤和第二加热步骤之间执行用氮替换气氛中的氧的步骤。通过用氮替换氧，能够抑制氧化的发展。
此外，根据本实施例的碳化硅半导体器件1，在用氮替换氧的步骤之后，将碳化硅衬底13的温度变成第二加热步骤中的温度。通过在用氮替换氧的步骤之后改变碳化硅衬底13的温度，能够更可靠地抑制氧化的发展。
(第二实施例)
下面描述根据本发明第二实施例的碳化硅半导体器件1的构造。
参考图6，根据本发明的碳化硅半导体器件1是垂直型DiMOSFET(双注入MOSFET)，且包括衬底2、缓冲层21、击穿电压保持层22、p区域23、n+区域24、p+区域25、栅绝缘膜26、源电极11、上源电极27、栅电极10和漏电极12。具体地，在由n型导电性的碳化硅制成的衬底2的表面上形成由碳化硅制成的缓冲层21。缓冲层21具有n型导电性，且厚度例如为0.5μm。另外，缓冲层中具有n型导电性的杂质的浓度例如为5×1017cm-3。形成在缓冲层21上的是击穿电压保持层22。击穿电压保持层22由n型导电性的碳化硅制成，且厚度例如为10μm。另外，击穿电压保持层22中具有n型导电性的杂质的浓度为5×1015cm-3。
击穿电压保持层22具有一表面，在该表面中形成其间有间隔的p型导电性的p区域23。在每个p区域23中，在p区域23的表面层处形成n+区域24。在邻近n+区域24的位置，形成p+区域25。形成栅绝缘膜26以使其延伸到p区域23和n+区域24的上面，并使其与p+区域25和击穿电压保持层22相接触。在栅绝缘膜26上，形成栅电极10。另外，在n+区域24和p+区域25上形成源电极11。在源电极11上，形成上源电极27。此外，在与其上形成缓冲层21的表面相对的衬底2的背面上，形成漏电极12。
在栅绝缘膜26和其每个都充当半导体层的n+区域24、p+区域25、p区域23和击穿电压保持层22的每一个之间的界面区域中(例如，离界面10nm以内的区域)，在下面描述的氮退火步骤中引入氮原子，并通过后热处理步骤，氮原子有助于不饱和键的终止并有助于碳原子扩散到界面区域外。因此，能够充分降低界面态密度。这样，和图1示出的碳化硅半导体器件1一样，在栅绝缘膜26下面的沟道区域中(接触栅绝缘膜26且位于n+区域24和击穿电压保持层22之间的每个p区域23的部分)，特别能够改善迁移率。
下面描述制造图6示出的碳化硅半导体器件的方法。
首先，执行衬底制备步骤(S10)。这里，与第一实施例中的制造碳化硅半导体器件的方法一样，制备具有任意面取向的衬底2。制备的衬底2的示例包括具有对应{03-38}面的主表面且由n型碳化硅制成的衬底2(见图6)。应该注意，主表面可以对应{0-11-2}面，且{0-11-2}面可以由{0-33-8}面和{0-11-1}面构成。
接着，执行外延层形成步骤(S20)。具体地，在衬底2的表面上形成缓冲层21(见图6)。作为缓冲层，形成由n型导电性的碳化硅制成的且厚度例如为0.5μm的外延层。缓冲层21具有导电杂质的浓度例如为5×1017cm-3。在缓冲层21上，形成击穿电压保持层22(见图6)。击穿电压保持层22是由例如具有n型导电性的碳化硅制成的层。击穿电压保持层22的厚度例如为10μm。另外，击穿电压保持层22包含n型导电杂质的浓度例如为5×1015cm-3。
接着，执行离子注入步骤(S25)。具体地，使用经由光刻和蚀刻形成的氧化膜作为掩膜，将p型导电性的杂质注入到击穿电压保持层22中，从而形成p区域23(见图6)。另外，在移除该氧化膜之后，经由光刻和蚀刻形成具有新图案的氧化膜。使用该氧化膜作为掩膜，将n型导电性的杂质注入到预定区域中以形成n+区域24(见图6)。以同样的方式，注入p型导电性的杂质以形成p+区域25(见图6)。
接着，执行活化退火处理以激活注入的杂质。在该活化退火处理中，例如在1700℃的加热温度加热碳化硅衬底13达30分钟。
接着，如图2所示，执行栅绝缘膜形成步骤(S30)。具体地，参考图7，通过在包含氧的气氛中加热碳化硅衬底13，在碳化硅衬底13上形成与之相接触的栅绝缘膜8(第一加热步骤)。栅绝缘膜8具有例如50nm的厚度。栅绝缘膜8通过例如热氧化形成。例如，在含氧气氛或稀释的氧气氛中在不低于1100℃且不高于1400℃的氧化温度下，执行热氧化处理。热氧化处理执行取决于将要形成的栅绝缘膜8的膜厚度所确定的适当的时间段。应该注意，在栅绝缘膜形成步骤(S30)中的氧化之前，可以清洁p型层4和n+区域5、6的上表面。作为清洁方法，可以使用任何常规已知的清洁方法。
接着，如图2所示执行氮退火步骤(S40)。具体地，在包含氮气和一氧化氮的气氛中在1250℃以上加热具有栅绝缘膜8的碳化硅衬底13(第二加热步骤)。在第二加热步骤中通过将一氧化氮的分压除以氮气的分压和一氧化氮的分压之和得到的值为大于3％且小于10％。加热时间例如为约1小时。结果，可以将氮原子引入到栅绝缘膜8和p型层4之间的界面区域中以及栅绝缘膜8和n+区域5、6之间的界面区域中。
在第二加热步骤中，NO分压优选不小于4％且不高于9％，更优选不低于5％且不高于9％。而且，在第二加热步骤中的加热温度优选不低于1250℃且不高于1350℃，更优选不低于1250℃且不高于1330℃，进一步优选不低于1250℃且不高于1300℃。
接着，如图2所示，执行后热处理步骤(S50)。具体地，在氮退火步骤(S40)之后，在惰性气体气氛中加热具有栅绝缘膜8的碳化硅衬底13(第三加热步骤)。惰性气体的示例包括氩气、氮气等。
应该注意，优选在第一实施例的图3示例的条件下执行第一加热步骤、第二加热步骤和第三加热步骤。
接着，执行电极形成步骤(S60)。具体地，在栅绝缘膜26上形成栅电极10。另外，在通过蚀刻移除n+区域24和p+区域25上面的部分氧化膜之后，形成与n+区域24和p+区域25相接触的诸如镍的金属膜。应该注意，在该情形下，执行用于合金的热处理。结果，如图6所示，形成源电极11和漏电极12。此后，在源电极11上，形成上源电极27(见图6)。以此方式，得到了图6示出的碳化硅半导体器件1。
应该注意，可以使用其中上述实施例每个中的n型导电性和p型导电性相互替换的MOSFET。另外，在上述说明书中，作为本发明的碳化硅半导体器件1的一个示例，说明了平面型MOSFET，但是本发明不限制于此。例如，碳化硅半导体器件1可以是例如沟槽型MOSFET、IGBT(绝缘栅双极型晶体管)等。
[示例]
在本示例中，进行实验来检查NO分压和退火温度以便得到高迁移率。首先，制造充当第二实施例中所述的碳化硅半导体器件1的MOSFET。除下列条件之外，在第二实施例中所述的条件下制造该MOSFET。将第一加热步骤(栅绝缘膜形成步骤)中的氧化温度设置在1300℃。将第二加热步骤(氮化退火步骤)中的NO处理温度设置在1270℃。将第三加热步骤(后热处理)中的Ar退火温度设置在1300℃。p区域24中的杂质是铝且浓度为1×1017cm-3。在1700℃的温度执行活化退火达30分钟。
在将第二加热步骤中的NO分压(将一氧化氮的分压除以一氧化氮和氮气的压力之和得到的值)从1％变至13％时，制造该MOSFET。之后，测量MOSFET的迁移率。图8示出了迁移率和NO分压之间的关系。如图8所示，证实当NO分压落在大于3％且小于10％的范围时，迁移率是诸如约为32cm2/Vs以上的高值。另外，证实当NO分压落在不小于5％且不大于9％的范围时，迁移率是诸如约为38cm2/Vs以上的更高值。
接着，在第二加热步骤中用从1200℃变成1400℃的退火温度制造MOSFET。测量MOSFET的迁移率。应该注意，将第二加热步骤中的NO分压设置在8％。图9示出了迁移率和退火温度之间的关系。如图9所示，证实当退火温度落在不小于1250℃且不高于1350℃的范围时，迁移率是诸如约为32cm2/Vs以上的高值。另外，证实当退火温度落在不小于1200℃且不高于1300℃的范围时，迁移率是诸如约为35cm2/Vs以上的更高值。
在此公开的实施例和示例在任何方面都是示例性的而非限制性的。本发明的范围通过权利要求项而不是以上描述的实施例来限定，且旨在包括在权利要求项的范围和等效含义内的任何变更。
附图标记列表
1：碳化硅半导体器件；2：衬底；3：外延层；4：p型层；5：n+区域；8、26：栅绝缘膜；10：栅电极；11：源电极；12：漏电极；13：碳化硅衬底；21：缓冲层；22：击穿电压保持层；23：p型层；24：n+区域；25：p+区域；27：上源区

Claims (5)

1.一种制造碳化硅半导体器件的方法，包括：
第一加热步骤，所述第一加热步骤在包含氧气的气氛中加热碳化硅衬底，以便在所述碳化硅衬底上并且与所述碳化硅衬底相接触地形成栅绝缘膜；和
第二加热步骤，所述第二加热步骤在包含氮气和一氧化氮的气氛中在1250℃以上加热具有所述栅绝缘膜的所述碳化硅衬底，
通过将所述第二加热步骤中的所述一氧化氮的分压除以所述氮气的分压和所述一氧化氮的分压之和得到的值为大于3％且小于10％。
2.根据权利要求1的制造碳化硅半导体器件的方法，其中，在所述第二加热步骤中，在1350℃以下加热具有所述栅绝缘膜的所述碳化硅衬底。
3.根据权利要求1或2的制造碳化硅半导体器件的方法，还包括在所述第二加热步骤之后，在惰性气体气氛中加热具有所述栅绝缘膜的所述碳化硅衬底的第三加热步骤，其中
在所述第三加热步骤中，所述碳化硅衬底具有比所述第一加热步骤中所述碳化硅衬底的温度高的温度。
4.根据权利要求1至3中任一项的制造碳化硅半导体器件的方法，还包括在所述第一加热步骤和所述第二加热步骤之间用氮气替换所述气氛中的氧气的步骤。
5.根据权利要求4的制造碳化硅半导体器件的方法，其中，在用氮气替换所述氧气的步骤之后，将所述碳化硅衬底的温度改变到所述第二加热步骤中的温度。
CN201380037858.9A 2012-08-27 2013-07-10 制造碳化硅半导体器件的方法 Pending CN104471691A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012186156A JP5811969B2 (ja) 2012-08-27 2012-08-27 炭化珪素半導体装置の製造方法
JP2012-186156 2012-08-27
PCT/JP2013/068850 WO2014034289A1 (ja) 2012-08-27 2013-07-10 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN104471691A true CN104471691A (zh) 2015-03-25

Family

ID=50148363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380037858.9A Pending CN104471691A (zh) 2012-08-27 2013-07-10 制造碳化硅半导体器件的方法

Country Status (5)

Country Link
US (1) US8877656B2 (zh)
EP (1) EP2889899B1 (zh)
JP (1) JP5811969B2 (zh)
CN (1) CN104471691A (zh)
WO (1) WO2014034289A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161416A (zh) * 2015-09-24 2015-12-16 株洲南车时代电气股份有限公司 一种半导体结构的掺杂方法
CN109801840A (zh) * 2018-12-04 2019-05-24 中国科学院微电子研究所 一种改善SiC器件界面特征的方法及SiC器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062759B2 (en) * 2013-03-29 2018-08-28 Hitachi, Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2016115860A (ja) * 2014-12-17 2016-06-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
US9610975B1 (en) 2015-12-17 2017-04-04 Ford Global Technologies, Llc Hitch angle detection for trailer backup assist system
DE102017110508B4 (de) * 2017-05-15 2023-03-02 Infineon Technologies Ag Halbleitervorrichtung mit Transistorzellen und einer Driftstruktur und Herstellungsverfahren
DE102018107966B4 (de) * 2018-04-04 2022-02-17 Infineon Technologies Ag Verfahren zum Bilden eines Breiter-Bandabstand-Halbleiter-Bauelements
JP7452014B2 (ja) 2019-12-27 2024-03-19 株式会社レゾナック 反応炉及びフラーレンの製造装置
US11823899B1 (en) * 2020-10-09 2023-11-21 CoolCAD Electronics, LLC Fabrication of a high temperature silicon carbide transistor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120009801A1 (en) * 2009-03-11 2012-01-12 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164575B2 (ja) * 2003-10-02 2008-10-15 独立行政法人産業技術総合研究所 半導体装置の製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
KR20110137279A (ko) * 2009-04-10 2011-12-22 스미토모덴키고교가부시키가이샤 절연 게이트형 바이폴러 트랜지스터
EP2546867A4 (en) * 2010-03-12 2014-07-09 Sumitomo Electric Industries SILICON CARBIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120009801A1 (en) * 2009-03-11 2012-01-12 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
H. YANO, ET AL.: "High Temperature NO Annealing of Deposited SiO2 and SiON Films on N-type 4H-SiC", 《MATERIALS SCIENCE FORUM》 *
High Temperature NO Annealing of Deposited SiO2 and SiON Films on N-type 4H-SiC;H. Yano, et al.;《Materials Science Forum》;20050515;第483-485卷;第685页第1行至第688页第35行 *
Interface Properties of Metal-Oxide-Semiconductor Structures on 4H-SiC{0001} and (11-20) Formed by N2O Oxidation;Tsunenobu KIMOTO, et al.;《Japanese Journal of Applied Physics》;20050308;第44卷(第3期);第1213页第2栏第1行至第1218页第1栏第37行 *
TSUNENOBU KIMOTO, ET AL.: "Interface Properties of Metal-Oxide-Semiconductor Structures on 4H-SiC{0001} and (11-20) Formed by N2O Oxidation", 《JAPANESE JOURNAL OF APPLIED PHYSICS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161416A (zh) * 2015-09-24 2015-12-16 株洲南车时代电气股份有限公司 一种半导体结构的掺杂方法
CN109801840A (zh) * 2018-12-04 2019-05-24 中国科学院微电子研究所 一种改善SiC器件界面特征的方法及SiC器件

Also Published As

Publication number Publication date
WO2014034289A1 (ja) 2014-03-06
US8877656B2 (en) 2014-11-04
EP2889899B1 (en) 2019-12-11
JP5811969B2 (ja) 2015-11-11
US20140057461A1 (en) 2014-02-27
EP2889899A4 (en) 2016-05-04
JP2014045053A (ja) 2014-03-13
EP2889899A1 (en) 2015-07-01

Similar Documents

Publication Publication Date Title
CN104471691A (zh) 制造碳化硅半导体器件的方法
US6841436B2 (en) Method of fabricating SiC semiconductor device
US9012335B2 (en) Silicon carbide semiconductor device and method for manufacturing the same
EP2413365A1 (en) Mosfet and method for manufacturing mosfet
EP2117036A1 (en) Semiconductor device manufacturing method and semiconductor device
JPWO2003047000A1 (ja) 半導体装置及びその製造方法
JP2006210818A (ja) 半導体素子およびその製造方法
CN102859698A (zh) Igbt
CN102171832A (zh) 绝缘栅场效应晶体管
CN102171828A (zh) 绝缘栅双极型晶体管
CN103168361A (zh) 半导体器件
JP2007242744A (ja) 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体装置
US8524585B2 (en) Method of manufacturing semiconductor device
JP2009141307A (ja) 半導体装置の製造方法
CN104428878B (zh) 碳化硅半导体器件及其制造方法
JP2006156478A (ja) 炭化珪素半導体装置およびその製造方法
CN102150271B (zh) Mosfet和制造mosfet的方法
CN104025300A (zh) 碳化硅半导体器件
JP2015065316A (ja) 炭化珪素半導体装置の製造方法
JP2009182240A (ja) 半導体装置の製造方法および半導体装置
US10163637B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2013247141A (ja) 炭化珪素半導体装置の製造方法
US10249497B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US8796123B2 (en) Method of manufacturing silicon carbide semiconductor device
CN105556675A (zh) 碳化硅半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150325

WD01 Invention patent application deemed withdrawn after publication