CN104465742B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备第1GaN类半导体的第1半导体层、带隙比第1GaN类半导体小的第2GaN类半导体的第2半导体层、带隙比第2GaN类半导体大的第3GaN类半导体的第3半导体层、带隙比第3GaN类半导体小的第4GaN类半导体的第4半导体层、带隙比第4GaN类半导体大的第5GaN类半导体的第5半导体层、一端位于第5半导体层且另一端位于第3半导体层的沟槽、设置在沟槽内壁上的栅极绝缘膜、设置在栅极绝缘膜上的栅极电极、设置在第5半导体层上的源极电极、以及在第5半导体层上相对于源极电极设置在栅极电极的相反侧的漏极电极。

Description

半导体装置
相关申请的交叉引用
本申请享受以日本专利申请2013-192416号(申请日：2013年9月17日)为基础申请的优先权。本申请通过参照该基础申请包括基础申请的全部内容。
技术领域
实施方式一般涉及半导体装置。
背景技术
作为下一代的功率半导体设备用的材料，期待GaN(氮化镓)类半导体。GaN类半导体的设备具备比Si(硅)宽的带隙，与Si的设备相比能够实现高耐压、低损失。
GaN类半导体的晶体管中，一般采用以二维电子气(2DEG)为载流子的HEMT(HighElectron Mobility Transistor，高电子迁移率晶体管)。但是，通常的HEMT为不对栅极施加电压也导通的常开启的晶体管。因此，存在难以实现只要不对栅极施加电压就不导通的常关断的晶体管的问题。尤其难以实现阈值电压高的常关断晶体管。
发明内容
本发明要解决的课题在于提供能够实现阈值电压高的常关断的半导体装置。
实施方式的半导体装置具备：第1GaN类半导体的第1半导体层；第2GaN类半导体的第2半导体层，设置在第1半导体层的上方，带隙比第1GaN类半导体小；第3GaN类半导体的第3半导体层，设置在第2半导体层的上方，带隙比第2GaN类半导体大；第4GaN类半导体的第4半导体层，设置在第3半导体层的上方，带隙比第3GaN类半导体小；第5GaN类半导体的第5半导体层，设置在第4半导体层的上方，带隙比第4GaN类半导体大；栅极绝缘膜，设置在第3半导体层、第4半导体层、以及第5半导体层上；源极电极，设置在栅极绝缘膜上；以及漏极电极，在第5半导体层上，相对于源极电极设置在栅极电极的相反侧。
根据上述结构，可提供能够实现阈值电压高的常关断的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的结构的示意截面图。
图2是表示第1实施方式的半导体装置的阈值电压的上升效果的图。
图3是第1实施方式的半导体装置的作用以及效果的说明图。
图4是表示HEMT的阻挡层的组分及膜厚与二维电子气密度的关系的图。
图5是表示第2实施方式的半导体装置的结构的示意截面图。
图6是表示第3实施方式的半导体装置的结构的示意截面图。
图7是表示第4实施方式的半导体装置的结构示意截面图。
具体实施方式
本说明书中，“GaN类半导体”是具备GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)以及它们的中间组分的半导体的总称。
此外，本说明书中，“沟道区域”意味着通过对栅极电极施加的偏压而电势被主动地控制、且载流子的密度发生变化的半导体区域。此外，本说明书中，“存取(access)区域”意味着源极电极―栅极电极间、以及栅极电极－漏极电极间的载流子流动的半导体区域。
此外，本说明书中，“上方”、“下方”是表示构成要素的相对位置关系的用语，并不一定是以重力方向为基准的用语。
(第1实施方式)
本实施方式的半导体装置具备：第1GaN类半导体的第1半导体层；第2GaN类半导体的第2半导体层，设置在第1半导体层的上方，带隙比第1GaN类半导体小；第3GaN类半导体的第3半导体层，设置在第2半导体层的上方，带隙比第2GaN类半导体大；第4GaN类半导体的第4半导体层，设置在第3半导体层的上方，带隙比第3GaN类半导体小；第5GaN类半导体的第5半导体层，设置在第4半导体层的上方，带隙比第4GaN类半导体大；栅极绝缘膜，设置在第3半导体层、第4半导体层、以及第5半导体层上；栅极电极，隔着栅极绝缘膜设置在第3半导体层、第4半导体层、以及第5半导体层之间；源极电极，设置在第5半导体层上；漏极电极，在第5半导体层上，相对于源极电极设置在栅极电极的相反侧。
图1是表示本实施方式的半导体装置的结构的示意截面图。本实施方式的半导体装置是使用了GaN类半导体的横向晶体管。
本实施方式的晶体管100具备：基板10、形成在基板10上的缓冲层12、形成在缓冲层12上的第1半导体层14、形成在第1半导体层14上的第2半导体层16、形成在第2半导体层16上的第3半导体层18、形成在第3半导体层18上的第4半导体层20、以及形成在第4半导体层20上的第5半导体层22。
基板10例如由硅(Si)构成。除了硅以外，例如还能够使用蓝宝石(Al2O3)、碳化硅(SiC)。
缓冲层12具备对基板10与第1半导体层14之间的栅格不匹配进行缓和的功能。缓冲层12例如以氮化铝镓(AlxGa1－xN(0＜X＜1))、氮化铝(AlN)等的多层构造形成。
第1半导体层14、第2半导体层16、第3半导体层18、第4半导体层20、第5半导体层22分别由第1GaN类半导体、第2GaN类半导体、第3GaN类半导体、第4GaN类半导体、第5GaN类半导体形成。并且，第2GaN类半导体的带隙比第1GaN类半导体的带隙小。此外，第3GaN类半导体的带隙比第2GaN类半导体的带隙大。此外，第4GaN类半导体的带隙比第3GaN类半导体的带隙小。此外，第5GaN类半导体的带隙比第4GaN类半导体的带隙大。
因此，晶体管100中，具备带隙较小的第2半导体层16被带隙较大的第1半导体层14和第3半导体层18夹持、带隙较小的第4半导体层20被带隙较大的第3半导体层18和第5半导体层22夹持的层构造。另外，GaN类半导体的带隙的大小关系能够通过对GaN类半导体的组分进行分析来判别。
例如，第1GaN类半导体具备用AlX1InY1Ga1－(X1+Y1)N(0≤X1≤1、0≤Y1≤1、0≤X1+Y1＜1)表示的组分，第2GaN类半导体具备用AlX2InY2Ga1－(X2+Y2)N(0≤X2≤1、0≤Y2≤1、0≤X2+Y2＜1)表示的组分，第3GaN类半导体具备用AlX3InY3Ga1－(X3+Y3)N(0≤X3≤1、0≤Y3≤1、0≤X3+Y3＜1)表示的组分，第4GaN类半导体具备用AlX4InY4Ga1－(X4+Y4)N(0≤X4≤1、0≤Y4≤1、0≤X4+Y4＜1)的组分，第5GaN类半导体具备用AlX5InY5Ga1－(X5+Y5)N(0≤X5≤1、0≤Y5≤1、0≤X5+Y5＜1)表示的组分。
此外，第1半导体层14、第2半导体层16、第3半导体层18、第4半导体层20、第5半导体层22分别具备膜厚(d1)、膜厚(d2)、膜厚(d3)、膜厚(d4)、膜厚(d5)。
形成第1半导体层14的第1GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第1GaN类半导体以高耐压化为目的，也可以含有C(碳)等的杂质。第1半导体层14的膜厚(d1)例如为0.5μm以上且3μm以下。
第1半导体层14作为抬高第2半导体16的电势而使晶体管100的阈值电压上升的阈值控制层来发挥功能。从使晶体管100的阈值电压上升的观点来看，优选的是第1半导体层14的膜厚(d1)比第2半导体层16的膜厚(d2)厚。
形成第2半导体层16的第2GaN类半导体例如为无掺杂的GaN(氮化镓)。第2半导体层16的膜厚(d2)例如为3nm以上且300nm以下。
形成第3半导体层18的第3GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第3半导体层18的膜厚(d3)例如为5nm以上且30nm以下。
在第2半导体层16与第3半导体层18的界面形成异质结。在该界面形成二维电子气(2DEG)而成为晶体管100的载流子。即，第2半导体层16作为HEMT的动作层(载流子层)而发挥功能，第3半导体层18作为HEMT的阻挡层(电子供给层)而发挥功能。
形成第4半导体层20的第4GaN类半导体例如为无掺杂的GaN(氮化镓)。第4半导体层20的膜厚(d4)例如为3nm以上且50nm以下。
形成第5半导体层22的第5GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第5GaN类半导体例如为n型半导体。第5GaN类半导体例如含有Si(硅)或者Ge(锗)等的n型杂质。第5半导体层22的膜厚(d5)例如为3nm以上且30nm以下。
在第4半导体层20与第5半导体层22的界面形成异质结。在该界面形成二维电子气(2DEG)而成为晶体管100的载流子。即，第4半导体层20作为HEMT的动作层(载流子层)而发挥功能，第5半导体层22作为HEMT的阻挡层(电子供给层)而发挥功能。
晶体管100具备一端位于第5半导体层22、另一端位于第3半导体层18的沟槽24。沟槽24例如以从第5半导体层22表面通过RIE(Reactive Ion Etching，反应离子刻蚀)法贯通第4半导体层20而到达第3半导体层18的方式形成。
并且，在沟槽24的内壁上设置栅极绝缘膜26。栅极绝缘膜26覆盖沟槽24的侧壁。栅极绝缘膜26在沟槽24的内壁的第3半导体层18、第4半导体层20、第5半导体层22上连续地设置。栅极绝缘膜26例如为硅氧化膜。除了硅氧化膜以外，还能够使用硅氮化膜、氮氧化硅膜、铝氧化膜等其他材料。栅极绝缘膜26的膜厚例如为10nm以上且100nm以下。
在栅极绝缘膜26上形成有栅极电极28。栅极电极28埋入在沟槽24内。栅极电极28隔着栅极绝缘膜26设置在第3半导体层18、第4半导体层20、以及第5半导体层22之间。栅极电极28例如为掺杂有B(硼)的p型多晶硅，或者掺杂有P(磷)的n型多晶硅。对于栅极电极30，除了多晶硅以外，还能够采用金属硅化物、金属等。
并且，在第5半导体层22上形成源极电极30和漏极电极32。漏极电极32相对于源极电极30形成于栅极电极28的相反侧。
源极电极30和漏极电极32例如为金属电极，金属电极例如为以铝(Al)为主成分的电极。源极电极30及漏极电极32与第5半导体层22之间优选为欧姆接触。源极电极30与漏极电极32之间的距离例如为10μm左右。
图2是表示本实施方式的半导体装置的阈值电压的上升效果的图。图2表示由作为阈值控制层的第1半导体层14带来的晶体管100的阈值电压的上升效果。是在由GaN的动作层和AlGaN的阻挡层构成的HEMT中，在GaN的动作层之下如本实施方式那样有AlGaN的阈值控制层的情况和没有的情况(比较形态)下对晶体管的阈值电压进行测定而得到的结果。以阈值控制层上的动作层(相当于第2半导体层16)的膜厚(d2)为参数。
从图2可知，通过设置阈值控制层，阈值电压上升。认为这是因为通过阈值控制层而动作层的电势被抬高，由此动作层与阻挡层的界面的异质结中的二维电子气密度降低。
并且，阈值电压依赖于动作层(相当于第2半导体层16)的膜厚(d2)，若膜厚(d2)超过100nm，则阈值电压的上升效果变小。因此，第2半导体层16的膜厚(d2)优选为100nm以下，更优选为50nm以下。
图3是本实施方式的半导体装置的作用以及效果的说明图。如上所述，通过在第2半导体层16的下方将带隙比第2半导体层16大的第1半导体层14作为阈值控制层来设置，能够使常关断型晶体管的阈值电压上升。认为这是因为如上述那样第2半导体层16与第3半导体层18的界面处的二维电子气(图3中，用第一2DEG区域标记)的密度降低，载流子密度降低。
因此，假设将该第一2DEG区域作为源极电极－栅极电极间、以及栅极电极－漏极电极间的存取区域来利用的情况下，存在由于载流子密度低而晶体管的导通电阻增大，导通电流减小的问题。
本实施方式的晶体管100中，在第4半导体层20与第5半导体层22的界面也设置产生二维电子气的第二2DEG区域。第二2DEG区域与第一2DEG区域相比更远离第1半导体层14。因此，由第1半导体层14带来的电势的抬高效果的影响小。因此，二维电子气的密度不会降低，确保高载流子密度。
图3中用箭头表示晶体管100导通时的电流路径。由箭头所示，在源极电极－栅极电极间、以及栅极电极－漏极电极间的存取区域中，电流流过载流子密度高的第二2DEG区域。因此，导通电阻变低，导通电流变大。
另一方面，栅极电极正下方的沟道区域为由第1半导体层14带来的电势的抬高效果显著的第一2DEG区域。因此，能够将晶体管100的阈值电压确保得高。
图4是表示HEMT的阻挡层的组分及膜厚与二维电子气密度的关系的图。使动作层为GaN、阻挡层为氮化铝镓(AlXGa1－XN(0＜X＜1))。横轴为阻挡层的膜厚，纵轴为异质结的二维电子气密度。使氮化铝镓的Al组分在X＝0.05～X＝0.35的范围内变化。
从图4可知，Al(铝)的比例越高、膜厚越厚，则二维电子气密度越高。因此，从使第二2DEG区域的二维电子气密度比第一2DEG区域的二维电子气密度更高的观点来看，优选的是第5半导体层22的Al的比例大于第3半导体层20的Al的比例。因此，优选的是表示Al的比例的上述X3、X5满足X5＞X3的关系。
此外，从与第2半导体层16的栅格匹配的观点来看，第1半导体层14的Al的比例优选的是较低。因此，优选的是上述X1、X3、X5满足X5＞X3≥X1的关系。
此外，优选的是第5半导体层22含有n型杂质，例如Si(硅)。通过第5半导体层22含有n型杂质，第5半导体层22中的电子浓度上升。因此，向第二2DEG区域的电子的供给量增加，第二2DEG区域的二维电子气密度变得更高。因此，晶体管100的导通电阻进一步减小。
并且，作为阈值控制层的第1半导体层14的膜厚(d1)优选的是0.5μm以上且3μm以下，更优选的是1μm以上。若低于上述范围，则有可能不能充分得到提高电势的效果。此外，若超过上述范围，则制造时的生产性有可能降低。
并且，作为动作层的第2半导体层16的膜厚(d2)优选的是3nm以上且300nm以下，更优选的是100nm以下，进一步优选的是50nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若超过上述范围，则有可能不能充分得到抬高电势的效果。
并且，作为阻挡层的第3半导体层18的膜厚(d3)优选的是3nm以上且30nm以下，更优选的是5nm以上且10nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若低于上述范围，则在形成沟槽24时难以控制为使沟槽24的底部位于第3半导体层18内。此外，若超过上述范围，则电子流到沟槽24的侧壁部时的电阻变大，晶体管100的导通电阻有可能增大。
并且，作为动作层的第4半导体层20的膜厚(d4)优选的是3nm以上且50nm以下，更优选的是5nm以上且20nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若超过上述范围，则电子流到沟槽24的侧壁部时的电阻变大，晶体管100的导通电阻有可能增大。
并且，作为阻挡层的第5半导体层22的膜厚(d5)优选的是3nm以上且30nm以下，更优选的是5nm以上且10nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若低于上述范围，则第二2DEG区域的电子密度有可能降低。此外，若超过上述范围，则膜厚变得过厚，生产性有可能降低。
如以上那样，根据本实施方式的晶体管100，与阈值控制层一起设置两个异质结而形成两个2DEG区域。由此，能够兼顾沟道区域的阈值电压上升和存取区域的低电阻化。因此，能够实现阈值电压高且导通电流高的常关断型晶体管。
(第2实施方式)
本实施方式的半导体装置除了在第3半导体层与第4半导体层之间设置氮化铝(AlN)层以外，与第1实施方式相同。因此，关于与第1实施方式重复的内容省略记述。
图5是表示本实施方式的半导体装置的结构的示意截面图。本实施方式的半导体装置是使用GaN类半导体的横向晶体管。
如图5所示，晶体管200在第3半导体层18与第4半导体层20之间设有氮化铝(AlN)层40。沟槽24的底部位于第3半导体层18内。AlN相对于含有Ga的AlGaN及GaN，能够使形成沟槽24时的蚀刻速率缓慢。换言之，AlN相对于AlGaN及GaN，容易得到高的蚀刻选择比。
因此，本实施方式的半导体装置在形成沟槽24的蚀刻时，能够在AlN层40停止蚀刻。并且，其后对第3半导体层18进行蚀刻。因此，提高形成沟槽24时的沟槽深度的控制性。因此，沟槽24下部的第3半导体层18的膜厚控制性也得到提高。因此，阈值电压的控制性也得到提高。此外，能够使第3半导体层18的膜厚(d3)变薄，能够减小晶体管200的导通电阻。
AlN层40的膜厚优选的是1nm以上且10nm以下，更优选的是5nm以上且8nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，在形成沟槽24时停止器(stopper)性上有可能出现问题。此外，若超过上述范围，则电子流到沟槽24的侧壁部时的电阻变大，晶体管200的导通电阻有可能增大。
(第3实施方式)
本实施方式的半导体装置具备：第1GaN类半导体的第1半导体层；第2GaN类半导体的第2半导体层，设置在第1半导体层的上方，带隙比第1GaN类半导体小；第3GaN类半导体的第3半导体层，设置在第2半导体层的上方，带隙第2GaN类半导体大；第4GaN类半导体的第4半导体层，设置在第3半导体层的上方，带隙比第3GaN类半导体小；第5GaN类半导体的第5半导体层，设置在第4半导体层的上方，带隙比第4GaN类半导体大；AlN层，设置在第3半导体层与第4半导体层之间；栅极绝缘膜，设置在AlN层、第4半导体层、以及第5半导体层上；栅极电极，隔着栅极绝缘膜设置在AlN层、第4半导体层、以及第5半导体层之间；源极电极，设置在第5半导体层上；以及漏极电极，在第5半导体层上，相对于源极电极设置在栅极电极的相反侧。
除了在第3半导体层与第4半导体层之间设置氮化铝(AlN)层、沟槽的底部位于氮化铝(AlN)层内以外，与第1实施方式相同。因此，关于与第1实施方式重复的内容省略记述。
图6是表示本实施方式的半导体装置的结构的示意截面图。本实施方式的半导体装置是使用GaN类半导体的横向晶体管。
如图6所示，晶体管250在第3半导体层18与第4半导体层20之间设有氮化铝(AlN)层40。沟槽24的底部位于氮化铝(AlN)层40内。栅极绝缘膜26设置在AlN层40、第4半导体层20、以及第5半导体层22上。栅极电极28隔着栅极绝缘膜设置在AlN层40、第4半导体层20、以及第5半导体层22之间。
在第2半导体层16与第3半导体层18的界面形成异质结。在该界面形成二维电子气(2DEG)而成为晶体管250的载流子。即，第2半导体层16作为HEMT的动作层(载流子层)而发挥功能，第3半导体层18作为HEMT的阻挡层(电子供给层)而发挥功能。
AlN相对于含有Ga的AlGaN及GaN，能够使形成沟槽24时的蚀刻速率缓慢。换言之，AlN相对于AlGaN及GaN，容易得到高的蚀刻选择比。
因此，本实施方式的半导体装置在形成沟槽24的蚀刻时能够在AlN层40停止蚀刻。因此，形成沟槽24时的沟槽深度的控制性提高。因此，阈值电压的控制性也提高。此外，能够使第3半导体层18的膜厚(d3)的膜厚变薄，能够实现晶体管250的导通电阻的减小。
从减小AlN层40与第3半导体层18的异质界面对晶体管250的动作的影响的观点来看，优选的是沟槽24的底部的AlN层40的膜厚薄。沟槽24的底部的AlN层40的膜厚优选的是0.5nm以上且2nm以下。
从确保晶体管250的阈值电压的控制性的观点来看，第3半导体层18的膜厚(d3)优选的是例如5nm以上且10nm以下。
(第4实施方式)
本实施方式的半导体装置具备：第1GaN类半导体的第1半导体层；第2GaN类半导体的第2半导体层，设置在第1半导体层的上方，带隙比第1GaN类半导体小；第3GaN类半导体的第3半导体层，设置在第2半导体层的上方，带隙比第2GaN类半导体大；第4GaN类半导体的第4半导体层，设置在第3半导体层的上方，带隙比第3GaN类半导体小；第5GaN类半导体的第5半导体层，设置在第4半导体层的上方，带隙比第4GaN类半导体大；AlN层，设置在第2半导体层与第3半导体层之间；栅极绝缘膜，设置在AlN层、第3半导体层、第4半导体层、以及第5半导体层上；栅极电极，隔着栅极绝缘膜设置在AlN层、第3半导体层、第4半导体层、以及第5半导体层之间；源极电极，设置在第5半导体层上；漏极电极，在第5半导体层上，相对于源极电极设置在栅极电极的相反侧。
图7是表示本实施方式的半导体装置的结构的示意截面图。本实施方式的半导体装置是使用GaN类半导体的横向晶体管。
本实施方式的晶体管300具备基板10、形成在基板10上的缓冲层12、形成在缓冲层12上的第1半导体层14、形成在第1半导体层14上的第2半导体层16、形成在第2半导体层16上的第3半导体层18、形成在第3半导体层18上的第4半导体层20、形成在第4半导体层20上的第5半导体层22、设置在第2半导体层16与第3半导体层18之间的AlN层42。
基板10例如由硅(Si)构成。除了硅以外，例如也可以使用蓝宝石(Al2O3)、碳化硅(SiC)。
缓冲层12具备对基板10与第1半导体层14之间的栅格不匹配进行缓和的功能。缓冲层12例如由氮化铝镓(AlxGa1－xN(0＜X＜1))、氮化铝(AlN)等的多层构造形成。
第1半导体层14、第2半导体层16、第3半导体层18、第4半导体层20、第5半导体层22分别由第1GaN类半导体、第2GaN类半导体、第3GaN类半导体、第4GaN类半导体、第5GaN类半导体形成。并且，第2GaN类半导体的带隙比第1GaN类半导体的带隙小。此外，第3GaN类半导体的带隙比第2GaN类半导体的带隙大。此外，第4GaN类半导体的带隙比第3GaN类半导体的带隙小。此外，第5GaN类半导体的带隙比第4GaN类半导体的带隙大。
因此，晶体管300中，具备带隙较小的第2半导体层16和第4半导体层20被带隙较大的第1半导体层14、第3半导体层18、第5半导体层22夹持的层构造。另外，GaN类半导体的带隙的大小关系能够通过对GaN类半导体的组分进行分析来判别。
例如，第1GaN类半导体具备用AlX1InY1Ga1－(X1+Y1)N(0≤X1≤1、0≤Y1≤1、0≤X1+Y1＜1)表示的组分，第2GaN类半导体具备用AlX2InY2Ga1－(X2+Y2)N(0≤X2≤1、0≤Y2≤1、0≤X2+Y2＜1)表示的组分，第3GaN类半导体具备用AlX3InY3Ga1－(X3+Y3)N(0≤X3≤1、0≤Y3≤1、0≤X3+Y3＜1)表示的组分，第4GaN类半导体具备用AlX4InY4Ga1－(X4+Y4)N(0≤X4≤1、0≤Y4≤1、0≤X4+Y4＜1)表示的组分，第5GaN类半导体具备用AlX5InY5Ga1－(X5+Y5)N(0≤X5≤1、0≤Y5≤1、0≤X5+Y5＜1)表示的组分。
此外，第1半导体层14、第2半导体层16、第3半导体层18、第4半导体层20、第5半导体层22分别具有膜厚(d1)、膜厚(d2)、膜厚(d3)、膜厚(d4)、膜厚(d5)。
形成第1半导体层14的第1GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第1GaN类半导体以高耐压化为目的，可以包含C(碳)等的杂质。第1半导体层14的膜厚(d1)例如为0.5μm以上且3μm以下。
第1半导体层14作为抬高第2半导体16的电势而使晶体管300的阈值电压上升的阈值控制层而发挥功能。从使晶体管300的阈值电压上升的观点来看，优选的是第1半导体层14的膜厚(d1)比第2半导体层16的膜厚(d2)厚。
形成第2半导体层16的第2GaN类半导体例如为无掺杂的GaN(氮化镓)。第2半导体层16的膜厚(d2)例如为3nm以上且300nm以下。
在第2半导体层16与第3半导体层18之间设有氮化铝(AlN)层42。
在第2半导体层16与AlN层42的界面形成异质结。在该界面形成二维电子气(2DEG)而成为晶体管300的载流子。即，第2半导体层16作为HEMT的动作层(载流子层)而发挥功能，AlN层42作为HEMT的阻挡层(电子供给层)而发挥功能。但是，还可考虑在AlN层42薄的情况下，二维电子气(2DEG)不会充分形成的情况。
形成第3半导体层18的第3GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第3半导体层18的膜厚(d3)例如为5nm以上且30nm以下。
形成第4半导体层20的第4GaN类半导体例如为无掺杂的GaN(氮化镓)。第4半导体层20的膜厚(d4)例如为3nm以上且50nm以下。
形成第5半导体层22的第5GaN类半导体例如为无掺杂的AlGaN(氮化铝镓)。第5GaN类半导体例如为n型半导体。第5GaN类半导体例如包含Si(硅)或者Ge(锗)等的n型杂质。第5半导体层22的膜厚(d5)例如为3nm以上且30nm以下。
在第4半导体层20与第5半导体层22的界面形成异质结。在该界面形成二维电子气(2DEG)而成为晶体管100的载流子。即，第4半导体层20作为HEMT的动作层(载流子层)而发挥功能，第5半导体层22作为HEMT的阻挡层(电子供给层)而发挥功能。
晶体管300具备一端位于第5半导体层22、另一端与AlN层42相接的沟槽24。沟槽24例如以从第5半导体层22表面通过RIE(Reactive Ion Etching)法贯通第4半导体层20以及第3半导体层18并达到AlN层42的方式形成。
AlN相对于含有Ga的AlGaN及GaN，能够使形成沟槽24时的蚀刻速率缓慢。换言之，AlN相对于AlGaN及GaN，容易得到高的蚀刻选择比。
因此，本实施方式的半导体装置在形成沟槽24时能够在AlN层42停止蚀刻。因此，形成沟槽24时的深度控制性提高。
并且，在沟槽24的内壁上设置栅极绝缘膜26。栅极绝缘膜26在沟槽24的内壁的第3半导体层18、第4半导体层20、第5半导体层22上连续地设置。栅极绝缘膜26设置在AlN层42、第3半导体层18、第4半导体层20、以及第5半导体层22上。栅极绝缘膜26例如为硅氧化膜。除了硅氧化膜以外，还能够采用硅氮化膜、氮氧化硅膜、铝氧化膜等其他材料。栅极绝缘膜26的膜厚例如为10nm以上且100nm以下。
在栅极绝缘膜26上形成有栅极电极28。栅极电极28埋入到沟槽24内。栅极电极28隔着栅极绝缘膜26而设置在AlN层42、第3半导体层18、第4半导体层20、以及第5半导体层22之间。栅极电极28例如为掺杂有B(硼)的p型多晶硅，或者掺杂有P(磷)的n型多晶硅。对于栅极电极30，除了多晶硅以外，还能够使用金属硅化物、金属等。
并且，在第5半导体层22上形成源极电极30和漏极电极32。漏极电极32相对于源极电极30形成在栅极电极28的相反侧。
源极电极30和漏极电极32例如为金属电极，金属电极例如为以铝(Al)为主成分的电极。源极电极30以及漏极电极32与第5半导体层22之间优选的是欧姆接触。源极电极30与漏极电极32的距离例如为10μm左右。
本实施方式的晶体管300中，沟槽24正下方的AlN层42与第2半导体层16的界面附近成为沟道区域。沟道区域中的载流子是在AlN层42与第2半导体层16的界面的异质结发生的二维电子气，或者在AlN层42与第2半导体层16的界面通过栅极电压的施加而积蓄的电子。在载流子为所积蓄的电子的情况下，晶体管300的沟道区域不是作为HEMT，而是作为MISFET(Metal Insulator Field Effect Transistor，金属绝缘体场效应晶体管)进行动作。
在哪个情况下都与第1实施方式同样，在第2半导体层16的下方设置第1半导体层14作为阈值控制层，由此沟道区域的电势抬高，电子的密度下降。因此，能够使常关断型晶体管的阈值电压上升。
并且，本实施方式的晶体管300中，与第1实施方式同样，在第4半导体层20与第5半导体层22的界面设置产生二维电子气的存取区域。该区域与沟道区域相比更远离第1半导体层14。因此，由第1半导体层14带来的电势的抬高效果的影响小。因此，二维电子气的密度不会降低，确保高载流子密度。
与第1实施方式同样，从使存取区域的二维电子气密度更高的观点来看，优选的是第5半导体层22的Al的比例大于第3半导体层20的Al的比例。因此，优选的是表示Al的比例的上述X3、X5满足X5＞X3的关系。
此外，从第1半导体层14与第2半导体层16的栅格匹配的观点出发，优选的是第1半导体层14的Al的比例较低。因此，优选的是上述X1、X3、X5满足X5＞X3≥X1的关系。
此外，优选的是第5半导体层22含有n型杂质，例如Si(硅)。通过第5半导体层22含有n型杂质，第5半导体层22中的电子浓度上升。因此，向存取区域的电子的供给量增加，存取区域的二维电子气密度变得更高。因此，晶体管300的导通电阻进一步减小。
并且，作为阈值控制层的第1半导体层14的膜厚(d1)优选的是0.5μm以上且3μm以下，更优选的是1μm以上。若低于上述范围，则有可能不能充分得到抬高电势的效果。此外，若超过上述范围，则制造时的生产性有可能降低。
并且，作为动作层的第2半导体层16的膜厚(d2)优选的是3nm以上且200nm以下，更优选的是100nm以下，进一步优选的是50nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若超过上述范围，则有可能不能充分得到抬高电势的效果。
并且，作为动作层的第4半导体层20的膜厚(d4)优选的是3nm以上且50nm以下，更优选的是5nm以上且20nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若超过上述范围，则电子流到沟槽24的侧壁部时的电阻变大，晶体管300的导通电阻有可能增大。
并且，作为阻挡层的第5半导体层22的膜厚(d5)优选的是3nm以上且30nm以下，更优选的是5nm以上且10nm以下。若低于上述范围，则有可能难以进行膜厚的控制。此外，若低于上述范围，则存取区域的电子密度有可能降低。此外，若超过上述范围，则生产性有可能降低。
从减小AlN层42与第2半导体层16的异质界面对晶体管300的动作的影响的观点来看，优选的是沟槽24的底部的AlN层42的膜厚薄。沟槽24的底部的AlN层42的膜厚优选的是0.5nm以上且2nm以下。
如以上那样，根据本实施方式的晶体管300，通过导入阈值控制层，并且将沟道区域和存取区域分离，能够兼顾沟道区域的阈值电压上升和存取区域的低电阻化。因此，能够实现阈值电压高且导通电流高的常关断型晶体管。此外，通过设置AlN层42，能够提高形成沟槽的控制性，实现具备稳定的特性的晶体管300。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书中记载的发明及其均等的范围中。

Claims (10)

1.一种半导体装置，具备：
第1GaN类半导体的第1半导体层；
第2GaN类半导体的第2半导体层，设置在所述第1半导体层的上方，带隙比所述第1GaN类半导体小；
第3GaN类半导体的第3半导体层，设置在所述第2半导体层的上方，带隙比所述第2GaN类半导体大；
第4GaN类半导体的第4半导体层，设置在所述第3半导体层的上方，带隙比所述第3GaN类半导体小；
第5GaN类半导体的第5半导体层，设置在所述第4半导体层的上方，带隙比所述第4GaN类半导体大；
栅极绝缘膜，设置在所述第3半导体层、所述第4半导体层、以及所述第5半导体层上；
栅极电极，设置在所述栅极绝缘膜上；
源极电极，设置在所述第5半导体层上；以及
漏极电极，在所述第5半导体层上，相对于所述栅极电极，设置在与所述源极电极相反的一侧，
所述第1GaN类半导体为AlX1InY1Ga1－(X1+Y1)N，其中，0≤X1≤1、0≤Y1≤1、0≤X1+Y1＜1；
所述第2GaN类半导体为AlX2InY2Ga1－(X2+Y2)N，其中，0≤X2≤1、0≤Y2≤1、0≤X2+Y2＜1；
所述第3GaN类半导体为AlX3InY3Ga1－(X3+Y3)N，其中，0≤X3≤1、0≤Y3≤1、0≤X3+Y3＜1；
所述第4GaN类半导体为AlX4InY4Ga1－(X4+Y4)N，其中，0≤X4≤1、0≤Y4≤1、0≤X4+Y4＜1；
所述第5GaN类半导体为AlX5InY5Ga1－(X5+Y5)N，其中0≤X5≤1、0≤Y5≤1、0≤X5+Y5＜1，
所述X1、X3、X5满足X5＞X3≥X1的关系，
所述第1半导体层的膜厚是0.5μm以上，
所述第2半导体层的膜厚是300nm以下。
2.如权利要求1所述的半导体装置，其特征在于，
所述第2半导体层的膜厚为100nm以下。
3.如权利要求1所述的半导体装置，其特征在于，
所述第3半导体层的膜厚为5nm以上且30nm以下。
4.如权利要求1所述的半导体装置，其特征在于，
所述第5半导体层为n型半导体。
5.如权利要求1所述的半导体装置，其特征在于，
还具备设置在所述第3半导体层与所述第4半导体层之间的AlN层。
6.一种半导体装置，其特征在于，具备：
第1GaN类半导体的第1半导体层；
第2GaN类半导体的第2半导体层，设置在所述第1半导体层的上方，带隙比所述第1GaN类半导体小；
第3GaN类半导体的第3半导体层，设置在所述第2半导体层的上方，带隙比所述第2GaN类半导体大；
第4GaN类半导体的第4半导体层，设置在所述第3半导体层的上方，带隙比所述第3GaN类半导体小；
第5GaN类半导体的第5半导体层，设置在所述第4半导体层的上方，带隙比所述第4GaN类半导体大；
AlN层，设置在所述第2半导体层与所述第3半导体层之间；
栅极绝缘膜，设置在所述AlN层、所述第3半导体层、所述第4半导体层、以及所述第5半导体层上；
栅极电极，设置在所述栅极绝缘膜上；
源极电极，设置在所述第5半导体层上；以及
漏极电极，在所述第5半导体层上，相对于所述栅极电极，设置在与所述源极电极相反的一侧，
所述第1GaN类半导体为AlX1InY1Ga1－(X1+Y1)N，其中，0≤X1≤1、0≤Y1≤1、0≤X1+Y1＜1；
所述第2GaN类半导体为AlX2InY2Ga1－(X2+Y2)N，其中，0≤X2≤1、0≤Y2≤1、0≤X2+Y2＜1；
所述第3GaN类半导体为AlX3InY3Ga1－(X3+Y3)N，其中，0≤X3≤1、0≤Y3≤1、0≤X3+Y3＜1；
所述第4GaN类半导体为AlX4InY4Ga1－(X4+Y4)N，其中，0≤X4≤1、0≤Y4≤1、0≤X4+Y4＜1；
所述第5GaN类半导体为AlX5InY5Ga1－(X5+Y5)N，其中0≤X5≤1、0≤Y5≤1、0≤X5+Y5＜1，
所述X1、X3、X5满足X5＞X3≥X1的关系，
所述第1半导体层的膜厚是0.5μm以上，
所述第2半导体层的膜厚是300nm以下。
7.如权利要求6所述的半导体装置，其特征在于，
所述第2半导体层的膜厚为100nm以下。
8.如权利要求6所述的半导体装置，其特征在于，
所述第5半导体层为n型半导体。
9.如权利要求6所述的半导体装置，其特征在于，
所述AlN层的膜厚为1nm以上且10nm以下。
10.一种半导体装置，其特征在于，具备：
第1GaN类半导体的第1半导体层；
第2GaN类半导体的第2半导体层，设置在所述第1半导体层的上方，带隙比所述第1GaN类半导体小；
第3GaN类半导体的第3半导体层，设置在所述第2半导体层的上方，带隙比所述第2GaN类半导体大；
第4GaN类半导体的第4半导体层，设置在所述第3半导体层的上方，带隙比所述第3GaN类半导体小；
第5GaN类半导体的第5半导体层，设置在所述第4半导体层的上方，带隙比所述第4GaN类半导体大；
AlN层，设置在所述第3半导体层与所述第4半导体层之间；
栅极绝缘膜，设置在所述AlN层、所述第4半导体层、以及所述第5半导体层上；
栅极电极，设置在所述栅极绝缘膜上；
源极电极，设置在所述第5半导体层上；以及
漏极电极，在所述第5半导体层上，相对于所述栅极电极，设置在与所述源极电极相反的一侧，
所述第1GaN类半导体为AlX1InY1Ga1－(X1+Y1)N，其中，0≤X1≤1、0≤Y1≤1、0≤X1+Y1＜1；
所述第2GaN类半导体为AlX2InY2Ga1－(X2+Y2)N，其中，0≤X2≤1、0≤Y2≤1、0≤X2+Y2＜1；
所述第3GaN类半导体为AlX3InY3Ga1－(X3+Y3)N，其中，0≤X3≤1、0≤Y3≤1、0≤X3+Y3＜1；
所述第4GaN类半导体为AlX4InY4Ga1－(X4+Y4)N，其中，0≤X4≤1、0≤Y4≤1、0≤X4+Y4＜1；
所述第5GaN类半导体为AlX5InY5Ga1－(X5+Y5)N，其中0≤X5≤1、0≤Y5≤1、0≤X5+Y5＜1，
所述X1、X3、X5满足X5＞X3≥X1的关系，
所述第1半导体层的膜厚是0.5μm以上，
所述第2半导体层的膜厚是300nm以下。
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