CN104244579A - 封装基板及其制造方法 - Google Patents

封装基板及其制造方法 Download PDF

Info

Publication number
CN104244579A
CN104244579A CN201310692498.8A CN201310692498A CN104244579A CN 104244579 A CN104244579 A CN 104244579A CN 201310692498 A CN201310692498 A CN 201310692498A CN 104244579 A CN104244579 A CN 104244579A
Authority
CN
China
Prior art keywords
trace
ridge
packaging
base plate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310692498.8A
Other languages
English (en)
Inventor
徐铉哲
金锺熏
柳在雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104244579A publication Critical patent/CN104244579A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09045—Locally raised area or protrusion of insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09336—Signal conductors in same plane as power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明提供一种封装基板。所述封装基板包括：核心层，具有限定沟槽部和在沟槽部之间的脊状部的第一表面；至少一个第一迹线，在每个沟槽部的底表面上；以及第二迹线，在脊状部的各个顶表面上。本发明也提供了相关的方法。

Description

封装基板及其制造方法
相关申请的交叉引用
本申请要求2013年6月11日向韩国知识产权局提交的申请号为10-2013-0066494的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及电子设备封装体，更具体地，涉及封装基板及其制造方法。
背景技术
在电子系统中利用的电子设备可以包括各种电子电路元件，并且电子电路元件可以被集成在半导体基板内和/或在半导体基板上，以构成电子设备（此外，被称作为半导体芯片或半导体小片（dice））。每个半导体芯片可以被安装在封装基板上，并且可以被封装以形成半导体芯片封装体。封装基板可以具有包括电源线和信号线的互连线，其中电源线将电源供应至半导体芯片，而信号线传送数据信号。互连线可以被设置在包括电介质层的核心层内和/或在核心层上。封装基板可以是印刷电路板（PCB）。
发明内容
各种实施例涉及封装基板及其制造方法。
根据一些实施例，一种封装基板包括：核心层，具有限定沟槽部和在沟槽部之间的脊状部（ridge portion）的第一表面；至少一个第一迹线（trace），在每个沟槽部的底表面上；以及第二迹线，在脊状部的各个顶表面上。
根据另一个的实施例，一种封装基板包括：核心层，具有限定沟槽部和在沟槽部之间的脊状部的表面；迹线，被设置在脊状部的顶表面上、沟槽部的底表面上，或者脊状部的侧壁上；以及保护层，填充沟槽部并且覆盖迹线和脊状部。
根据另一个实施例，一种电子系统包括存储器和经由总线与存储器耦接的控制器。存储器或控制器可以包括封装基板和安装在封装基板上的芯片，封装基板包括：核心层，具有限定沟槽部和在沟槽部之间的脊状部的表面；迹线，被设置在脊状部的顶表面上、沟槽部的底表面上，或者脊状部的侧壁上；以及保护层，填充沟槽部并且覆盖迹线和脊状部。
在另一个实施例中，一种存储卡包括存储器和存储器控制器，存储器控制器控制存储器的操作。存储器可以包括封装基板和安装在封装基板上的芯片，封装基板包括：核心层，具有限定沟槽部和在沟槽部之间的脊状部的表面；迹线，被设置在脊状部的顶表面上、沟槽部的底表面上，或者脊状部的侧壁上；以及保护层，填充沟槽部并且覆盖迹线和脊状部。
根据另一个实施例，一种制造封装基板的方法包括以下步骤：在核心层中形成脊状部和沟槽部；以及在包括脊状部和沟槽部的核心层上形成迹线。
附图说明
根据附图和所附详细描述，本发明构思的实施例将变得更加显而易见，其中：
图1是说明根据一些实施例的封装基板和安装在其上的芯片的一个示例实施例的立体图；
图2是说明根据一些实施例的封装基板的互连迹线的平面图；
图3是说明根据一些实施例的封装基板的截面图；
图4是说明根据一些实施例的封装基板的核心层的截面图；
图5是说明根据一些实施例的封装基板的互连迹线的立体图；
图6是说明根据一个比较性实例的封装基板的互连迹线的立体图；
图7至图10是说明根据一些实施例的封装基板的制造方法的截面图；
图11至图13是说明根据一些实施例的封装基板的截面图；
图14是说明包括根据本发明构思的一个实施例的半导体芯片封装体的电子系统的一个实例的框图；以及
图15是说明包括根据本发明构思的一个实施例的半导体芯片封装体的电子系统的一个实例的框图。
具体实施方式
要理解的是，尽管在本文中可以利用术语第一、第二、第三等来描述各种元件，但是这些元件不应当局限于这些术语。这些术语仅用于区分一个元件与另一个元件。因而，在不脱离本发明教示的情况下，在一些实施例中的第一元件也可以被称为第二元件。
也要理解的是，当一个元件被提及在另一个元件“之上（on）”、“上方（above）”、“之下（below）”或“下方（under）”时，这个元件可以直接在另一个元件“之上”、“上方”、“之下”或“下方”，或者也可以存在中间元件。因此，本文利用的诸如“之上”、“上方”、“之下”或“下方”的术语仅用于描述特定实施例的目的，并非意图限制本发明的构思。
要理解的是，当一个元件被提及与另一个元件“连接”或者“耦接”时，这个元件可以与另一元件直接连接或者耦接，或者可以存在中间元件。相反，当一个元件被提及与另一个元件“直接连接”或者“直接耦接”时，在这个元件和另一个元件之间不存在中间元件。用于描述元件或层之间的关系的其他词语应当以相同的方式来解释（例如，“在…之间”和“直接在…之间”，“与…相邻”和“直接与…相邻”，“在…上”和“直接在…上”）。
安装在当前的封装基板上的半导体芯片的数目不断增加，每个半导体芯片封装体的尺寸越来越小。另外，用于将半导体芯片与封装基板连接的接触焊盘数目不断地增加，并且构成互连线的迹线的数目也不断地增加。因而，迹线已被缩小以减小其间距尺寸（pitch size）。即，由于导电迹线的收缩，所以难以在导电迹线之间获得足够的空间。导电迹线可以包括诸如铜材料的金属材料。如果导电迹线由铜材料形成，并且导电迹线之间的空间减小，则因为铜迁移（copper migration）现象，在导电迹线之间会发生电气短路（electrical shortage）。导电迹线之间的电气短路会降低封装基板的可靠性特性。另外，如果导电迹线的宽度减小，则用作电源线的导电迹线的截面积也会减小，这会降低封装基板、或者安装在封装基板上的半导体芯片的电学特性。
参见图1，半导体封装体可以包括封装基板10和安装在封装基板10上的芯片20。芯片20可以是形成有集成电路的半导体芯片。例如，芯片20可以是存储器芯片，诸如动态随机存取存储器（DRAM）芯片、静态随机存取存储器（SRAM）芯片、快闪存储器芯片、磁性随机存取存储器（MRAM）芯片、阻变随机存取存储器（ReRAM）芯片、铁电随机存取存储器（FeRAM）芯片、或者相变随机存取存储器（PCRAM）芯片。可替选地，芯片20可以是非存储器芯片，诸如包括逻辑电路的逻辑芯片。芯片20可以被解释为半导体裸片（die）、或者形成有集成电路的半导体基板。
封装基板10可以包括构成互连迹线的互连线12，互连迹线用于芯片20的控制操作。互连线12、即互连迹线，可以包括将电源供应至芯片20的电源线和传送数据信号的信号线。互连迹线12可以将芯片20与封装基板10电连接。芯片20可以经由凸块（bump）或接合导线（bonding wire）与互连迹线12电连接。封装基板10可以是印刷电路板（PCB）。在一些实施例中，封装基板10可以是嵌入式基板（embedded substrate）或柔性基板（flexible substrate）。
参见图2，互连迹线200可以在核心层100上平行设置以构成互连电路。互连迹线200可以包括第一迹线210和第二迹线230。第一迹线210可以用作信号线，数据信号DQ0、DQ1、DQ2…和DQn在芯片20和封装基板10之间经由信号线传送。第二迹线230可以用作电源线，电源电压VDD和接地电压VSS经由电源线供应至芯片20。
图3是沿着图2中A-A’线截取的截面图，而图4是图3中所示的核心层100的截面图。参见图3和图4，封装基板10的核心层100可以是板形电介质层，并且核心层100可以用作封装基板10的本体。核心层100的表面101和103可以限定沟槽部120和129以及脊状部110和119。沟槽部120和129可以对应于在平面图中延伸以具有线形的凹面区域，而脊状部110和119可以对应于在沟槽部120和129之间被相对地升高的突出部。脊状部110和119也可以在平面图中延伸以具有线形。另外，从平面图中，沟槽部120和129以及脊状部110和119可以被设置成沟槽部120和129以及脊状部110和119大体平行。
第一沟槽部120和第一脊状部110可以被设置在第一表面101上，第一表面101可以是核心层100的前表面。第二沟槽部129和第二脊状部119可以被设置在第二表面103上，第二表面103可以是核心层100的与第一表面101相对的背表面。第二脊状部119可以被设置成当从平面视图观察图3时，第二脊状部119与第一沟槽部120重叠。第二沟槽部129可以被设置成当从平面视图观察图3时，第二沟槽部129与第一脊状部110重叠。因此，核心层100可以具有均匀的厚度。如果第一沟槽部120与第二沟槽部129重叠，则核心层100由于其不均匀的厚度而会容易被破坏或破裂。第一迹线210的一个可以被设置在第一沟槽部120的底表面上，而第二迹线230可以被设置在第一脊状部110的顶表面111上。如上所述，第一迹线210可以是信号线，而第二迹线230可以是电源线。每个第一迹线210和第二迹线230可以包括诸如铜层的导电层。第一迹线210可以被设置成第一迹线210不完全地覆盖第一沟槽部120的底表面121。即，每个第一迹线210可以被设置成使得底表面121的一部分暴露出，使得部分的底表面121不被第一迹线210覆盖。
第二迹线230可以完全地覆盖第一脊状部110的顶表面111，并且可以延伸以覆盖第一脊状部110的至少部分侧壁113。在一个实施例中，第二迹线230可以延伸以完全地覆盖第一脊状部110的一个或更多个侧壁113。具体地，每个第二迹线230可以延伸以覆盖任何一个第一脊状部110的至少一个侧壁113。另外，第二迹线230可以延伸至第一沟槽部120的底表面121上。在另一个实施例中，第二迹线230延伸至脊状部110、119的相对的侧壁（即，两个侧壁）上。因而，当第二迹线230被设置成与第一迹线210间隔开距离D1时，因为第二迹线可以延伸至第一脊状部110的至少一个侧壁113和顶表面111上，所以第二迹线230的线宽W可以被最大化。在这种情况下，第二迹线230的线宽W可以大于第一迹线210的线宽。尽管本实施例结合第二迹线230覆盖第一脊状部110的侧壁113的实例来进行描述，但本发明构思不限制于此。例如，在一些实施例中，第二迹线230可以被设置成仅覆盖第一脊状部110的顶表面111，而第一迹线210可以完全地覆盖第一沟槽部120的底表面121并且可以延伸至第一脊状部的侧壁113上。即，在一个实施例中，第一迹线210可以覆盖第一脊状部110的至少部分的侧壁113。在这种情况下，第一迹线210的宽度可以大于第二迹线230的宽度。因而，在一些实施例中，第一迹线210可以用作电源线，而第二迹线230可以用作信号线。
第二底迹线219可以被设置在第二脊状部119的顶表面118上。另外，第一底迹线239可以被设置在第二沟槽部129的底表面128上。第二底迹线219的宽度可以小于第一底迹线239的宽度。因而，第二底迹线219可以用作信号线，而第一底迹线239可以用作电源线，诸如电源电压线和接地电压线。第一底迹线239可以位于与第二底迹线219不同的水平，而第一底迹线239可以与第二底迹线219间隔开有效距离D2。即使第一底迹线239和第二底迹线219发生铜迁移现象，在相邻的底迹线239和219之间的电气短路的可能性也会显著地降低，改善了封装基板10的可靠性。
再次参见图3，封装基板10还可以包括覆盖迹线210、230、219和239、脊状部110和119、以及核心层100的保护层300。保护层300也可以填充沟槽部120和129。保护层300可以包括电介质层，将迹线210、230、219和239彼此电气绝缘和物理隔离。例如，保护层300可以包括阻焊层（solder resist layer）。用作信号线的每个第一迹线210可以被设置在用作电源线的相邻的第二迹线230对之间。每个第二底迹线219可以被设置在相邻的第一底迹线239对之间。结果，由于被设置在两个相邻的信号线之间的电源线的存在，所以可以抑制两个相邻的信号线之间的干扰现象。
参见图5，根据一些实施例的封装基板10的第一迹线210可以被设置在沟槽部120中，而根据一些实施例的封装基板10的第二迹线230可以被设置成覆盖脊状部110，如参见图3所述。即，用作信号线的第一迹线210可以被设置在沟槽部120的底表面上，而用作电源线（即，电源电压线或接地电压线）的每个第二迹线230可以被设置在脊状部110的顶表面111和侧壁113上。相反，当如图6中所示，平坦核心层105用于封装基板中时，用作信号线的第三迹线215和用作电源线的第四迹线235可以被设置在核心层105的平坦表面上。因而，当从平面视图观察时，尽管图5中所示的第一迹线210和第二迹线230的间距P等于图6中所示的第三迹线215和第四迹线235的间距P，第一迹线210和第二迹线230之间的距离D1可以大于第三迹线215和第四迹线235之间的距离D3，尽管第二迹线230的有效宽度W1等于第四迹线235的宽度W2。间距P表示相邻的迹线对的中心点之间的距离。
如果第二迹线230用作电源线，则第二迹线230可以具有比每个第一迹线210更大的截面积。在图6中所示的比较性实例中，为了增加每个第四迹线235的截面积，而不增加第四迹线235的厚度和间距，应当增加第四迹线235的宽度。然而，在这种情况下，第三迹线215和第四迹线235之间的距离D3会减小。当第三迹线215和第四迹线235由诸如铜材料的金属形成时，由于第三迹线215和第四迹线235之间的金属迁移现象，距离D3的减小会增加第三迹线215和第四迹线235之间的电气短路的可能性。相反，即使图5中所示的第二迹线230的宽度增加，第一迹线210和第二迹线230之间减小的距离D1仍足以防止第一迹线210和第二迹线230之间的电气短路。这是因为第一迹线210和第二迹线230之间的原始距离D1大于第三迹线215和第四迹线235之间的原始距离D3。
如上所述，由于脊状部110和沟槽部120的存在引起的台阶差（step difference），所以图5中所示的第二迹线230（用作电源线）可以被设计成具有比图6中所示的第四迹线235更宽的宽度。在这种情况下，如果第二迹线230用作电源电压线，而面对第二迹线230的第一底迹线239用作接地电压线，则第二迹线230和第一底迹线239之间的耦合电容值将会增加。结果，可以容易地过滤电源电压和接地电压中的噪声信号，以提供稳定的电源电压和稳定的接地电压。
在下文中，将参照图7至图10来描述一种根据一些实施例的封装基板的制造方法。
参见图7，可以提供核心层100。核心层100可以由具有绝缘属性的电介质材料形成。例如，核心层100可以由包括玻璃纤维材料和环氧树脂材料的电介质材料形成。可替选地，核心层100可以由预浸渍材料形成。诸如铜层的导电层201可以形成在核心层100上。导电层201可以利用层压技术（lamination technique）形成，并且核心层100和导电层201可以构成覆铜层压（copper clad laminate，CCL）型基板。
参见图8，压制工艺（press process），例如，模制工艺（molding process）可以利用模具框架（mold frame）400来执行，以在核心层100的表面上形成脊状部110和119以及沟槽部120和129（参见，例如图10）。模具框架400可以包括限定脊状部110和119以及沟槽部120和129的形状的上模具框架410和下模具框架430。压制工艺可以通过如下步骤来执行：将覆盖有导电层201的核心层100设置在上模具框架410和下模具框架430之间；利用模具框架410和430施加压力至导电层201和核心层100。结果，脊状部110和119以及沟槽部120和129可以形成在核心层100的表面上。由电介质层形成的核心层100可以具有半固化（semi-cured）的状态。因而，核心层100可以通过模制工艺来变形，以具有脊状部110和119以及沟槽部120和129，并且变形的核心层100可以利用加热工艺来固化，以产生具有固态的脊状部110和119以及沟槽部120和129。在模制工艺期间，导电层201也可以被变形成具有与变形的核心层100表面一致的轮廓。结果，核心层100和导电层201可以通过模制工艺来变形，以具有限定脊状部110和119以及沟槽部120和129的粗糙表面，如图9所示。
随后，模制的导电层201可以被图案化以形成图10中所示的迹线210、230、219和239。如参照图3所述，第一迹线210可以形成在第一沟槽部120的底表面上，第二迹线230可以被形成以覆盖第一脊状部110，第二底迹线219可以形成在第二脊状部119上，以及第一底迹线239可以形成在第二沟槽部129的底表面上。具体地，刻蚀掩模图案（未示出）可以形成在导电层（图9的201）上，并且可以利用刻蚀掩模图案来刻蚀导电层201以形成迹线210、230、219和239。可替选地，迹线210、230、219和239可以通过如下步骤来形成：在导电层201上形成电镀掩模图案（未示出）；在未被电镀掩模图案覆盖的导电层201上选择性地形成额外的导电层；去除电镀掩模图案；以及毯式刻蚀（blanket etching）包括额外导电层的导电层直到初始的导电层201被去除。电镀掩模图案可以具有与刻蚀掩模图案相反的图案。
在形成迹线210、230、219和239之后，保护层300可以被形成以覆盖迹线210、230、219和239以及核心层100（参见，例如图3）。保护层300可以由电介质层形成，例如阻焊层，并且迹线210、230、219和239可以通过保护层300而彼此绝缘。
在一些实施例中，脊状部110和119以及沟槽部120和129可以利用选择性刻蚀工艺而不利用模制工艺来形成。具体地，可以选择性地刻蚀核心层100的部分，以在核心层100中形成沟槽部120和129，如图4所示。沟槽部120和129可以包括被设置在其之间的脊状部110和119。导电层（诸如，导电层201）可以形成在包括脊状部110和119以及沟槽部120和129的核心层100的顶表面和底表面上，并且导电层201可以利用选择性刻蚀工艺或者选择性电镀工艺来图案化，以形成迹线210、230、219和239。
参见图11，根据一些实施例的封装基板的核心层100可以包括限定脊状部110和沟槽部120的不均匀表面，脊状部110和沟槽部120交替且重复地排列。迹线203（即，互连迹线）可以被设置在沟槽部120之间。迹线203可以形成在沟槽部120的底表面上。在一些实施例中，迹线203可以延伸以覆盖沟槽部的侧壁。即，在一些实施例中，迹线203不会延伸至脊状部110的顶表面上。结果，脊状部110的至少顶表面可以被迹线203暴露出。
每个脊状部110可以被设置在两个相邻的迹线203之间。因而，沿着相邻的迹线203之间的核心层100的表面的有效距离D4可以大于相邻的迹线203之间的直线距离。结果，即使迹线203由铜层形成并且发生铜迁移现象，也可以防止迹线203之间的电气短路。另外，即使迹线203的厚度增加，由于电迁移（electro-migration）而在迹线203之间发生电气短路的可能性仍可以被降低。迹线203厚度的增加可以降低迹线203的电阻。因此，如果迹线203用作电源线，则可以经由迹线203来传送稳定的电源电压。类似地，如果迹线203用作信号线，则可以经由迹线203稳定地传送数据信号，而没有数据信号的严重衰减。
参见图12，根据一些实施例的封装基板的核心层100也可以包括限定脊状部110和沟槽部120的不均匀表面，脊状部110和沟槽部120交替且重复地排列。每个脊状部110可以包括第一侧壁和与第一侧壁相对的第二侧壁。脊状部110的第一侧壁114可以用迹线205来覆盖。在一些实施例中，迹线205可以延伸至脊状部110的顶表面上和/或沟槽部120的底表面上。然而，迹线205不会延伸至脊状部110的与第一侧壁114相对的第二侧壁115上。即，脊状部110的第二侧壁115可以保持未被迹线205覆盖。每个第二侧壁115可以被设置在两个相邻的迹线205之间，两个相邻的迹线205彼此间隔开直线距离D5。因而，如果脊状部110的高度增加，则第二侧壁115的高度也增加，因而增加迹线205之间的有效距离而不增加核心层100的平面面积。
参见图13，根据一些实施例的封装基板的核心层100可以包括脊状部110对和沟槽部125，其中沟槽部125可以被设置在脊状部110对之间。用作电源线的第二迹线213可以被设置成覆盖各个脊状部110，而多个第一迹线211可以被设置在沟槽部125的底表面上。因而，在一个实施例中，可以刻蚀导电层201使得每个第二迹线213延伸以覆盖每个脊状部110的相对的侧壁。在另一个实施例中，可以刻蚀导电层201使得每个第二迹线213延伸以覆盖每个脊状部110的相对的侧壁中的一个。因而，沟槽部125的宽度可以大于每个单独的脊状部110的宽度。用作信号线的每个第一迹线211可以具有小于用作电源线的每个第二迹线213的宽度的宽度。因此，脊状部110可以被选择性地设置在各个第二迹线213之下，以增加第二迹线213的宽度。
参见图14，可以采用根据实施例的封装基板，以存储卡1800的形式来形成半导体芯片封装体。例如，存储卡1800可以包括诸如非易失性存储器件的存储器1810和存储器控制器1820。存储器1810和存储器控制器1820可以存储数据、或者读取存储的数据。
存储器1810可以包括应用本发明实施例的封装技术的非易失性存储器件之中的至少任何一种。存储器控制器1820可以控制存储器1810，使得响应于来自主机1830的读取/写入请求而读出存储的数据或者将数据存储。
参见图15，可以采用根据本文公开的实施例的封装基板，来形成可以应用于电子系统2710的半导体芯片封装体。电子系统2710可以包括：控制器2711、输入/输出单元2712以及存储器2713。控制器2711、输入/输出单元2712以及存储器2713可以经由总线2715而彼此耦接，总线2715提供数据移动的路径。
例如，控制器2711可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器、以及能够执行与这些部件相同功能的逻辑器件中的至少任何一种。控制器2711和存储器2713可以包括根据本发明的实施例的柔性层叠封装体中的至少任何一种。输入/输出单元2712可以包括选自小型键盘（keypad）、键盘（keyboard）、显示设备、触摸屏等中的至少一种。存储器2713是用于存储数据的器件。存储器2713可以存储数据和/或要通过控制器2711执行的命令等。
存储器2713可以包括诸如DRAM的易失性存储器件和/或诸如快闪存储器的非易失性存储器件。例如，快闪存储器可以被安装至诸如移动终端或台式计算机的信息处理系统。快闪存储器可以构成固态盘（SSD）。在这种情况下，电子系统2710可以将大量的数据稳定地存储在快闪存储系统中。
电子系统2710还可以包括接口2714，接口2714被配置成将数据传送至通信网络或者从通信网络中接收数据。接口2714可以是有线型或无线型。例如，接口2714可以包括天线、或者有线的或无线的收发器。
电子系统2710可以被实现为移动系统、个人计算机、工业计算机、或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理（PDA）、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型电脑、存储卡、数字音乐系统以及信息传送/接收系统中的任何一种。
在电子系统2710是一种能够执行无线通信的设备的情况下，电子系统2710可以用于诸如码分多址（code division multiple access，CDMA）、全球移动通信系统（globalsystem for mobile communication，GSM）、北美数字蜂窝（north American digitalcellular，NADC）、增强时分多址（enhanced-time division multiple access，E-TDMA）、宽带码分多址（wideband code division multiple access，WCDAM）、CDMA2000、长期演进技术（long term evolution，LTE）、以及无线宽带互联网（wireless broadbandInternet，Wibro）等通信系统中。
以上出于说明性的目的已经公开了本发明构思的实施例。本领域的技术人员应理解的是，在不脱离附属权利要求所公开的本发明构思的范围和精神的情况下，可以进行不同的修改、增加以及替换。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种封装基板，包括：
核心层，所述核心层具有限定沟槽部和在所述沟槽部之间的脊状部的第一表面；
第一迹线，所述第一迹线在所述沟槽部的底表面上；以及
第二迹线，所述第二迹线在所述脊状部的各个顶表面上。
技术方案2.如技术方案1所述的封装基板，其中，所述第一迹线延伸至所述脊状部的侧壁上。
技术方案3.如技术方案1所述的封装基板，其中，所述第二迹线延伸以覆盖一个所述脊状部的至少一个侧壁。
技术方案4.如技术方案3所述的封装基板，其中，所述第二迹线延伸至所述沟槽部的底表面上。
技术方案5.如技术方案1所述的封装基板，其中，所述第二迹线延伸至所述脊状部的相对的侧壁上。
技术方案6.如技术方案1所述的封装基板，其中，所述第二迹线具有与所述第一迹线不同的宽度。
技术方案7.如技术方案1所述的封装基板，
其中，所述第二迹线用作电源线，所述电源线包括至少一个电源电压线或者至少一个接地电压线；以及
其中，所述第一迹线用作信号线。
技术方案8.如技术方案7所述的封装基板，其中，所述第一迹线被设置在两个相邻的所述第二迹线之间。
技术方案9.如技术方案1所述的封装基板，其中，所述沟槽部和所述脊状部被设置成彼此平行。
技术方案10.如技术方案1所述的封装基板，还包括覆盖所述第一迹线和所述第二迹线以及所述核心层的保护层。
技术方案11.如技术方案1所述的封装基板，其中，所述核心层还包括第二脊状部和第二沟槽部，所述第二脊状部被设置在所述核心层的相对所述第一表面的第二表面上，以在平面视图中与所述沟槽部重叠，而所述第二沟槽部被设置在所述第二脊状部之间，以在所述平面视图中与所述脊状部重叠，所述封装基板还包括：
第一底迹线，所述第一底迹线被设置在所述第二沟槽部的底表面上；以及
第二底迹线，所述第二底迹线被设置在所述第二脊状部的顶表面上。
技术方案12.一种封装基板，包括：
核心层，所述核心层具有限定沟槽部和在所述沟槽部之间的脊状部的表面；
迹线，所述迹线被设置在所述脊状部的顶表面上、所述沟槽部的底表面上，或者所述脊状部的侧壁上；以及
保护层，所述保护层填充所述沟槽部并且覆盖所述迹线和所述脊状部。
技术方案13.如技术方案12所述的封装基板，
其中，每个所述脊状部具有第一侧壁和与所述第一侧壁相对的第二侧壁；
其中，所述迹线中的一个被设置在所述脊状部的顶表面上，并且扩展以覆盖所述脊状部的所述第一侧壁和所述第二侧壁；以及
其中，其余的所述迹线被设置在所述沟槽部的所述底表面上。
技术方案14.如技术方案12所述的封装基板，
其中，每个所述脊状部具有第一侧壁和与所述第一侧壁相对的第二侧壁；
其中，所述迹线被设置在所述脊状部的各个所述第一侧壁上；以及
其中，所述脊状部的所述第二侧壁通过所述迹线暴露出。
技术方案15.一种制造封装基板的方法，所述方法包括以下步骤：
在核心层中形成脊状部和沟槽部；以及
在包括所述脊状部和所述沟槽部的所述核心层上形成迹线。
技术方案16.如技术方案15所述的方法，其中，形成所述脊状部和所述沟槽部的步骤包括以下步骤：
在所述核心层上形成导电层；以及
用模具框架来施加压力至所述导电层和所述核心层，所述模具框架具有所述脊状部和所述沟槽部的形状。
技术方案17.如权利要求16所述的方法，其中，形成所述迹线的步骤包括：刻蚀所述导电层以形成设置在所述沟槽部的底表面上的第一迹线和设置在所述脊状部的顶表面上的第二迹线的步骤。
技术方案18.如权利要求17所述的方法，其中，刻蚀所述导电层使得每个所述第二迹线延伸以覆盖每个所述脊状部的相对的侧壁中的一个。
技术方案19.如权利要求17所述的方法，其中，刻蚀所述导电层使得每个所述第二迹线延伸以覆盖每个所述脊状部的相对的侧壁。
技术方案20.如权利要求15的方法，还包括形成覆盖所述迹线和所述核心层的保护层的步骤。

Claims (10)

1.一种封装基板，包括：
核心层，所述核心层具有限定沟槽部和在所述沟槽部之间的脊状部的第一表面；
第一迹线，所述第一迹线在所述沟槽部的底表面上；以及
第二迹线，所述第二迹线在所述脊状部的各个顶表面上。
2.如权利要求1所述的封装基板，其中，所述第一迹线延伸至所述脊状部的侧壁上。
3.如权利要求1所述的封装基板，其中，所述第二迹线延伸以覆盖一个所述脊状部的至少一个侧壁。
4.如权利要求3所述的封装基板，其中，所述第二迹线延伸至所述沟槽部的底表面上。
5.如权利要求1所述的封装基板，其中，所述第二迹线延伸至所述脊状部的相对的侧壁上。
6.如权利要求1所述的封装基板，其中，所述第二迹线具有与所述第一迹线不同的宽度。
7.如权利要求1所述的封装基板，
其中，所述第二迹线用作电源线，所述电源线包括至少一个电源电压线或者至少一个接地电压线；以及
其中，所述第一迹线用作信号线。
8.如权利要求7所述的封装基板，其中，所述第一迹线被设置在两个相邻的所述第二迹线之间。
9.如权利要求1所述的封装基板，其中，所述沟槽部和所述脊状部被设置成彼此平行。
10.如权利要求1所述的封装基板，还包括覆盖所述第一迹线和所述第二迹线以及所述核心层的保护层。
CN201310692498.8A 2013-06-11 2013-12-17 封装基板及其制造方法 Pending CN104244579A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0066494 2013-06-11
KR1020130066494A KR20140144487A (ko) 2013-06-11 2013-06-11 패키지 기판 및 제조 방법

Publications (1)

Publication Number Publication Date
CN104244579A true CN104244579A (zh) 2014-12-24

Family

ID=52004786

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310692498.8A Pending CN104244579A (zh) 2013-06-11 2013-12-17 封装基板及其制造方法

Country Status (4)

Country Link
US (1) US20140361437A1 (zh)
KR (1) KR20140144487A (zh)
CN (1) CN104244579A (zh)
TW (1) TW201448142A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112655283A (zh) * 2018-09-14 2021-04-13 荷兰应用自然科学研究组织Tno 用于在物体上制造印刷导电迹线的方法和3d印刷电子器件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
US11282717B2 (en) 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
KR20220001128A (ko) 2020-06-29 2022-01-05 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
CN114514612A (zh) * 2020-09-17 2022-05-17 京东方科技集团股份有限公司 一种显示面板及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2736842A1 (de) * 1977-08-16 1979-03-01 Wolf & Sohn Kg Peter Plattenelement
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
US6143583A (en) * 1998-06-08 2000-11-07 Honeywell, Inc. Dissolved wafer fabrication process and associated microelectromechanical device having a support substrate with spacing mesas
KR100304356B1 (ko) * 1998-08-25 2001-11-22 이계철 요철구조의공진기를이용한고주파필터
US6713685B1 (en) * 1998-09-10 2004-03-30 Viasystems Group, Inc. Non-circular micro-via
DE10023736A1 (de) * 2000-05-15 2001-11-22 Harting Elektrooptische Bauteile Gmbh & Co Kg Leiterplatte sowie Verfahren zur Herstellung einer Leiterplatte
US6747216B2 (en) * 2002-02-04 2004-06-08 Intel Corporation Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
JP5260620B2 (ja) * 2010-12-07 2013-08-14 株式会社神戸製鋼所 Ｐｃｂ端子及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112655283A (zh) * 2018-09-14 2021-04-13 荷兰应用自然科学研究组织Tno 用于在物体上制造印刷导电迹线的方法和3d印刷电子器件
CN112655283B (zh) * 2018-09-14 2022-12-30 荷兰应用自然科学研究组织Tno 用于在物体上制造印刷导电迹线的方法和3d印刷电子器件
US11825610B2 (en) 2018-09-14 2023-11-21 Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno Process for the manufacturing of printed conductive tracks on an object and 3D printed electronics

Also Published As

Publication number Publication date
TW201448142A (zh) 2014-12-16
KR20140144487A (ko) 2014-12-19
US20140361437A1 (en) 2014-12-11

Similar Documents

Publication Publication Date Title
US9842809B2 (en) Semiconductor packages having EMI shielding parts and methods of fabricating the same
CN104952840B (zh) 薄的堆叠封装
US9640473B2 (en) Semiconductor packages
US9343439B2 (en) Stack packages and methods of manufacturing the same
CN107546134A (zh) 制造晶片级封装的方法及由此制造的晶片级封装
CN104576557A (zh) 包括插入件开口的半导体封装件装置
CN104244579A (zh) 封装基板及其制造方法
CN104637915A (zh) 半导体器件、其制造方法、包括其的存储卡和电子系统
CN102810527A (zh) 半导体封装件及其制造方法
US8184449B2 (en) Electronic device having stack-type semiconductor package and method of forming the same
CN106952879B (zh) 包括贯通式模具连接器的半导体封装件及其制造方法
CN104241212A (zh) 柔性层叠封装体、包括其的电子系统及包括其的存储卡
US9659852B2 (en) Semiconductor package
CN104733428A (zh) 半导体器件及其制造方法
CN108352244A (zh) 用于封装上电压调节器的磁性小占用面积电感器阵列模块
CN105023884A (zh) 半导体封装及其制造方法
US9171819B2 (en) Semiconductor package
CN106068060B (zh) 具有支撑图案的印刷电路板及其制造方法
CN107403768A (zh) 包括贯穿模球连接体的半导体封装及其制造方法
CN110112117A (zh) 半导体封装
CN111524879B (zh) 具有层叠芯片结构的半导体封装
KR200457484Y1 (ko) 전자 저장 장치용 패키지
CN106469687A (zh) 具有嵌入式电路图案的封装基板其制造方法及半导体封装
CN205050836U (zh) 电子机器
KR20140148273A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20141224