CN104241239A - 半导体基板及其制造方法 - Google Patents

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Abstract

本发明关于一种半导体基板及其制造方法。该半导体基板包括一绝缘层、一第一线路层、一第二线路层、数个导电通道及数个凸块。该第一线路层嵌于该绝缘层的第一表面，且显露于绝缘层的第一表面。该第二线路层位于该绝缘层的第二表面上，且经由该等导电通道电性连接该第一线路层。该等凸块直接位于部份该第一线路层上，其中该等凸块的晶格与该第一线路层的晶格相同。

Description

半导体基板及其制造方法
技术领域
本发明关于一种基板及其制造方法。详言之，本发明关于一种半导体基板及其制造方法。
背景技术
已知半导体基板中，位于最外层的线路层嵌于基板的绝缘层的表面，且显露于该绝缘层的表面。由于该线路层的显露表面会与该绝缘层的表面共平面，因此，当接合一覆晶芯片时，若该线路基板发生翘曲，则部分该覆晶芯片的凸块(例如：锡球)会没有接触到该线路层而导致开路(Open Circuit)，造成产品失败。
为了改善上述缺点，一种新的解决方案被提出。该解决方案先在该线路层的显露表面上形成凸块(例如：铜柱)，再与该覆晶芯片做接合。目前已知将该凸块形成于该线路层上的方式(例如：电镀或蚀刻)被提出。然而，该等目前方式所形成的凸块皆有偏移(Offset)的问题，亦即，凸块无法位于该线路层接垫(Pad)的正上方，而会覆盖到部分该绝缘层的表面。此种情况在该线路与线路彼此的距离愈近且愈密时，是不被允许的，因为这样容易造成该覆晶芯片的凸块同时接触该偏移的凸块与其邻近的接垫或迹线(Trace)，而导致桥接(Bridge)，造成产品失败。
发明内容
本揭露的一方面关于一种半导体基板的制造方法。在一实施例中，该制造方法包括以下步骤：提供一内埋线路基板，该内埋线路基板包括一绝缘层、一第一线路层及数个导电通道，其中该绝缘层具有一第一表面及一第二表面，该第一线路层嵌于该绝缘层的第一表面内，且显露于该绝缘层的第一表面，该等导电通道贯穿该绝缘层且接触该第一线路层；形成一光阻层于该第一线路层上，其中该光阻层具有数个开口，该等开口显露部份该第一线路层；及形成数个凸块于该显露的第一线路层上。
在本实施例中，该等凸块形成于该显露的第一线路层上。因此，该等凸块完全位于该等接垫的正上方。当该半导体基板与一覆晶芯片做接合时，该覆晶芯片的凸块可直接接触该半导体基板的该等凸块，而不易发生接触到该等凸块邻近的接垫或迹线导致桥接的情况。尤其当该第一线路层为细线路时，上述桥接情况仍不易发生，而可以维持产品的良率。
本揭露的另一方面关于一种半导体基板。在一实施例中，该半导体基板包括一绝缘层、一第一线路层、一第二线路层、数个导电通道及数个凸块。该绝缘层具有一第一表面及一第二表面。该第一线路层嵌于该绝缘层的第一表面，且显露于绝缘层的第一表面。该第二线路层位于该绝缘层的第二表面上。该等导电通道贯穿该绝缘层且电性连接该第一线路层及该第二线路层。该等凸块直接位于部份该第一线路层上，其中该等凸块的晶格与该第一线路层的晶格相同。
附图说明
图1显示本发明半导体基板的一实施例的局部剖视示意图。
图2至图11显示本发明半导体基板的制造方法一实施例的示意图。
图12a显示该第二光阻层的一实例。
图12b显示该第二光阻层的另一实例。
图13显示该第二光阻层的另一实例。
图14显示本发明半导体基板的另一实施例的局部剖视示意图。
图15至图16显示本发明半导体基板的制造方法的另一实施例的示意图。
图17显示本发明半导体基板的另一实施例的局部剖视示意图。
图18至图19显示本发明半导体基板的制造方法的另一实施例的示意图。
具体实施方式
参考图1，显示本发明半导体基板的一实施例的局部剖视示意图。该半导体基板1包括一绝缘层16、一第一线路层14、一第二线路层30、数个导电通道221、数个凸块28、一第一保护层32及一第二保护层34。
该绝缘层16为绝缘材料或介电材料，例如：聚丙烯(PolyproPylene，PP)，其具有一第一表面161、一第二表面162及数个贯穿孔20。该第一线路层14嵌于或内埋于该绝缘层16的第一表面161，且显露于该绝缘层16的第一表面161。该第一线路层14的显露表面大致上与该绝缘层16的第一表面161共平面。在本实施例中，该第一线路层14为一图案化导电线路层，其包括数个接垫(Pad)141及数个迹线(Trace)142。该第一线路层14的材质为电镀铜(Electroplated Copper)，其利用电镀工艺所形成。
该第二线路层30位于该绝缘层16的第二表面162上。在本实施例中，该第二线路层30并未嵌于或内埋于该绝缘层16的第二表面162。在本实施例中，该第二线路层30为一图案化导电线路层，其由一第二金属层18及一第三金属22所组成，该第二金属层18位于该绝缘层16的第二表面162上，且该第三金属22位于该第二金属层18上。该第二金属层18为一铜箔经蚀刻后而成，且该第三金属22为电镀铜，其利用电镀工艺所形成。该第二线路层30包括数个焊球接垫301。
该等导电通道221位于该等贯穿孔20，因而贯穿该绝缘层16且电性连接该第一线路层14及该第二线路层30。在本实施例中，该等贯穿孔20更贯穿该第二金属层18；该等导电通道221为该第三金属22的一部分，且同时形成。
该等凸块28(例如：铜柱)直接位于部份该第一线路层14上，其中该等凸块28的晶格与该第一线路层14的晶格相同。在本实施例中，该等凸块28的材质为电镀铜，其利用电镀方式直接形成于该第一线路层14的接垫141上。因此，利用一聚焦离子束显微镜(Focused Ion Beam，FIB)可看出，该等凸块28与该第一线路层14的接垫141间的介面并不明显，且该等凸块28与该第一线路层14具有相同的晶格。在本实施例中，每一该等凸块28位于每一该等接垫141的外侧壁向上延伸的假想面所包围的范围内。亦即，该凸块28位于该接垫141的正上方，且该凸块28外侧壁所包围的范围等于或略小于该接垫141的外侧壁所包围的范围。相较于已知技术，由于该凸块28自该接垫141延伸形成，因此该凸块28与该接垫141之间并无偏移(Offset)的问题，同时该凸块28并不会覆盖到或接触到该绝缘层16的第一表面161。
第一保护层32位于该绝缘层16的第一表面161及该第一线路层14上，且具有至少一开口321，以显露部分该绝缘层16的第一表面161、部分该第一线路层14及该等凸块28。在本实施例中，该第一保护层32的材质为绿漆(Solder Mask)、苯环丁烯(Benzocyclobutene，BCB)或聚酰亚胺(Polyimide，PI)。
该第二保护层34位于该绝缘层16的第二表面162及该第二线路层30上，且具有至少一开口341，以显露部分该第二线路层30(即该等焊球接垫301)，以供焊球连接。在本实施例中，该第二保护层34的材质为绿漆(Solder Mask)、苯环丁烯(Benzocyclobutene，BCB)或聚酰亚胺(Polyimide，PI)。
在本实施例中，该等凸块28位于该等接垫141的正上方，因此当该半导体基板1与一覆晶芯片(图中未示)做接合时，该覆晶芯片的凸块可直接接触该半导体基板1的该等凸块28，而不易发生接触到该等凸块28邻近的接垫或迹线导致桥接(Bridge)的情况。尤其当该第一线路层14为细线路(Fine Pitch)时，上述桥接情况仍不易发生，而可以维持产品的良率。
参考图2至图11，显示本发明半导体基板的制造方法一实施例的示意图。参考图2，提供一载体(Carrier)10，该载体10具有一第一表面101及一第二表面102。接着，形成一第一金属层12于该载体10的第二表面102。在本实施例中，该第一金属层12为一铜箔，其具有一第一表面121及一第二表面122。该第一金属层12的第一表面121压合或黏着于该载体10的第二表面102上。
参考图3，形成该第一线路层14于该第一金属层12上。在本实施例中，该第一线路层14的材质为电镀铜，其利用电镀工艺以形成于该第一金属层12的第二表面122上。该第一线路层14为一图案化导电线路层，其包括数个接垫141及数个迹线142。在本实施例中，该接垫141与邻近的接垫141或迹线142的距离小于25微米(μm)。
参考图4，形成该绝缘层16于该第一线路层14及该第一金属层12上。该绝缘层16为绝缘材料或介电材料，例如：聚丙烯(PolyproPylene，PP)，其利用压合技术以附着至该第一线路层14及该第一金属层12上。压合后，该绝缘层16具有一第一表面161及一第二表面162，其中该绝缘层16的第一表面161接触该第一金属层12的第二表面122，且该第一线路层14嵌于或内埋于该绝缘层16的第一表面161。接着，形成一第二金属层18于该绝缘层16的第二表面162上。在本实施例中，该第二金属层18为一铜箔，其压合或黏着于该绝缘层16的第二表面162上。
参考图5，形成数个贯穿孔20以贯穿于该第二金属层18及该绝缘层16，以显露部份该第一线路层14。在本实施例中，该等贯穿孔20利用激光加工所形成。
参考图6，利用一第三金属22填满该等贯穿孔20以形成该等导电通道221，且该第三金属22在该第二金属层18上形成一图案化金属层。因此，该等导电通道221贯穿该绝缘层16及该第二金属层18且接触该第一线路层14。同时，该第三金属22覆盖部份该第二金属层18且显露另一部份该第二金属层18。在本实施例中，该第三金属22为电镀铜，其利用电镀方式所形成。
参考图7，移除该载体10。在本实施例中，该载体10以剥除(Strip)方式移除，以显露该第一金属层12。此时，该第一金属层12、该绝缘层16、该第一线路层14、该等导电通道221、该第二金属层18及该第三金属22形成一内埋线路基板。
参考图8，形成一第一光阻层24邻近该绝缘层16，其中该第一光阻层24的位置与该第一金属层12相对，亦即，该第一光阻层24并非位于该第一金属层12上。在本实施例中，该第一光阻层24为一干膜(Dry Film)，且其不具任何开口，而完全覆盖该第二金属层18及该第三金属22。
接着，移除该第一金属层12，以显露该第一线路层14。在本实施例中，该第一金属层12以蚀刻方式完全移除。此时，该绝缘层16及该第一线路层14显露，且该第一线路层14显露于该绝缘层16的第一表面161。该第一线路层14的显露表面大致上与该绝缘层16的第一表面161共平面。
参考图9，形成一第二光阻层26于该第一线路层14及该绝缘层16的第一表面161上。在本实施例中，该第二光阻层26为一干膜。接着，形成数个开口261于该第二光阻层26中以显露部份该第一线路层14及部份该绝缘层16的第一表面161。在本实施例中，该等开口261仅显露该第一线路层14的该等接垫141及部份该绝缘层16，亦即不显露该第一线路层14的该等迹线142。
参考图10，直接形成数个凸块28于该显露的第一线路层14(即该等接垫141)上。在本实施例中，该等凸块28的材质为电镀铜，其以电镀方式直接形成于该显露的第一线路层14(即该等接垫141)上。因此，该等凸块28的晶格与该第一线路层14的晶格相同(皆为电镀铜)。在本实施例中，每一该等凸块28位于每一该等接垫141的外侧壁向上延伸的假想面所包围的范围内。亦即，该凸块28位于该接垫141的正上方，且该凸块28外侧壁所包围的范围等于或略小于该接垫141的外侧壁所包围的范围。该凸块28与该接垫141之间并无偏移(Offset)的问题，同时该凸块28并不会覆盖到或接触到该绝缘层16的第一表面161。
要说明的是，由于该第一线路层14的该等接垫141及该等迹线142皆利用该等导电通道221而电性连接至该第二金属层18，因此，上述电镀作业利用对该第二金属层18通电，以进行对该等接垫141电镀。
参考图11，移除该第一光阻层24及该第二光阻层26。接着，以蚀刻方式移除未被该第三金属22覆盖的第二金属层18，以形成该第二线路层30，其中该第二线路层30包括数个焊球接垫301。在本实施例中，该第二线路层30并未嵌于或内埋于该绝缘层16的第二表面162，且为一图案化导电线路层，其由该第二金属层18及该第三金属22所组成。
接着，形成该第一保护层32于该绝缘层16的第一表面161及该第一线路层14上，且形成该第二保护层34于该绝缘层16的第二表面162及该第二线路层30上，以制得如图1所示的该半导体基板1。该第一保护层32具有至少一开口321，以显露部分该绝缘层16的第一表面161、部分该第一线路层14及该等凸块28。该第二保护层34具有至少一开口341，以显露部分该第二线路层30(即该等焊球接垫301)，以供焊球连接。
上述半导体基板1的制造方法，其中在该第二光阻层26形成开口261以显露部份第一线路层14的步骤时，为了防止该第二光阻层26会覆盖住接垫141，以及为了防止该第二光阻层26的开口261会显露出迹线142，该第二光阻层26的开口的宽度R的最小值与最大值分别为该接垫141的宽度W及该接垫141的宽度W与该接垫141与最近的接垫141或迹线142的距离D的2倍的总和。因此，该开口261的宽度R的设计如下公式：
W≤R≤W+2×D。
此外，若考虑由于机台的误差会导致最终开口的位置会与预期的开口位置有所偏差，因此为了防止该第二光阻层26会覆盖住大部分接垫141而影响凸块28的成长尺寸，以及为了防止该第二光阻层26的开口261会显露出迹线142而成长出凸块28，该第二光阻层26的开口的宽度具有一范围，其说明如下。
参考图12a及图12b所示，在此实施例中，该接垫141未被该第二光阻层26所覆盖，因此在进行凸块28电镀时，该凸块28可完整地自该接垫141向上延伸成长。本实施例中利用一机台(图中未示)以形成该等开口261于该第二光阻层26中，且该机台具有一机台误差值E。如图12b所示，在考虑机台误差值E下，该开口261可能以预期的位置往第一方向(图中右侧)或相反于第一方向的第二方向(图中左侧)偏移，因此，为了确保该第二光阻层26不会覆盖到该接垫141以影响后续凸块28的成长，该第二光阻层26的开口261的宽度R的最小值为该接垫141的宽度W以及两倍的机台误差值E的总和，其中该两倍的机台误差值E用以补偿在形成该第二光阻层26的开口261时可能的偏移量。此外，如图12a所示，为了防止该第二光阻层26显露出迹线142而成长出凸块28，该第二光阻层26的开口261的宽度R的最大值(上限)为(该接垫141的宽度W)+(该接垫141与最近的接垫141或迹线142的距离D的2倍)-(机台误差值E的2倍)，其中该两倍的机台误差值E用以补偿在形成该第二光阻层26的开口261时可能的偏移量而显露出迹线142。因此，该开口261的宽度R的设计如下公式：
W+2×E≤R≤W+2×D-2×E。
参考图13，在此实施例中，该第二光阻层26覆盖到部份该接垫141，因此在进行凸块电镀时，被该第二光阻层26所覆盖的区域将不会成长凸块28。为了确保凸块28成长的尺寸，该接垫141被该第二光阻层26所覆盖的宽度的最大容许值为T，该开口261的宽度R的设计可分为以下二种情况。
第一种情况是，当该机台误差值E小于该最大容许值T时，则该开口261的宽度R的最小值(下限)为该接垫141的宽度W。此时，虽然由于机台误差，该第二光阻层26可能覆盖到部份该接垫141，但是这是可被接受的(因为该机台误差值E小于该最大容许值T)。此外，为了防止该第二光阻层26显露出迹线142而成长出凸块28，该开口261的宽度R的最大值亦如同图12a所示。因此，此情况以公式表示如下：
W≤R≤W+2×D-2×E。
第二种情况是，当该机台误差值E大于该最大容许值T时，此时该开口261的宽度R最小值(下限)必须大于上述第一种情况该开口261的宽度R的最小值，以防止因机台误差而使得该接垫141被该第二光阻层26所覆盖的宽度超过该最大容许值T。因此，该开口261的宽度R的最小值(下限)为(该接垫141的宽度W)+(该机台误差值E-该最大容许值为T)的两倍。此外，为了防止该第二光阻层26显露出迹线142而成长出凸块28，该开口261的宽度R的最大值亦如同图12a所示。因此，此情况以公式表示如下：
W+2×(E-T)≤R≤W+2×D-2×E，其中E＞T，且T＝W×P，P为0.25至0.32。P定义为(该最大容许值T)/(该接垫141的宽度W)，举例来说，当该接垫141的宽度W约为20μm至25μm，其最大容许值T约为5μm至8μm，亦即当该接垫宽度W愈大，该最大容许值T相对亦可较大。因此，P为5/20至8/25，亦即0.25至0.32。
参考图14，显示本发明半导体基板的另一实施例的局部剖视示意图。本实施例的半导体基板1b与图1所示的半导体基板1大致相同，其不同处如下所述。在本实施例的该半导体基板1b中，该第一线路层14的显露表面(即该等迹线142的顶面)与该绝缘层16的显露表面(即该绝缘层16的第一表面161)不共平面。如图所示，该第一线路层14的显露表面(即该等迹线142的顶面)的水平位置略低于该绝缘层16的显露表面(即该绝缘层16的第一表面161)的水平位置，其中该第一线路层14的显露表面与该绝缘层16的第一表面161间的高度h2例如为5±3μm。在本实施例中，由于该第一线路层14自该绝缘层16的第一表面161凹陷，且该等凸块28为自该第一线路层14的显露表面向上延伸，其中该等凸块28的顶面与该绝缘层16的第一表面161间的高度差h1例如为18±8μm，此高度差可补偿在进行覆晶芯片的凸块与该内埋的第一线路层14间的底部填胶(underfill)时会有高度不足而有空洞(void)的情形。因此，当该半导体基板1b与一覆晶芯片(图中未示)做接合时，该覆晶芯片的凸块可直接接触该半导体基板1b的该等凸块28，而可避免发生覆晶芯片的凸块无法接触到自该绝缘层16凹陷的该第一线路层14的情况。
参考图15至图16，显示本发明半导体基板的制造方法的另一实施例的示意图。在本实施例中，「前半段」工艺与图2至图7的制造方法中相同。本实施例的制造方法接续图7的步骤。
参考图15，形成该第一光阻层24邻近该绝缘层16，其中该第一光阻层24的位置与该第一金属层12相对。接着，以蚀刻方式完全移除该第一金属层12，以显露该第一线路层14及该绝缘层16的第一表面161。在本实施例中，该第一线路层14的顶部亦被蚀刻，亦即过蚀(Over-etched)，使得该第一线路层14的显露表面(即该等接垫141及该等迹线142被蚀刻后的顶面)与该绝缘层16的显露表面(即该绝缘层16的第一表面161)不共平面。如图所示，该第一线路层14的显露表面(即该等接垫141及该等迹线142被蚀刻后的顶面)的水平位置略低于该绝缘层16的显露表面(即该绝缘层16的第一表面161)的水平位置，而形成数个凹口结构。在本实施例中，该等接垫141及该等迹线142的顶面与该绝缘层16的第一表面161间的高度差h2为5±3μm。
参考图16，形成该等凸块28于该显露的第一线路层14(即该等接垫141)上。该等凸块28的形成方式与图9至图10相同，大致如下所述。首先，形成该第二光阻层26于该第一线路层14及该绝缘层16的第一表面161上。接着，形成数个开口261于该第二光阻层26以显露部份该第一线路层14及部份该绝缘层16的第一表面161。接着，直接形成该等凸块28于该显露的第一线路层14(即该等接垫141)上。在本实施例中，该等凸块28的顶面与该绝缘层16的第一表面161间的高度差h1为18±8μm。接着，如同图11所示，移除该第一光阻层24及该第二光阻层26后，以蚀刻方式移除未被该第三金属22覆盖的第二金属层18，以形成该第二线路层30。接着，形成该第一保护层32于该绝缘层16的第一表面161及该第一线路层14上，且形成该第二保护层34于该绝缘层16的第二表面162及该第二线路层30上，以制得如图14所示的该半导体基板1b。
参考图17，显示本发明半导体基板的另一实施例的局部剖视示意图。本实施例的半导体基板1c与图1所示的半导体基板1大致相同，其不同处如下所述。在本实施例中，该半导体基板1c更包括一堆迭绝缘层16a、一第三线路层30a及数个下导电通道221a。该堆迭绝缘层16a位于该第二线路层30及该绝缘层16上，其具有数个贯穿孔20a。该第二线路层30嵌于或内埋于该堆迭绝缘层16a。该第三线路层30a位于该堆迭绝缘层16a的底面上。在本实施例中，该第三线路层30a并未嵌于或内埋于该堆迭绝缘层16a。该第三线路层30a为一图案化导电线路层，其由一第四金属层18a及一第五金属22a所组成，该第四金属层18a位于该堆迭绝缘层16a的底面上，且该第五金属22a位于该第四金属层18a上。该第四金属层18a与该第二金属层18相同，皆为一铜箔经蚀刻后而成；该第五金属22a与该第三金属22相同，皆为电镀铜，其利用电镀工艺所形成。该第三线路层30a包括数个焊球接垫301a。
该等下导电通道221a位于该等贯穿孔20a，因而贯穿该堆迭绝缘层16a且电性连接该第二线路层30及该第三线路层30a。该第二保护层34位于该堆迭绝缘层16a的底面及该第三线路层30a上，且具有至少一开口341，以显露部分该第三线路层30a(即该等焊球接垫301a)，以供焊球连接。可以理解的是，在其他实施例中，该堆迭绝缘层16a及该第三线路层30a的下方可再形成更多层的绝缘层及线路层。
参考图18至图19，显示本发明半导体基板的制造方法的另一实施例的示意图。在本实施例中，「前半段」工艺与图2至图7的制造方法中相同。本实施例的制造方法接续图7的步骤。
参考图18，以蚀刻方式移除未被该第三金属22覆盖的第二金属层18，以形成该第二线路层30。
参考图19，形成一堆迭绝缘层16a于该绝缘层16及该第二线路层30上，使得该第二线路层30嵌于或内埋于该堆迭绝缘层16a。该堆迭绝缘层16a的材质与该绝缘层16的材质相同或不同。接着，形成该第四金属层18a于该堆迭绝缘层16a的底面上。在本实施例中，该第四金属层18a与该第二金属层18相同，皆为一铜箔，其压合或黏着于该堆迭绝缘层16a上。
接着，形成数个贯穿孔20a以贯穿于该第四金属层18a及该堆迭绝缘层16a。接着，利用该第五金属22a填满该等贯穿孔20a以形成该等下导电通道221a。接着，形成该第三线路层30a。
接着，进行如图8至图11的步骤，以形成该等凸块28、该第三线路层30a、该第一保护层32及该第二保护层34，以制得如图17所示的该半导体基板1c。可以理解的是，在其他实施例中，上述图18至图19的步骤可重复进行，以形成更多层的绝缘层及线路层。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。

Claims (20)

1.一种半导体基板的制造方法，包括以下步骤：
提供一内埋线路基板，该内埋线路基板包括一绝缘层、一第一线路层及数个导电通道，其中该绝缘层具有一第一表面及一第二表面，该第一线路层嵌于该绝缘层的第一表面内，且显露于该绝缘层的第一表面，所述导电通道贯穿该绝缘层且接触该第一线路层；
形成一光阻层于该第一线路层上，其中该光阻层具有数个开口，所述开口显露部份该第一线路层；及
形成数个凸块于该显露的第一线路层上。
2.如权利要求1的制造方法，其特征在于，该内埋线路基板更包括一第一金属层、一第二金属层及一图案化金属层，其中该第一金属层位于该第一线路层及该绝缘层的第一表面上，该第二金属层位于该绝缘层的第二表面上，该图案化金属层位于该第二金属层上，其中，所述导电通道电性连接该第一线路层、该第二金属层及该图案化导电层。
3.如权利要求2的制造方法，其特征在于，提供该内埋线路基板的步骤后更包括一完全移除该第一金属层以显露该第一线路层及该绝缘层的步骤。
4.如权利要求2的制造方法，其特征在于，形成所述凸块步骤之后更包括一移除未被该图案化金属层覆盖的该第二金属层，以形成一第二线路层的步骤。
5.如权利要求2的制造方法，其特征在于，提供该内埋线路基板的步骤包括一提供一具有该第一金属层的载体的步骤，其中，该第一金属层为铜箔，其压合于该载体上。
6.如权利要求1的制造方法，其特征在于，该第一线路层自该绝缘层的第一表面凹陷。
7.如权利要求1的制造方法，其特征在于，该第一线路层包括数个接垫及数个迹线，该接垫的宽度为W，该接垫与邻近的接垫或迹线的距离为D；该开口具有一开口宽度R，其中W≤R≤W+2×D。
8.如权利要求1的制造方法，其特征在于，该第一线路层包括数个接垫及数个迹线，该接垫的宽度为W，该接垫与邻近的接垫或迹线的距离为D；该光阻层的所述开口利用一机台形成于该光阻层中，其中该机台具有一机台误差E，该开口具有一开口宽度R，其中W+2×E≤R≤W+2×D-2×E。
9.如权利要求1的制造方法，其特征在于，该第一线路层包括数个接垫及数个迹线，该接垫的宽度为W，该接垫与邻近的接垫或迹线的距离为D；该光阻层的所述开口利用一机台形成于该光阻层中，其中该机台具有一机台误差E，该开口具有一开口宽度R，部份该接垫被该光阻层所覆盖，且该接垫被该光阻层所覆盖的宽度的最大容许值为T，其中W+2×E≤R≤W+2×D-2×E，其中E＜T。
10.如权利要求1的制造方法，其特征在于，该第一线路层包括数个接垫及数个迹线，该接垫的宽度为W，该接垫与邻近的接垫或迹线的距离为D；该光阻层的所述开口利用一机台形成于该光阻层中，其中该机台具有一机台误差E，该开口具有一开口宽度R，部份该接垫被该光阻层所覆盖，且该接垫被该光阻层所覆盖的宽度的最大容许值为T，其中W+2×(E-T)≤R≤W+2×D-2×E，其中E＞T，且T＝W×P，P为0.25至0.32。
11.如权利要求1的制造方法，其特征在于，形成所述凸块的步骤后更包括以下步骤：
移除该光阻层以显露所述迹线；及
形成一保护层以覆盖所述迹线，该保护层具有至少一开口，所述凸块位于该至少一开口内。
12.如权利要求1的制造方法，其特征在于，该第一线路层及所述凸块的材质皆为电镀铜，所述凸块以电镀方式直接形成于该显露的第一线路层上。
13.一种半导体基板，其特征在于，包括：
一绝缘层，具有一第一表面及一第二表面；
一第一线路层，嵌于该绝缘层的第一表面，且显露于绝缘层的第一表面；
一第二线路层，位于该绝缘层的第二表面上；
数个导电通道，贯穿该绝缘层且电性连接该第一线路层及该第二线路层；及
数个凸块，直接位于部份该第一线路层上，其中所述凸块的晶格与该第一线路层的晶格相同。
14.如权利要求13的半导体基板，其特征在于，该第一线路层的材质及所述凸块的材质为电镀铜。
15.如权利要求13的半导体基板，其特征在于，该第一线路层自该绝缘层的第一表面凹陷。
16.如权利要求15的半导体基板，其特征在于，该第一线路层与该绝缘层的第一表面的高度差为5±3μm。
17.如权利要求13的半导体基板，其特征在于，该第一线路层包括数个接垫及数个迹线，所述凸块位于所述接垫上，其中该接垫与邻近的接垫或迹线的距离小于25μm。
18.如权利要求17的半导体基板，其特征在于，每一所述凸块位于每一所述接垫的外侧壁向上延伸的假想面所包围的范围内。
19.如权利要求13的半导体基板，其特征在于，所述凸块的顶面与该绝缘层的第一表面间的高度差为18±8μm。
20.如权利要求13的半导体基板，其特征在于，更包括：
一堆迭绝缘层，位于该第二线路层上；
一第三线路层，位于该堆迭绝缘层上；及
数个下导电通道，贯穿该堆迭绝缘层且电性连接该第二线路及该第三线路层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107546186A (zh) * 2016-06-29 2018-01-05 日月光半导体制造股份有限公司 衬底、包含衬底的半导体封装及其制造方法
CN107872929A (zh) * 2016-09-27 2018-04-03 欣兴电子股份有限公司 线路板与其制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI585923B (zh) * 2014-10-03 2017-06-01 矽品精密工業股份有限公司 封裝基板、封裝結構及其製法
TWI555153B (zh) * 2014-12-19 2016-10-21 恆勁科技股份有限公司 基板結構及其製法
US10325870B2 (en) * 2017-05-09 2019-06-18 International Business Machines Corporation Through-substrate-vias with self-aligned solder bumps
CN113834827B (zh) * 2020-06-24 2024-04-12 江苏长电科技股份有限公司 多层电路基板及其偏移检测方法
KR20230040809A (ko) * 2021-09-16 2023-03-23 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050130413A1 (en) * 2001-09-03 2005-06-16 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
CN101325845A (zh) * 2007-06-13 2008-12-17 三星电机株式会社 多层印刷电路板及其制造方法
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
US7932170B1 (en) * 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
TWI411072B (zh) * 2009-12-02 2013-10-01 Unimicron Technology Corp 晶片級封裝基板及其製法
CN102915995B (zh) * 2012-11-02 2015-12-16 日月光半导体制造股份有限公司 半导体封装件、基板及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050130413A1 (en) * 2001-09-03 2005-06-16 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
CN101325845A (zh) * 2007-06-13 2008-12-17 三星电机株式会社 多层印刷电路板及其制造方法
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
US7932170B1 (en) * 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107546186A (zh) * 2016-06-29 2018-01-05 日月光半导体制造股份有限公司 衬底、包含衬底的半导体封装及其制造方法
CN107546186B (zh) * 2016-06-29 2019-06-21 日月光半导体制造股份有限公司 衬底、包含衬底的半导体封装及其制造方法
CN107872929A (zh) * 2016-09-27 2018-04-03 欣兴电子股份有限公司 线路板与其制作方法
CN107872929B (zh) * 2016-09-27 2021-02-05 欣兴电子股份有限公司 线路板与其制作方法

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