TW201448075A - 半導體基板及其製造方法 - Google Patents

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Wen-Chi Cheng
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Abstract

本發明係關於一種半導體基板及其製造方法。該半導體基板包括一絕緣層、一第一線路層、一第二線路層、複數個導電通道及複數個凸塊。該第一線路層嵌於該絕緣層之第一表面，且顯露於絕緣層之第一表面。該第二線路層位於該絕緣層之第二表面上，且經由該等導電通道電性連接該第一線路層。該等凸塊直接位於部份該第一線路層上，其中該等凸塊之晶格與該第一線路層之晶格相同。

Description

半導體基板及其製造方法
本發明係關於一種基板及其製造方法。詳言之，本發明係關於一種半導體基板及其製造方法。
習知半導體基板中，位於最外層之線路層係嵌於基板之絕緣層之表面，且顯露於該絕緣層之表面。由於該線路層之顯露表面會與該絕緣層之表面共平面，因此，當接合一覆晶晶片時，若該線路基板發生翹曲，則部分該覆晶晶片之凸塊(例如：錫球)會沒有接觸到該線路層而導致開路(Open Circuit)，造成產品失敗。
為了改善上述缺點，一種新的解決方案被提出。該解決方案係先在該線路層之顯露表面上形成凸塊(例如：銅柱)，再與該覆晶晶片做接合。目前已知將該凸塊形成於該線路層上之方式(例如：電鍍或蝕刻)被提出。然而，該等目前方式所形成之凸塊皆有偏移(Offset)的問題，亦即，凸塊無法位於該線路層接墊(Pad)之正上方，而會覆蓋到部分該絕緣層之表面。此種情況在該線路與線路彼此之距離愈近且愈密時，是不被允許的，因為這樣容易造成該覆晶晶片之凸塊同時接觸該偏移之凸塊與其鄰近的接墊或跡線(Trace)，而導致橋接(Bridge)，造成產品失敗。
本揭露之一方面係關於一種半導體基板之製造方法。在一實施例中，該製造方法包括以下步驟：提供一內埋線路基板，該內埋線路基板包括一絕緣層、一第一線路層及複數個導電通道，其中該絕緣層具有一第一表面及一第二表面，該第一線路層嵌於該絕緣層之第一表面內，且顯露於該絕緣層之第一表面，該等導電通道貫穿該絕緣層且接觸該第一線路層；形成一光阻層於該第一線路層上，其中該光阻層具有複數個開口，該等開口顯露部份該第一線路層；及形成複數個凸塊於該顯露之第一線路層上。
在本實施例中，該等凸塊係形成於該顯露之第一線路層上。因此，該等凸塊完全位於該等接墊之正上方。當該半導體基板與一覆晶晶片做接合時，該覆晶晶片之凸塊可直接接觸該半導體基板之該等凸塊，而不易發生接觸到該等凸塊鄰近的接墊或跡線導致橋接的情況。尤其當該第一線路層為細線路時，上述橋接情況仍不易發生，而可以維持產品之良率。
本揭露之另一方面係關於一種半導體基板。在一實施例中，該半導體基板包括一絕緣層、一第一線路層、一第二線路層、複數個導電通道及複數個凸塊。該絕緣層具有一第一表面及一第二表面。該第一線路層嵌於該絕緣層之第一表面，且顯露於絕緣層之第一表面。該第二線路層位於該絕緣層之第二表面上。該等導電通道貫穿該絕緣層且電性連接該第一線路層及該第二線路層。該等凸塊直接位於部份該第一線路層上，其中該等凸塊之晶格與該第一線路層之晶格相同。
1‧‧‧本發明半導體基板之一實施例
1a‧‧‧本發明半導體基板之另一實施例
1b‧‧‧本發明半導體基板之另一實施例
1c‧‧‧本發明半導體基板之另一實施例
10‧‧‧載體
12‧‧‧第一金屬層
14‧‧‧第一線路層
16‧‧‧絕緣層
16a‧‧‧堆疊絕緣層
18‧‧‧第二金屬層
18a‧‧‧第四金屬層
20‧‧‧貫穿孔
20a‧‧‧貫穿孔
22‧‧‧第三金屬
22‧‧‧第三金屬
22a‧‧‧第五金屬
24‧‧‧第一光阻層
26‧‧‧第二光阻層
28‧‧‧凸塊
30‧‧‧第二線路層
30a‧‧‧第三線路層
32‧‧‧第一保護層
34‧‧‧第二保護層
101‧‧‧載體之第一表面
102‧‧‧載體之第二表面
121‧‧‧第一金屬層之第一表面
122‧‧‧第一金屬層之第二表面
141‧‧‧接墊
142‧‧‧跡線
161‧‧‧絕緣層之第一表面
162‧‧‧絕緣層之第二表面
221‧‧‧導電通道
221a‧‧‧下導電通道
261‧‧‧開口
301‧‧‧銲球接墊
321‧‧‧開口
341‧‧‧開口
圖1顯示本發明半導體基板之一實施例之局部剖視示意圖。
圖2至圖11顯示本發明半導體基板之製造方法一實施例之示意圖。
圖12a顯示該第二光阻層之一實例。
圖12b顯示該第二光阻層之另一實例。
圖13顯示該第二光阻層之另一實例。
圖14顯示本發明半導體基板之另一實施例之局部剖視示意圖。
圖15至圖16顯示本發明半導體基板之製造方法之另一實施例之示意圖。
圖17顯示本發明半導體基板之另一實施例之局部剖視示意圖。
圖18至圖19顯示本發明半導體基板之製造方法之另一實施例之示意圖。
參考圖1，顯示本發明半導體基板之一實施例之局部剖視示意圖。該半導體基板1包括一絕緣層16、一第一線路層14、一第二線路層30、複數個導電通道221、複數個凸塊28、一第一保護層32及一第二保護層34。
該絕緣層16係為絕緣材料或介電材料，例如：聚丙烯(PolyproPylene,PP)，其具有一第一表面161、一第二表面162及複數個貫穿孔20。該第一線路層14嵌於或內埋於該絕緣層16之第一表面161，且顯露於該絕緣層16之第一表面161。該第一線路層14之顯露表面係大致上與該絕緣層16之第一表面161共平面。在本實施例中，該第一線路層14係為一圖案化導電線路層，其包括複數個接墊(Pad)141及複數個跡線(Trace)142。該第一線路層14之材質係為電鍍銅(Electroplated Copper)，其係利用電鍍製程所形成。
該第二線路層30係位於該絕緣層16之第二表面162上。在本實施例中，該第二線路層30並未嵌於或內埋於該絕緣層16之第二表面162。在本實施例中，該第二線路層30係為一圖案化導電線路層，其係由一第二金屬層18及一第三金屬22所組成，該第二金屬層18係位於該絕緣層16之第二表面162上，且該第三金屬22係位於該第二金屬層 18上。該第二金屬層18係為一銅箔經蝕刻後而成，且該第三金屬22係為電鍍銅，其係利用電鍍製程所形成。該第二線路層30包括複數個銲球接墊301。
該等導電通道221係位於該等貫穿孔20，因而貫穿該絕緣層16且電性連接該第一線路層14及該第二線路層30。在本實施例中，該等貫穿孔20係更貫穿該第二金屬層18；該等導電通道221係為該第三金屬22之一部分，且係同時形成。
該等凸塊28(例如：銅柱)係直接位於部份該第一線路層14上，其中該等凸塊28之晶格與該第一線路層14之晶格相同。在本實施例中，該等凸塊28之材質係為電鍍銅，其係利用電鍍方式直接形成於該第一線路層14之接墊141上。因此，利用一聚焦離子束顯微鏡(Focused Ion Beam,FIB)可看出，該等凸塊28與該第一線路層14之接墊141間之介面並不明顯，且該等凸塊28與該第一線路層14具有相同之晶格。在本實施例中，每一該等凸塊28係位於每一該等接墊141之外側壁向上延伸之假想面所包圍之範圍內。亦即，該凸塊28係位於該接墊141之正上方，且該凸塊28外側壁所包圍之範圍等於或略小於該接墊141之外側壁所包圍之範圍。相較於習知技術，由於該凸塊28係自該接墊141延伸形成，因此該凸塊28與該接墊141之間並無偏移(Offset)的問題，同時該凸塊28並不會覆蓋到或接觸到該絕緣層16之第一表面161。
第一保護層32係位於該絕緣層16之第一表面161及該第一線路層14上，且具有至少一開口321，以顯露部分該絕緣層16之第一表面161、部分該第一線路層14及該等凸塊28。在本實施例中，該第一保護層32之材質係為綠漆(Solder Mask)、苯環丁烯(Benzocyclobutene,BCB)或聚醯亞胺(Polyimide,PI)。
該第二保護層34係位於該絕緣層16之第二表面162及該第二線路層30上，且具有至少一開口341，以顯露部分該第二線路層30(即該等 銲球接墊301)，以供銲球連接。在本實施例中，該第二保護層34之材質係為綠漆(Solder Mask)、苯環丁烯(Benzocyclobutene,BCB)或聚醯亞胺(Polyimide,PI)。
在本實施例中，該等凸塊28係位於該等接墊141之正上方，因此當該半導體基板1與一覆晶晶片(圖中未示)做接合時，該覆晶晶片之凸塊可直接接觸該半導體基板1之該等凸塊28，而不易發生接觸到該等凸塊28鄰近的接墊或跡線導致橋接(Bridge)的情況。尤其當該第一線路層14為細線路(Fine Pitch)時，上述橋接情況仍不易發生，而可以維持產品之良率。
參考圖2至圖11，顯示本發明半導體基板之製造方法一實施例之示意圖。參考圖2，提供一載體(Carrier)10，該載體10具有一第一表面101及一第二表面102。接著，形成一第一金屬層12於該載體10之第二表面102。在本實施例中，該第一金屬層12係為一銅箔，其具有一第一表面121及一第二表面122。該第一金屬層12之第一表面121係壓合或黏著於該載體10之第二表面102上。
參考圖3，形成該第一線路層14於該第一金屬層12上。在本實施例中，該第一線路層14之材質係為電鍍銅，其係利用電鍍製程以形成於該第一金屬層12之第二表面122上。該第一線路層14係為一圖案化導電線路層，其包括複數個接墊141及複數個跡線142。在本實施例中，該接墊141與鄰近之接墊141或跡線142之距離係小於25微米(μm)。
參考圖4，形成該絕緣層16於該第一線路層14及該第一金屬層12上。該絕緣層16係為絕緣材料或介電材料，例如：聚丙烯(PolyproPylene,PP)，其係利用壓合技術以附著至該第一線路層14及該第一金屬層12上。壓合後，該絕緣層16具有一第一表面161及一第二表面162，其中該絕緣層16之第一表面161係接觸該第一金屬層12之 第二表面122，且該第一線路層14嵌於或內埋於該絕緣層16之第一表面161。接著，形成一第二金屬層18於該絕緣層16之第二表面162上。在本實施例中，該第二金屬層18係為一銅箔，其係壓合或黏著於該絕緣層16之第二表面162上。
參考圖5，形成數個貫穿孔20以貫穿於該第二金屬層18及該絕緣層16，以顯露部份該第一線路層14。在本實施例中，該等貫穿孔20係利用雷射加工所形成。
參考圖6，利用一第三金屬22填滿該等貫穿孔20以形成該等導電通道221，且該第三金屬22在該第二金屬層18上形成一圖案化金屬層。因此，該等導電通道221係貫穿該絕緣層16及該第二金屬層18且接觸該第一線路層14。同時，該第三金屬22係覆蓋部份該第二金屬層18且顯露另一部份該第二金屬層18。在本實施例中，該第三金屬22係為電鍍銅，其係利用電鍍方式所形成。
參考圖7，移除該載體10。在本實施例中，該載體10係以剝除(Strip)方式移除，以顯露該第一金屬層12。此時，該第一金屬層12、該絕緣層16、該第一線路層14、該等導電通道221、該第二金屬層18及該第三金屬22係形成一內埋線路基板。
參考圖8，形成一第一光阻層24鄰近該絕緣層16，其中該第一光阻層24之位置係與該第一金屬層12相對，亦即，該第一光阻層24並非位於該第一金屬層12上。在本實施例中，該第一光阻層24係為一乾膜(Dry Film)，且其不具任何開口，而完全覆蓋該第二金屬層18及該第三金屬22。
接著，移除該第一金屬層12，以顯露該第一線路層14。在本實施例中，該第一金屬層12係以蝕刻方式完全移除。此時，該絕緣層16及該第一線路層14係顯露，且該第一線路層14顯露於該絕緣層16之第一表面161。該第一線路層14之顯露表面係大致上與該絕緣層16之第 一表面161共平面。
參考圖9，形成一第二光阻層26於該第一線路層14及該絕緣層16之第一表面161上。在本實施例中，該第二光阻層26係為一乾膜。接著，形成複數個開口261於該第二光阻層26中以顯露部份該第一線路層14及部份該絕緣層16之第一表面161。在本實施例中，該等開口261僅顯露該第一線路層14之該等接墊141及部份該絕緣層16，亦即不顯露該第一線路層14之該等跡線142。
參考圖10，直接形成複數個凸塊28於該顯露之第一線路層14(即該等接墊141)上。在本實施例中，該等凸塊28之材質係為電鍍銅，其係以電鍍方式直接形成於該顯露之第一線路層14(即該等接墊141)上。因此，該等凸塊28之晶格與該第一線路層14之晶格相同(皆為電鍍銅)。在本實施例中，每一該等凸塊28係位於每一該等接墊141之外側壁向上延伸之假想面所包圍之範圍內。亦即，該凸塊28係位於該接墊141之正上方，且該凸塊28外側壁所包圍之範圍等於或略小於該接墊141之外側壁所包圍之範圍。該凸塊28與該接墊141之間並無偏移(Offset)的問題，同時該凸塊28並不會覆蓋到或接觸到該絕緣層16之第一表面161。
要說明的是，由於該第一線路層14之該等接墊141及該等跡線142皆利用該等導電通道221而電性連接至該第二金屬層18，因此，上述電鍍作業係利用對該第二金屬層18通電，以進行對該等接墊141電鍍。
參考圖11，移除該第一光阻層24及該第二光阻層26。接著，以蝕刻方式移除未被該第三金屬22覆蓋之第二金屬層18，以形成該第二線路層30，其中該第二線路層30包括複數個銲球接墊301。在本實施例中，該第二線路層30並未嵌於或內埋於該絕緣層16之第二表面162，且係為一圖案化導電線路層，其係由該第二金屬層18及該第三金屬22 所組成。
接著，形成該第一保護層32於該絕緣層16之第一表面161及該第一線路層14上，且形成該第二保護層34於該絕緣層16之第二表面162及該第二線路層30上，以製得如圖1所示之該半導體基板1。該第一保護層32具有至少一開口321，以顯露部分該絕緣層16之第一表面161、部分該第一線路層14及該等凸塊28。該第二保護層34具有至少一開口341，以顯露部分該第二線路層30(即該等銲球接墊301)，以供銲球連接。
上述半導體基板1之製造方法，其中在該第二光阻層26形成開口261以顯露部份第一線路層14之步驟時，為了防止該第二光阻層26會覆蓋住接墊141，以及為了防止該第二光阻層26之開口261會顯露出跡線142，該第二光阻層26之開口之寬度R之最小值與最大值分別為該接墊141之寬度W及該接墊141之寬度W與該接墊141與最近之接墊141或跡線142之距離D之2倍之總和。因此，該開口261之寬度R之設計如下公式：W≦R≦W+2×D。
此外，若考慮由於機台之誤差會導致最終開口之位置會與預期之開口位置有所偏差，因此為了防止該第二光阻層26會覆蓋住大部分接墊141而影響凸塊28之成長尺寸，以及為了防止該第二光阻層26之開口261會顯露出跡線142而成長出凸塊28，該第二光阻層26之開口之寬度具有一範圍，其說明如下。
參考圖12a及圖12b所示，在此實施例中，該接墊141係未被該第二光阻層26所覆蓋，因此在進行凸塊28電鍍時，該凸塊28可完整地自該接墊141向上延伸成長。本實施例中係利用一機台(圖中未示)以形成該等開口261於該第二光阻層26中，且該機台具有一機台誤差值E。如圖12b所示，在考慮機台誤差值E下，該開口261可能以預期之位置 往第一方向(圖中右側)或相反於第一方向之第二方向(圖中左側)偏移，因此，為了確保該第二光阻層26不會覆蓋到該接墊141以影響後續凸塊28之成長，該第二光阻層26之開口261的寬度R之最小值為該接墊141之寬度W以及兩倍的機台誤差值E之總和，其中該兩倍的機台誤差值E係用以補償在形成該第二光阻層26之開口261時可能的偏移量。此外，如圖12a所示，為了防止該第二光阻層26顯露出跡線142而成長出凸塊28，該第二光阻層26之開口261之寬度R的最大值(上限)為(該接墊141之寬度W)+(該接墊141與最近之接墊141或跡線142之距離D之2倍)-(機台誤差值E之2倍)，其中該兩倍的機台誤差值E係用以補償在形成該第二光阻層26之開口261時可能的偏移量而顯露出跡線142。因此，該開口261之寬度R之設計如下公式：W+2×E≦R≦W+2×D-2×E。
參考圖13，在此實施例中，該第二光阻層26覆蓋到部份該接墊141，因此在進行凸塊電鍍時，被該第二光阻層26所覆蓋之區域將不會成長凸塊28。為了確保凸塊28成長之尺寸，該接墊141被該第二光阻層26所覆蓋之寬度之最大容許值為T，該開口261之寬度R之設計可分為以下二種情況。
第一種情況是，當該機台誤差值E小於該最大容許值T時，則該開口261之寬度R的最小值(下限)為該接墊141之寬度W。此時，雖然由於機台誤差，該第二光阻層26可能覆蓋到部份該接墊141，但是這是可被接受的(因為該機台誤差值E小於該最大容許值T)。此外，為了防止該第二光阻層26顯露出跡線142而成長出凸塊28，該開口261之寬度R的最大值亦如同圖12a所示。因此，此情況以公式表示如下：W≦R≦W+2×D-2×E。
第二種情況是，當該機台誤差值E大於該最大容許值T時，此時該開口261之寬度R最小值(下限)必須大於上述第一種情況該開口261 之寬度R的最小值，以防止因機台誤差而使得該接墊141被該第二光阻層26所覆蓋之寬度超過該最大容許值T。因此，該開口261之寬度R的最小值(下限)為(該接墊141之寬度W)+(該機台誤差值E-該最大容許值為T)之兩倍。此外，為了防止該第二光阻層26顯露出跡線142而成長出凸塊28，該開口261之寬度R的最大值亦如同圖12a所示。因此，此情況以公式表示如下：W+2×(E-T)≦R≦W+2×D-2×E，其中E>T，且T=W×P，P為0.25至0.32。P係定義為(該最大容許值T)/(該接墊141之寬度W)，舉例來說，當該接墊141之寬度W約為20μm至25μm，其最大容許值T約為5μm至8μm，亦即當該接墊寬度W愈大，該最大容許值T相對亦可較大。因此，P為5/20至8/25，亦即0.25至0.32。
參考圖14，顯示本發明半導體基板之另一實施例之局部剖視示意圖。本實施例之半導體基板1b與圖1所示之半導體基板1大致相同，其不同處如下所述。在本實施例之該半導體基板1b中，該第一線路層14之顯露表面(即該等跡線142之頂面)與該絕緣層16之顯露表面(即該絕緣層16之第一表面161)不共平面。如圖所示，該第一線路層14之顯露表面(即該等跡線142之頂面)之水平位置略低於該絕緣層16之顯露表面(即該絕緣層16之第一表面161)之水平位置，其中該第一線路層14之顯露表面與該絕緣層16之第一表面161間的高度h2例如為5±3μm。在本實施例中，由於該第一線路層14自該絕緣層16之第一表面161凹陷，且該等凸塊28為自該第一線路層14之顯露表面向上延伸，其中該等凸塊28之頂面與該絕緣層16之第一表面161間之高度差h1例如為18±8μm，此高度差係可補償在進行覆晶晶片之凸塊與該內埋之第一線路層14間之底部填膠(underfill)時會有高度不足而有空洞(void)之情形。因此，當該半導體基板1b與一覆晶晶片(圖中未示)做接合時，該覆晶晶片之凸塊係可直接接觸該半導體基板1b之該等凸塊 28，而可避免發生覆晶晶片之凸塊無法接觸到自該絕緣層16凹陷之該第一線路層14的情況。
參考圖15至圖16，顯示本發明半導體基板之製造方法之另一實施例之示意圖。在本實施例中，「前半段」製程與圖2至圖7之製造方法中相同。本實施例之製造方法係接續圖7之步驟。
參考圖15，形成該第一光阻層24鄰近該絕緣層16，其中該第一光阻層24之位置係與該第一金屬層12相對。接著，以蝕刻方式完全移除該第一金屬層12，以顯露該第一線路層14及該絕緣層16之第一表面161。在本實施例中，該第一線路層14之頂部亦被蝕刻，亦即過蝕(Over-etched)，使得該第一線路層14之顯露表面(即該等接墊141及該等跡線142被蝕刻後之頂面)與該絕緣層16之顯露表面(即該絕緣層16之第一表面161)不共平面。如圖所示，該第一線路層14之顯露表面(即該等接墊141及該等跡線142被蝕刻後之頂面)之水平位置略低於該絕緣層16之顯露表面(即該絕緣層16之第一表面161)之水平位置，而形成複數個凹口結構。在本實施例中，該等接墊141及該等跡線142之頂面與該絕緣層16之第一表面161間之高度差h2為5±3μm。
參考圖16，形成該等凸塊28於該顯露之第一線路層14(即該等接墊141)上。該等凸塊28之形成方式與圖9至圖10相同，大致如下所述。首先，形成該第二光阻層26於該第一線路層14及該絕緣層16之第一表面161上。接著，形成複數個開口261於該第二光阻層26以顯露部份該第一線路層14及部份該絕緣層16之第一表面161。接著，直接形成該等凸塊28於該顯露之第一線路層14(即該等接墊141)上。在本實施例中，該等凸塊28之頂面與該絕緣層16之第一表面161間之高度差h1為18±8μm。接著，如同圖11所示，移除該第一光阻層24及該第二光阻層26後，以蝕刻方式移除未被該第三金屬22覆蓋之第二金屬層18，以形成該第二線路層30。接著，形成該第一保護層32於該絕緣層 16之第一表面161及該第一線路層14上，且形成該第二保護層34於該絕緣層16之第二表面162及該第二線路層30上，以製得如圖14所示之該半導體基板1b。
參考圖17，顯示本發明半導體基板之另一實施例之局部剖視示意圖。本實施例之半導體基板1c與圖1所示之半導體基板1大致相同，其不同處如下所述。在本實施例中，該半導體基板1c更包括一堆疊絕緣層16a、一第三線路層30a及複數個下導電通道221a。該堆疊絕緣層16a位於該第二線路層30及該絕緣層16上，其具有複數個貫穿孔20a。該第二線路層30嵌於或內埋於該堆疊絕緣層16a。該第三線路層30a係位於該堆疊絕緣層16a之底面上。在本實施例中，該第三線路層30a並未嵌於或內埋於該堆疊絕緣層16a。該第三線路層30a係為一圖案化導電線路層，其係由一第四金屬層18a及一第五金屬22a所組成，該第四金屬層18a係位於該堆疊絕緣層16a之底面上，且該第五金屬22a係位於該第四金屬層18a上。該第四金屬層18a與該第二金屬層18相同，皆為一銅箔經蝕刻後而成；該第五金屬22a與該第三金屬22相同，皆為電鍍銅，其係利用電鍍製程所形成。該第三線路層30a包括複數個銲球接墊301a。
該等下導電通道221a係位於該等貫穿孔20a，因而貫穿該堆疊絕緣層16a且電性連接該第二線路層30及該第三線路層30a。該第二保護層34係位於該堆疊絕緣層16a之底面及該第三線路層30a上，且具有至少一開口341，以顯露部分該第三線路層30a(即該等銲球接墊301a)，以供銲球連接。可以理解的是，在其他實施例中，該堆疊絕緣層16a及該第三線路層30a之下方可再形成更多層的絕緣層及線路層。
參考圖18至圖19，顯示本發明半導體基板之製造方法之另一實施例之示意圖。在本實施例中，「前半段」製程與圖2至圖7之製造方法中相同。本實施例之製造方法係接續圖7之步驟。
參考圖18，以蝕刻方式移除未被該第三金屬22覆蓋之第二金屬層18，以形成該第二線路層30。
參考圖19，形成一堆疊絕緣層16a於該絕緣層16及該第二線路層30上，使得該第二線路層30嵌於或內埋於該堆疊絕緣層16a。該堆疊絕緣層16a之材質與該絕緣層16之材質相同或不同。接著，形成該第四金屬層18a於該堆疊絕緣層16a之底面上。在本實施例中，該第四金屬層18a與該第二金屬層18相同，皆為一銅箔，其係壓合或黏著於該堆疊絕緣層16a上。
接著，形成數個貫穿孔20a以貫穿於該第四金屬層18a及該堆疊絕緣層16a。接著，利用該第五金屬22a填滿該等貫穿孔20a以形成該等下導電通道221a。接著，形成該第三線路層30a。
接著，進行如圖8至圖11之步驟，以形成該等凸塊28、該第三線路層30a、該第一保護層32及該第二保護層34，以製得如圖17所示之該半導體基板1c。可以理解的是，在其他實施例中，上述圖18至圖19之步驟可重複進行，以形成更多層的絕緣層及線路層。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧本發明半導體基板之一實施例
14‧‧‧第一線路層
16‧‧‧絕緣層
18‧‧‧第二金屬層
20‧‧‧貫穿孔
22‧‧‧第三金屬
28‧‧‧凸塊
30‧‧‧第二線路層
32‧‧‧第一保護層
34‧‧‧第二保護層
141‧‧‧接墊
142‧‧‧跡線
161‧‧‧絕緣層之第一表面
162‧‧‧絕緣層之第二表面
221‧‧‧導電通道
301‧‧‧銲球接墊
321‧‧‧開口
341‧‧‧開口

Claims (20)

  1. 一種半導體基板之製造方法，包括以下步驟：提供一內埋線路基板，該內埋線路基板包括一絕緣層、一第一線路層及複數個導電通道，其中該絕緣層具有一第一表面及一第二表面，該第一線路層嵌於該絕緣層之第一表面內，且顯露於該絕緣層之第一表面，該等導電通道貫穿該絕緣層且接觸該第一線路層；形成一光阻層於該第一線路層上，其中該光阻層具有複數個開口，該等開口顯露部份該第一線路層；及形成複數個凸塊於該顯露之第一線路層上。
  2. 如請求項1之製造方法，其中該內埋線路基板更包括一第一金屬層、一第二金屬層及一圖案化金屬層，其中該第一金屬層位於該第一線路層及該絕緣層之第一表面上，該第二金屬層位於該絕緣層之第二表面上，該圖案化金屬層位於該第二金屬層上，其中，該等導電通道電性連接該第一線路層、該第二金屬層及該圖案化導電層。
  3. 如請求項2之製造方法，其中提供該內埋線路基板之步驟後更包括一完全移除該第一金屬層以顯露該第一線路層及該絕緣層之步驟。
  4. 如請求項2之製造方法，其中形成該等凸塊步驟之後更包括一移除未被該圖案化金屬層覆蓋之該第二金屬層，以形成一第二線路層之步驟。
  5. 如請求項2之製造方法，其中提供該內埋線路基板之步驟包括一提供一具有該第一金屬層的載體之步驟，其中，該第一金屬層係為銅箔，其係壓合於該載體上。
  6. 如請求項1之製造方法，其中該第一線路層自該絕緣層之第一表面凹陷。
  7. 如請求項1之製造方法，其中該第一線路層包括複數個接墊及複數個跡線，該接墊之寬度係為W，該接墊與鄰近之接墊或跡線之距離係為D；該開口具有一開口寬度R，其中W≦R≦W+2×D。
  8. 如請求項1之製造方法，其中該第一線路層包括複數個接墊及複數個跡線，該接墊之寬度係為W，該接墊與鄰近之接墊或跡線之距離係為D；該光阻層之該等開口係利用一機台形成於該光阻層中，其中該機台具有一機台誤差E，該開口具有一開口寬度R，其中W+2×E≦R≦W+2×D-2×E。
  9. 如請求項1之製造方法，其中該第一線路層包括複數個接墊及複數個跡線，該接墊之寬度係為W，該接墊與鄰近之接墊或跡線之距離係為D；該光阻層之該等開口係利用一機台形成於該光阻層中，其中該機台具有一機台誤差E，該開口具有一開口寬度R，部份該接墊係被該光阻層所覆蓋，且該接墊被該光阻層所覆蓋之寬度之最大容許值為T，其中W+2×E≦R≦W+2×D-2×E，其中E<T。
  10. 如請求項1之製造方法，其中該第一線路層包括複數個接墊及複數個跡線，該接墊之寬度係為W，該接墊與鄰近之接墊或跡線之距離係為D；該光阻層之該等開口係利用一機台形成於該光阻層中，其中該機台具有一機台誤差E，該開口具有一開口寬度R，部份該接墊係被該光阻層所覆蓋，且該接墊被該光阻層所覆蓋之寬度之最大容許值為T，其中W+2×(E-T)≦R≦W+2×D-2×E，其中E>T，且T=W×P，P為0.25至0.32。
  11. 如請求項1之製造方法，其中形成該等凸塊之步驟後更包括以下步驟： 移除該光阻層以顯露該等跡線；及形成一保護層以覆蓋該等跡線，該保護層具有至少一開口，該等凸塊位於該至少一開口內。
  12. 如請求項1之製造方法，其中該第一線路層及該等凸塊之材質係皆為電鍍銅，該等凸塊係以電鍍方式直接形成於該顯露之第一線路層上。
  13. 一種半導體基板，包括：一絕緣層，具有一第一表面及一第二表面；一第一線路層，嵌於該絕緣層之第一表面，且顯露於絕緣層之第一表面；一第二線路層，位於該絕緣層之第二表面上；複數個導電通道，貫穿該絕緣層且電性連接該第一線路層及該第二線路層；及複數個凸塊，直接位於部份該第一線路層上，其中該等凸塊之晶格與該第一線路層之晶格相同。
  14. 如請求項13之半導體基板，其中該第一線路層之材質及該等凸塊之材質係為電鍍銅。
  15. 如請求項13之半導體基板，其中該第一線路層自該絕緣層之第一表面凹陷。
  16. 如請求項15之半導體基板，其中該第一線路層與該絕緣層之第一表面的高度差為5±3μm。
  17. 如請求項13之半導體基板，其中該第一線路層包括複數個接墊及複數個跡線，該等凸塊係位於該等接墊上，其中該接墊與鄰近之接墊或跡線之距離係小於25μm。
  18. 如請求項17之半導體基板，其中每一該等凸塊係位於每一該等接墊之外側壁向上延伸之假想面所包圍之範圍內。
  19. 如請求項13之半導體基板，其中該等凸塊之頂面與該絕緣層之第一表面間之高度差為18±8μm。
  20. 如請求項13之半導體基板，更包括：一堆疊絕緣層，位於該第二線路層上；一第三線路層，位於該堆疊絕緣層上；及複數個下導電通道，貫穿該堆疊絕緣層且電性連接該第二線路及該第三線路層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555153B (zh) * 2014-12-19 2016-10-21 恆勁科技股份有限公司 基板結構及其製法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI585923B (zh) * 2014-10-03 2017-06-01 矽品精密工業股份有限公司 封裝基板、封裝結構及其製法
US9984898B2 (en) * 2016-06-29 2018-05-29 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package including the same, and method for manufacturing the same
CN107872929B (zh) * 2016-09-27 2021-02-05 欣兴电子股份有限公司 线路板与其制作方法
US10325870B2 (en) * 2017-05-09 2019-06-18 International Business Machines Corporation Through-substrate-vias with self-aligned solder bumps
CN113834827B (zh) * 2020-06-24 2024-04-12 江苏长电科技股份有限公司 多层电路基板及其偏移检测方法
KR20230040809A (ko) * 2021-09-16 2023-03-23 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
KR100832650B1 (ko) * 2007-06-13 2008-05-27 삼성전기주식회사 다층 인쇄회로기판 및 그 제조 방법
CN101388374A (zh) * 2007-09-10 2009-03-18 欣兴电子股份有限公司 芯片封装载板及其凸块焊盘结构
US7932170B1 (en) * 2008-06-23 2011-04-26 Amkor Technology, Inc. Flip chip bump structure and fabrication method
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
TWI411072B (zh) * 2009-12-02 2013-10-01 Unimicron Technology Corp 晶片級封裝基板及其製法
CN102915995B (zh) * 2012-11-02 2015-12-16 日月光半导体制造股份有限公司 半导体封装件、基板及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555153B (zh) * 2014-12-19 2016-10-21 恆勁科技股份有限公司 基板結構及其製法

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