TWI411072B - 晶片級封裝基板及其製法 - Google Patents

Description

晶片級封裝基板及其製法

本發明係有關一種晶片級封裝基板及其製法，尤指一種能提高佈線密度之晶片級封裝基板及其製法。

為滿足半導體封裝件高積集度(Integration)以及微型化(Miniaturization)的封裝要求，提供給多數主被動元件及線路連接用之封裝基板，逐漸由單層板演變成多層板，以在有限的空間下，藉由層間連接技術(Interlayer connection)以擴大封裝基板上可供利用的線路佈局面積，並能配合高線路密度之積體電路(integrated circuit)的使用需求，且降低封裝基板的厚度，而能達到封裝件輕薄短小及提高電性功能之目的。

請參閱第1A至1I圖，係為習知一般打線式封裝基板或覆晶封裝基板運用圖案化線路製程製作線路層之製法剖面示意圖；其中，該封裝基板之面積大小約為晶片的4倍以上。

如第1A圖所示，提供一具有內層線路101之基板本體10，該基板本體10上具有介電層100，而該介電層100之材質為ABF(Ajinomoto Build-up Film)，係使用於尺寸較大、厚度較高之封裝基板結構；另外，該基板本體10之介電層100表面上具有金屬層102。

如第1B圖所示，薄化該介電層100表面之金屬層102，令該金屬層102成為薄化金屬層102’。

如第1C圖所示，以化學方式使該薄化金屬層102’上具有一雷射預處理層(laser pretreatment)11，其中該雷射預處理層11係為薄化金屬層102’經黑化或棕化處理後令該薄化金屬層102’表面產生不反射雷射光束之表面，而可使後續雷射開孔順利進行。

如第1D圖所示，以雷射光束貫穿該雷射預處理層11、薄化金屬層102’及介電層100，而形成複數盲孔103，而露出部份之內層線路101。

如第1E圖所示，移除該雷射預處理層11，以露出位於該雷射預處理層11下方之薄化金屬層102’。

如第1F圖所示，於該薄化金屬層102’、盲孔103之孔壁、及盲孔103中之部份內層線路101上形成導電層12；接著，於該導電層12上形成阻層13，且藉由曝光、顯影製程於該阻層13中形成複數開口區130，以令該部份之薄化金屬層102’及該等盲孔103表面之導電層12外露於該等開口區130。

如第1G圖所示，藉由該導電層12作為電流傳導路徑，以於該等開口區130中之導電層12電鍍形成線路層14，並於各該盲孔103中電鍍形成導電盲孔141，令該線路層14藉由各該導電盲孔141電性連接該內層線路101。

如第1H圖所示，移除該阻層13，以露出該線路層14部分側面、及為該阻層13所覆蓋之導電層12。

如第1I圖所示，以蝕刻移除未形成為該線路層14之導電層12及薄化金屬層102’。

習知技術係藉由該阻層13之曝光、顯影以形成圖案化開口區130，再於該開口區130中之導電層12上電鍍形成圖案化之線路層14；惟，由於電鍍形成該線路層14之後需剝除該阻層13，而移除該阻層13時將破壞該線路層14之外形。此外，尚且需蝕刻移除該導電層12與薄化金屬層102’，故線路層14之側面亦需預留等同該導電層12加上薄化金屬層102’之厚度，如此經過蝕刻移除導電層12與薄化金屬層102’後，方能得到預定形狀之線路層，如此一來，於固定面積之基板本體10之介電層100表面上將無法製作細線寬線距之電路板。

再者，該線路層14係包含該薄化金屬層102’與導電層12之材料，導致該線路層14之厚度大幅增加，無法滿足細線路的需求。

然而，為符合半導體封裝件輕薄短小、多功能、高速度、高線路密度及高頻化的開發方向，封裝基板已朝向細線路及小孔徑發展，而開發出晶片級(chip scale package,CSP)封裝基板，即該封裝基板之面積大小約為晶片的1.1至1.5倍。

基於前述習知圖案化線路製程製作線路層之製法的種種缺失，使晶片級封裝基板細間距線路製程的發展受到限制，又習知之ABF介電層材質運用於該種薄小之基板上，則會產生板彎翹曲等問題，因此，如何避免習知圖案化線路製程製作線路層之製法的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明之主要目的係提供一種能應用於高密度佈線之細間距的晶片級封裝基板及其製法。

為達上述及其他目的，本發明揭露一種晶片級封裝基板，係包括：基板本體，係具有相對兩表面，且該基板本體之兩表面上具有內層線路；介電層，係形成於該基板本體之至少一表面及該表面之內層線路上，且該介電層中形成複數貫穿之盲孔，以令部份之內層線路外露於各該盲孔中，又該介電層係具有玻纖材料；以及第一線路層，係形成於該介電層上，並於各該盲孔中形成第一導電盲孔，以令該第一線路層藉由該等第一導電盲孔電性連接至該內層線路。

前述之晶片級封裝基板復包括設於該介電層與該第一線路層之間、各該第一導電盲孔與該內層線路之間、及各該盲孔之孔壁的導電層。

前述之晶片級封裝基板復包括於該介電層及第一線路層上形成增層結構，該增層結構具有至少一增層介電層、設於該增層介電層上之第二線路層、及設於該增層介電層中且電性連接該第一與第二線路層之複數第二導電盲孔，該增層結構最外層之第二線路層具有複數電性接觸墊。又該增層結構最外層上形成絕緣保護層，且於該絕緣保護層中形成複數絕緣保護層開孔，令各該電性接觸墊對應外露於各該絕緣保護層開孔中。另該電性接觸墊係為打線墊、凸塊焊墊、植球或針墊。

於前述之晶片級封裝基板中，該介電層及第一線路層之表面係為粗糙表面。且該晶片級封裝基板之面積大於其所供接置之晶片的面積為1.1至1.5倍。

本發明復揭露一種晶片級封裝基板之製法，係包括：提供一具有相對兩表面之基板本體，且該基板本體之兩表面上具有內層線路，於該基板本體之至少一表面及該表面之內層線路上形成一介電層，且於該介電層上形成一金屬層；薄化該金屬層，以令該金屬層成為薄化金屬層；以化學方式使該薄化金屬層上具有一雷射預處理層；於該雷射預處理層、薄化金屬層及介電層中形成複數貫穿之盲孔，以令部份之內層線路外露於各該盲孔中；依序移除該雷射預處理層及其所覆蓋之薄化金屬層；以及於該介電層表面上電鍍形成第一線路層，並於各該盲孔中形成第一導電盲孔，以令該第一線路層藉由該等第一導電盲孔電性連接至該內層線路。

依上述晶片級封裝基板之製法，該第一線路層及該等第一導電盲孔之製程，係包括：於該介電層表面、各該盲孔之孔壁、各該盲孔中之部份內層線路上形成導電層；於該導電層上形成阻層，且於該阻層中形成複數開口區，以令該介電層上部份之導電層及該等盲孔外露於該等開口區；於該等開口區中之導電層上電鍍形成該第一線路層，並於各該盲孔中形成該第一導電盲孔，令該第一線路層電性連接至該內層線路；移除該阻層及其覆蓋之導電層，以露出該介電層之部份表面。

依上述之製法，復包括於形成該第一線路層之後，於該介電層之表面及第一線路層上進行粗糙化製程。

依上述之製法，復包括於該介電層及第一線路層上形成增層結構，該增層結構具有至少一增層介電層、設於該增層介電層上之第二線路層、及設於該增層介電層中且電性連接該第一與第二線路層之複數第二導電盲孔，又該增層結構最外層之第二線路層具有複數電性接觸墊，並於該增層結構最外層上形成絕緣保護層，且於該絕緣保護層中形成複數絕緣保護層開孔，令各該電性接觸墊對應外露於各該絕緣保護層開孔中；該電性接觸墊係為打線墊、凸塊焊墊、植球或針墊。

依上述之製法，形成該增層結構之前，係先於該介電層之表面及第一線路層上進行粗糙化製程。

依上述之製法，該介電層係為具有玻纖材料之介電層；且該晶片級封裝基板之面積大於其所供接置之晶片的面積為1.1至1.5倍。

由上可知，本發明係於該基板本體上之介電層、薄化金屬層及雷射預處理層中形成複數貫穿之盲孔後，全面移除該雷射預處理層及其所覆蓋之薄化金屬層，當形成該第一線路層而移除該導電層時，因該單一層導電層之厚度遠薄於習知圖案化製程之兩層金屬層(導電層與薄化金屬層)，故於移除該導電層時可避免破壞該第一線路層之外形，以達到細間距高密度佈線之使用需求。

再者，該第一線路層係僅藉由該導電層電鍍於該介電層上，而並無包含該介電層上之薄化金屬層之材料，相較於習知技術，本發明之第一線路層之厚度小於習知技術之線路，可達到細線路電路板之需求。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

請參閱第2A至2J圖，係為本發明所揭露之一種晶片級(chip scale package,CSP)封裝基板之製法，該晶片級封裝基板俾供接置一半導體晶片3。

如第2A圖所示，提供一具有相對兩表面20a之基板本體20(於圖中僅揭示其中一表面20a)，且該基板本體20之兩表面20a上具有內層線路201，於至少一表面20a及該表面20a之內層線路201上形成一介電層200，且於該介電層200上形成金屬層202；然，於另一實施態樣，亦可於該基板本體20之兩表面20a上方均具有介電層200及金屬層202，且於該兩表面20a上方進行相同之製程。

所述之介電層200係具有玻纖材料(例如Prepreg,PP)；因半導體封裝基板日漸趨於薄小，如CSP封裝基板之置晶側之表面2a之面積大小約略大於其所供接置之半導體晶片3之接置基板側之表面3a之面積(約1.1~1.5倍)，故該介電層200需要有玻纖材料，以令該介電層200可作為支撐材。

如第2B圖所示，進行薄化該金屬層202之製程，以令該金屬層202成為薄化金屬層202’。

如第2C圖所示，藉由化學方式，令該薄化金屬層202’之表面形成為雷射預處理層(laser pretreatment)21，即該薄化金屬層202’之表面成為該雷射預處理層21。

如第2D圖所示，以雷射光束貫穿該雷射預處理層21、薄化金屬層202’及介電層200而形成複數盲孔203，以令部份之內層線路201外露於各該盲孔203中。

如第2E圖所示，依序移除該雷射預處理層21及其所覆蓋之薄化金屬層202’，以露出該介電層200。

如第2F圖所示，於該介電層200、各該盲孔203之孔壁、及各該盲孔203中之部份內層線路201上形成導電層22；接著，於該導電層22上形成阻層23，所述之阻層23係為一例如乾膜或液態光阻等光阻材料(Photoresist)，其係利用印刷、旋塗或貼合等方式分別形成於該導電層22上，且於該阻層23中藉由曝光、顯影製程於該阻層23中形成複數開口區230，以令該介電層200上之部份導電層22及各該盲孔203中之導電層22外露於該等開口區230。

如第2G圖所示，於該等開口區230中之導電層22上電鍍形成第一線路層24，並於各該盲孔203中形成第一導電盲孔241，令該第一線路層24藉由各該第一導電盲孔241電性連接該內層線路201。

如第2H圖所示，移除該阻層23，以露出該第一線路層24部分側面及為該阻層23所覆蓋之導電層22。

如第2I圖所示，以蝕刻移除未形成為該第一線路層24之導電層22，即該阻層13所覆蓋之導電層22，以露出該介電層200之部份表面；接著，於該介電層200及第一線路層24上進行粗糙化製程。

如第2J圖所示，於該介電層200及第一線路層24上形成絕緣保護層26，且於該絕緣保護層26中形成複數絕緣保護層開孔260，以令部份之第一線路層24外露於各該絕緣保護層開孔260中，俾供作為電性連接墊27；所述之電性連接墊27係為打線墊、凸塊焊墊、植球或針墊。

如第2J’圖所示，或於該介電層200及第一線路層24上形成增層結構28，且該增層結構28具有至少一增層介電層281、設於該增層介電層281上之第二線路層282、及設於該增層介電層281中且電性連接該第一與第二線路層24,282之複數第二導電盲孔283，又該增層結構28最外層之第二線路層282具有複數電性接觸墊284；所述之電性接觸墊284係為打線墊、凸塊焊墊、植球或針墊，並於該增層結構28最外層上形成絕緣保護層26，且於該絕緣保護層26中形成複數絕緣保護層開孔260，令各該電性接觸墊284對應外露於各該絕緣保護層開孔260中。

本發明揭露一種晶片級封裝基板，係包括：基板本體20，係具有相對兩表面20a，且該基板本體20之兩表面20a上具有內層線路201；介電層200，係形成於該基板本體20之至少一表面20a及該表面20a之內層線路201上，且該介電層200中形成複數貫穿之盲孔203，以令部份之內層線路201外露於各該盲孔203中，又該介電層200係具有玻纖材料；以及第一線路層24，係形成於該介電層200上，並於各該盲孔203中形成第一導電盲孔241，以令該第一線路層24藉由該等第一導電盲孔241電性連接至該內層線路201。

所述之晶片級封裝基板復包括設於該介電層200與該第一線路層24之間、各該第一導電盲孔241與該內層線路201之間、及各該盲孔203之孔壁的導電層22。

所述之晶片級封裝基板復包括於該介電層200及第一線路層24上形成增層結構28，該增層結構28具有至少一增層介電層281、設於該增層介電層281上之第二線路層282、及設於該增層介電層281中且電性連接該第一與第二線路層24,282之複數第二導電盲孔283，該增層結構28最外層之第二線路層282具有複數電性接觸墊284。又該增層結構28最外層上形成絕緣保護層26，且於該絕緣保護層26中形成複數絕緣保護層開孔260，令各該電性接觸墊284對應外露於各該絕緣保護層開孔260中。另該電性接觸墊284係為打線墊、凸塊焊墊、植球或針墊。

所述之介電層200及第一線路層24之表面係為粗糙表面。

本發明藉由介電層200具有玻纖材料，以令該介電層200可作為支撐材，有效避免習知ABF介電層材質所產生之板彎翹曲等問題，俾利於晶片級封裝基板作細間距線路。

綜上所述，本發明係於該基板本體上之介電層、薄化金屬層及雷射預處理層中形成複數貫穿之盲孔後，全面移除該雷射預處理層及其所覆蓋之薄化金屬層，以露出該基板本體之介電層表面，即能於該介電層上形成導電層及阻層，以於該阻層之開口區中形成該第一線路層。由於該阻層僅覆蓋單一層厚度較薄之導電層，相較於習知圖案化線路製程之兩層金屬層(導電層與薄化金屬層)，於移除該導電層時可避免破壞該第一線路層之外形，以達到細間距高密度佈線之使用需求。

再者，該第一線路層僅藉由該導電層電鍍於該介電層上，而並未包含該介電層上之薄化金屬層的材料，因而本發明之第一線路層之厚度小於習知技術之線路，有效達到細線路電路板之需求。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

10、20．．．基板本體

100、200．．．介電層

101、201．．．內層線路

102、202．．．金屬層

102’、202’．．．薄化金屬層

103、203．．．盲孔

11、21．．．雷射預處理層

12、22．．．導電層

13、23．．．阻層

130、230．．．開口區

14．．．線路層

141．．．導電盲孔

2a、3a、20a．．．表面

24．．．第一線路層

241．．．第一導電盲孔

26．．．絕緣保護層

260．．．絕緣保護層開孔

27．．．電性連接墊

28．．．增層結構

281．．．增層介電層

282．．．第二線路層

283．．．第二導電盲孔

284．．．電性接觸墊

3．．．半導體晶片

第1A至1I圖係為習知封裝基板之製法之示意圖；以及

第2A至2J圖係為本發明封裝基板之製法之示意圖；其中，第2J’圖係為第2J圖之另一實施例之示意圖。

20．．．基板本體

20a．．．表面

200．．．介電層

201．．．內層線路

203．．．盲孔

24．．．第一線路層

241．．．第一導電盲孔

Claims (15)

1. 一種晶片級(chip scale package,CSP)封裝基板，係包括：基板本體，係具有相對兩表面，且該基板本體之兩表面上具有內層線路；介電層，係形成於該基板本體之至少一表面及該表面之內層線路上，且該介電層中形成複數貫穿之盲孔，以令部份之內層線路外露於各該盲孔中，又該介電層係具有玻纖材料；第一線路層，係形成於該介電層上，並於各該盲孔中形成第一導電盲孔，以令該第一線路層藉由該等第一導電盲孔電性連接至該內層線路；以及導電層，係設於該介電層與該第一線路層之間、各該第一導電盲孔與該內層線路之間、及各該盲孔之孔壁。
2. 如申請專利範圍第1項之晶片級封裝基板，復包括於該介電層及第一線路層上形成增層結構，該增層結構具有至少一增層介電層、設於該增層介電層上之第二線路層、及設於該增層介電層中且電性連接該第一與第二線路層之複數第二導電盲孔，又該增層結構最外層之第二線路層具有複數電性接觸墊。
3. 如申請專利範圍第2項之晶片級封裝基板，其中，該增層結構最外層上形成絕緣保護層，且於該絕緣保護層中形成複數絕緣保護層開孔，令各該電性接觸墊對應外露於各該絕緣保護層開孔中。
4. 如申請專利範圍第2項之晶片級封裝基板，其中，該電性接觸墊係為打線墊、凸塊焊墊、植球或針墊。
5. 如申請專利範圍第1或2項之晶片級封裝基板，其中，該介電層及第一線路層之表面係為粗糙表面。
6. 如申請專利範圍第1項之晶片級封裝基板，其中，該晶片級封裝基板之面積大於其所供接置之晶片的面積為1.1至1.5倍。
7. 一種晶片級(chip scale package,CSP)封裝基板之製法，係包括：提供一具有相對兩表面之基板本體，且該基板本體之兩表面上具有內層線路，於該基板本體之至少一表面及該表面之內層線路上形成一介電層，且於該介電層上形成一金屬層；薄化該金屬層，以令該金屬層成為薄化金屬層；以化學方式使該薄化金屬層上具有一雷射預處理層；於該雷射預處理層、薄化金屬層及介電層中形成複數貫穿之盲孔，以令部份之內層線路外露於各該盲孔中；依序移除該雷射預處理層及其所覆蓋之薄化金屬層；以及於該介電層表面上電鍍形成第一線路層，並於各該盲孔中形成第一導電盲孔，以令該第一線路層藉由該等第一導電盲孔電性連接至該內層線路。
8. 如申請專利範圍第7項之晶片級封裝基板之製法，其中，該第一線路層及該等第一導電盲孔之製程，係包括：於該介電層表面、各該盲孔之孔壁、各該盲孔中之部份內層線路上形成導電層；於該導電層上形成阻層，且於該阻層中形成複數開口區，以令該介電層上部份之導電層及該等盲孔外露於該等開口區；於該等開口區中之導電層上電鍍形成該第一線路層，並於各該盲孔中形成該第一導電盲孔，令該第一線路層電性連接至該內層線路；以及移除該阻層及其覆蓋之導電層，以露出該介電層之部份表面。
9. 如申請專利範圍第7項之晶片級封裝基板之製法，復包括於該介電層及第一線路層上形成增層結構，該增層結構具有至少一增層介電層、設於該增層介電層上之第二線路層、及設於該增層介電層中且電性連接該第一與第二線路層之複數第二導電盲孔，又該增層結構最外層之第二線路層具有複數電性接觸墊。
10. 如申請專利範圍第9項之晶片級封裝基板之製法，其中，該增層結構最外層上形成絕緣保護層，且於該絕緣保護層中形成複數絕緣保護層開孔，令各該電性接觸墊對應外露於各該絕緣保護層開孔中。
11. 如申請專利範圍第9項之晶片級封裝基板之製法，其中，該電性接觸墊係為打線墊、凸塊焊墊、植球或針墊。
12. 如申請專利範圍第9項之晶片級封裝基板之製法，復包括形成該增層結構之前，先於該介電層及第一線路層上進行粗糙化製程。
13. 如申請專利範圍第7項之晶片級封裝基板之製法，復包括形成該第一線路層之後，於該介電層及第一線路層上進行粗糙化製程。
14. 如申請專利範圍第7項之晶片級封裝基板之製法，其中，該介電層係為具有玻纖材料之介電層。
15. 如申請專利範圍第7項之晶片級封裝基板之製法，其中，該晶片級封裝基板之面積大於其所供接置之晶片的面積為1.1至1.5倍。