CN104183626A - 超结半导体器件的终端结构及其制造方法 - Google Patents
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Abstract
一种超结半导体器件的终端结构，其包括：一种导电类型的半导体基板，在所述半导体基板之上的同种或另一种导电类型的外延半导体层，在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域，或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。一种制造超结半导体器件终端结构的方法，其包括：在第二次生长和之后若干次生长的外延半导体层表面，通过图案化的抗腐蚀掩膜，对终端区进行选择性离子注入，通过高温驱入，在终端区形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列。根据本发明的超结半导体器件的终端结构及其制造方法，其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。
Description
技术领域
本发明涉及超结半导体器件的终端结构和制造超结半导体器件终端结构的方法，具体是涉及一种具有渐变深度的某种导电类型掺杂区域的终端结构。
背景技术
目前，功率器件在日常生活、生产等领域的应用越来越广泛。但是传统功率器件反向耐压和导通电阻之间存在严重的制约关系。超结的发明打破了该制约关系，是半导体功率器件发展史上的一个里程碑。
超结半导体器件有源区的漂移层设有交替排列的p型列和n型列，二者遵循电荷平衡的关系。在器件的反向阻断状态下，耗尽层会从p型列和n型列之间的pn结扩大到两侧，在低电场下使p型列和n型列全部耗尽，形成本征耐压层，从而对超结半导体器件提供较高的耐压。但是，考虑终端区设计，传统的终端结构会使终端区的耐压远低于有源区，使半导体器件在终端区发生提前击穿。
鉴于此，期望提供一种具有高反向耐压能力和可靠性，并且与有源区制造工艺兼容的高压超结半导体器件的终端结构及其制造方法。
发明内容
简言之，本发明包括一种用于超结半导体器件的终端结构以及制造超结半导体器件终端结构的方法。
一种超结半导体器件的终端结构，其包括：一种导电类型的半导体基板，在所述半导体基板之上的同种或另一种导电类型的外延半导体层，在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域，或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。
一种制造超结半导体器件终端结构的方法，其具有下述步骤：
(i)在一种导电类型的重掺杂半导体基板上生长同种或另一种导电类型的外延层；
(j)在外延层表面通过光刻工艺形成设计图案的抗蚀剂掩膜及抗蚀剂开口；
(k)通过经图案化的抗蚀剂掩膜，选择性地注入与步骤(a)外延层不同导电类型的杂质离子；
(l)去除抗蚀剂掩膜并激活注入离子；
(m)在步骤d的半导体晶片上继续生长与步骤(a)外延层同种导电类型的外延层；
(n)重复多次包括步骤(b)、(c)、(d)、(e)的步骤循环，用于形成具有所希望的厚度的漂移层，每层外延层表面具有比前一层外延层数量更多，位置更靠近终端区边缘的抗蚀剂开口图案，即离子注入区域；
(o)生长最后一层与步骤(a)同种导电类型的外延层；
(p)进行高温驱入即扩散步骤，形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列；
在本发明的一个实施例中，所述半导体基板和外延半导体层为n型导电类型，所述终端区注入区域为多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域。
在本发明的另一个实施例中，所述半导体基板和外延半导体层为n型导电类型，所述终端区注入区域为多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。
根据本发明，获得一种用于超结半导体器件的终端结构及其制造方法，其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。
附图说明
图1是根据本发明的第一优选实施例用于制造n型外延的半导体器件终端结构的局部截面示意图。
图2是描述用于制造图1中示出的超结半导体器件终端结构的初始步骤的第一横截面图。
图3是描述在图2所示的步骤之后用于制造超结半导体器件终端结构的步骤的第二横截面图。
图4是描述在图3所示的步骤之后用于制造超结半导体器件终端结构的步骤的第三横截面图。
图5是描述在图4所示的步骤之后用于制造超结半导体器件终端结构的步骤的第四横截面图。
图6是描述在图5所示的步骤之后用于制造超结半导体器件终端结构的步骤的第五横截面图。、
图7是描述在图6所示的步骤之后用于制造超结半导体器件终端结构的步骤的第六横截面图。
图8是描述在图7所示的步骤之后用于制造超结半导体器件终端结构的步骤的第七横截面图。
图9是根据本发明的第二优选实施例用于制造n型外延的半导体器件终端结构的局部截面示意图。
具体实施方式
下面结合附图对本发明作进一步详细描述。
虽然结合这里的具体实施例来描述本发明，但一些改变和修改对于本领域的技术人员而言是显而易见的，其不脱离本发明的真实精神。因此，本发明并非是通过这里的具体描述来进行理解，而是通过所附权利要求来进行理解。
指示层或区域的导电类型的字母“n”或“p”的右上角处的上标“+”指示该层或区域是相对重掺杂的。指示层或区域的导电类型的字母“n”或“p”的右上角处的上标“-”指示该层或区域是相对轻掺杂的。
图1-8一般性地示出了根据本发明的第一优选实施例用于制造n型外延的半导体器件终端结构。
图1是示意性地示出根据本发明的第一优选实施例的超结半导体器件的终端结构的横截面图。参考图1，本发明涉及的超结半导体器件的终端结构位于有源区周围，所述终端结构包围有源区。
现参考图2，示出了半导体晶片的局部视图，该半导体晶片包括n+衬底1和第一n型外延层2a。如这里所用的，对导电类型的引用限于所描述的实施例。然而，本领域技术人员知道，p型导电类型能够与n型导电类型调换，并且器件仍然是功能正确的(即，第一或第二导电类型)。因此，如这里所用的，对n或p的应用还可以意味着n和p或者p和n可以被替换。
现参考图3，用本领域已知的技术，形成如5a所示的抗蚀剂掩膜和如6a所示的抗蚀剂开口。将例如硼离子的p型杂质离子如箭头所示的方向通过抗蚀剂开口注入第一n型外延层2a。抗蚀剂掩膜5a和抗蚀剂开口6a，以及所注入的p型杂质离子剂量，应联合设计，以平衡如图1所示的p型列4和p型列所夹的n型列的电荷。其后，用本领域已知的技术，激活所注入的p型杂质离子并去除抗蚀剂掩膜5a。
现参考图4，通过硅外延生长以厚度为5至20μm的第二n型外延层2b。用本领域已知的技术，形成如5b所示的抗蚀剂掩膜和如6b所示的抗蚀剂开口。将例如硼离子的p型杂质离子如箭头所示的方向通过抗蚀剂开口注入外延层2b。其后，用本领域已知的技术，激活所注入的p型杂质离子并去除抗蚀剂掩膜5b。
现参考图5，通过硅外延生长以厚度为5至20μm的第三n型外延层2c。用本领域已知的技术，形成如5c所示的抗蚀剂掩膜和如6c所示的抗蚀剂开口。将例如硼离子的p型杂质离子如箭头所示的方向通过抗蚀剂开口注入外延层2c。其后，用本领域已知的技术，激活所注入的p型杂质离子并去除抗蚀剂掩膜5c。
现参考图6，通过硅外延生长以厚度为5至20μm的第四n型外延层2d。用本领域已知的技术，形成如5d所示的抗蚀剂掩膜和如6d所示的抗蚀剂开口。将例如硼离子的p型杂质离子如箭头所示的方向通过抗蚀剂开口注入外延层2d。其后，用本领域已知的技术，激活所注入的p型杂质离子并去除抗蚀剂掩膜5d。其后，通过硅外延生长第五n型外延层2e，参考图7所示。
现参考图8，用本领域已知的技术，进行高温驱入步骤(即扩散)，形成多条连续p型柱。
图9示出了根据本发明的第二优选实施例用于制造n型外延的半导体器件终端结构。第二优选实施例类似于第一优选实施例，除了最终高温驱入步骤后终端区形成的独立球状p型注入区，而非连续p型柱。可以通过调整多次外延层2a至2d的厚度以及p型离子注入的剂量和扩散时间来控制在终端区形成独立p型注入区或连续p型柱。
通过上述实例阐述了本发明，同时也可以采用其他实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (9)
1.一种超结半导体器件的终端结构，其包括：
一种导电类型的半导体基板；
在所述基板的表面上的同种或另一种导电类型的外延半导体层；
在所述外延半导体层的终端区域，具有多条深度渐变的连续柱状半导体掺杂区域；
在所述连续柱状半导体掺杂区域，具有与外延半导体层相异的导电类型。
2.根据权利要求1所述的结构，其特征在于：多条连续柱状半导体掺杂区域，从最靠近有源区的第1条到最靠近半导体器件边缘的第n条，具有从外延半导体层上表面至半导体基板逐渐减小的深度。
3.一种超结半导体器件的终端结构，其包括：
一种导电类型的半导体基板；
在所述基板的表面上的同种或另一种导电类型的外延半导体层；
在所述外延半导体层的终端区域，具有多条深度渐变的由若干独立球状半导体掺杂区域组成的列；
在所述独立球状半导体掺杂区域，具有与外延半导体层相异的导电类型。
4.根据权利要求3所述的结构，其特征在于：在外延半导体层的某一纵向位置上，形成一列由若干竖直排列的独立球状半导体掺杂区域组成的列。
5.根据权利要求3所述的结构，其特征在于：在外延半导体层的多个纵向位置上，形成如权利要求4所述的由若干竖直排列的独立球状半导体掺杂区域组成的列。
6.根据权利要求5所述的结构，其特征在于：从最靠近有源区的第1个纵向位置上的独立球状半导体掺杂区域列到最靠近半导体器件边缘的第n个纵向位置上的独立球状半导体掺杂区域列，每列最靠近基板的独立球状掺杂区域具有从外延层上表面至半导体基板逐渐减小的深度。
7.根据权利要求5所述的结构，起特征在于：从最靠近有源区的第1个纵向位置上的独立球状半导体掺杂区域列到最靠近半导体器件边缘的第n个纵向位置上的独立球状半导体掺杂区域列，每列独立球状掺杂区域的数量逐渐减少，每列相对于前一列减少的数量可以是小于该掺杂列所包含的独立球状掺杂区域总数量的任意数目。
8.一种超结半导体器件终端结构的制造方法，其特征在于，该方法包括以下步骤：
(a)在一种导电类型的重掺杂半导体基板上生长同种或另一种导电类型的外延层；
(b)在外延层表面通过光刻工艺形成设计图案的抗蚀剂掩膜及抗蚀剂开口；
(c)通过经图案化的抗蚀剂掩膜，选择性地注入与步骤(a)外延层不同导电类型的杂质离子；
(d)去除抗蚀剂掩膜并激活注入离子；
(e)在步骤d的半导体基板上继续生长与步骤(a)外延层同种导电类型的外延层；
(f)重复多次包括步骤(b)、(c)、(d)、(e)的步骤循环，用于形成具有所希望的厚度的漂移层，每层外延层表面具有比前一层外延层数量更多，位置更靠近终端区边缘的抗蚀剂开口图案，即离子注入区域；
(g)生长最后一层与步骤(a)同种导电类型的外延层；
(h)进行高温驱入即扩散步骤，形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列。
9.根据权利要求7所述的制造方法，其特征在于：所述的多次外延层，每层具有厚度为5至20μm的相等或相异的厚度。
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|---|---|---|---|---|
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| CN109037310A (zh) * | 2018-08-08 | 2018-12-18 | 电子科技大学 | 一种超结功率器件终端结构及其制备方法 |
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Cited By (6)
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|---|---|---|---|---|
| CN108054196A (zh) * | 2017-12-08 | 2018-05-18 | 深圳市晶特智造科技有限公司 | 半导体功率器件的终端结构、半导体功率器件及其制作方法 |
| CN108054196B (zh) * | 2017-12-08 | 2020-09-04 | 南京溧水高新创业投资管理有限公司 | 半导体功率器件的终端结构及其制作方法 |
| CN109037310A (zh) * | 2018-08-08 | 2018-12-18 | 电子科技大学 | 一种超结功率器件终端结构及其制备方法 |
| CN109037310B (zh) * | 2018-08-08 | 2020-12-29 | 电子科技大学 | 一种超结功率器件终端结构及其制备方法 |
| CN109509784A (zh) * | 2018-12-04 | 2019-03-22 | 无锡新洁能股份有限公司 | 一种多次外延的超结终端结构及其制作方法 |
| CN109509784B (zh) * | 2018-12-04 | 2024-02-09 | 无锡新洁能股份有限公司 | 一种多次外延的超结终端结构及其制作方法 |
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