CN104081529A - 抗变化的金属氧化物半导体场效应晶体管 - Google Patents

抗变化的金属氧化物半导体场效应晶体管 Download PDF

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Abstract

使用高K、金属栅极“后沟道”工艺制造抗变化的金属氧化物半导体场效应晶体管（MOSFET)。空腔在间隔区之间形成，间隔区形成在具有独立的漏极区和源极区的阱区上，并且之后凹槽形成至阱区中。有源区在凹槽中形成，包括可选的窄的高掺杂层（基本上是掩埋外延层），在高掺杂层上形成第二未掺杂层或者轻掺杂层，第二未掺杂层或者轻掺杂层是沟道外延层。利用低温外延生长，通过单个或多个δ掺杂、或平板掺杂，可以实现低掺杂外延层下方的高掺杂。在沟道外延层上生成高K介电叠层，在高K介电叠层上、在空腔边界内形成金属栅极。在本发明的一个实施方式中，多晶硅盖或者非晶硅盖被添加在金属栅极的顶部上。

Description

抗变化的金属氧化物半导体场效应晶体管
相关申请的交叉引用
本申请要求2011年8月22日递交的美国临时专利申请No.61/526,033和2011年12月8日递交的美国临时专利申请No.61/568,523的利益。
技术领域
本发明总体涉及金属氧化物半导体场效应晶体管（MOSFET)的制造，尤其涉及为阈值电压在其他相同的晶体管之间的再现性而制造的MOSFET。
背景技术
带有高K（高介电常数）的金属栅极叠层的金属氧化物半导体（MOS）场效应晶体管（MOSFET)的阈值电压的随机变化（σVT）是由一些主要因素引起的：（i）在阱中和在栅极下方的袋形注入区中的随机掺杂波动（RDF)，其中，随机掺杂波动引起耗尽层厚度的变化；（ii）由蚀刻栅极的轮廓的随机变化导致的、引起栅极电极的长度的随机变化的线边缘粗糙度（LER）；以及（iii）由于栅极材料的颗粒结构导致的、引起局部功函数的随机变化的金属栅极粒度（MGG）。存在第四变化（有效沟道长度的随机变化）的来源，被称为随机扩展波动（RXF），由将沟道与源极扩展或者漏极扩展分开的结的位置的统计变化引起。然而，随着MOSFET变小，RDF，LER和RXF的影响增加，并成为确定σVT的主要因素。第一影响，RDF，最近得到了强烈关注。在漏极扩展位置的随机性RXF具有两个主要来源：a）由于散射引起的注入离子的最后位置的改变；以及，b）受激活和随后的热处理影响的源极/漏极扩展离子的活性和位置的改变。
本领域众所周知的是，随着MOSFET走向越来越精细的尺寸，因此阈值电压σVT的变化严重破坏阈值电压在其他相同的晶体管中的再现性。这个影响是必然的，并且其对使用数百万个几乎最小尺寸的晶体管的互补金属氧化物半导体（CMOS）静态随机存取存储器（SRAM）的影响尤其严重。超薄的绝缘体上硅（SOI）结构（例如，全耗尽型SOI（FDSOI）和三维晶体管（FinFET和Tri-Gate）的开发在很大程度上是由于需求而被促动，以减少RDF引起的阈值差σVT。这个趋势远离更传统的体硅MOS制造，不利地影响了成本和可用性。在图4中示出通过后栅极工艺形成的标准的体硅MOSFET的剖面400。在一种导电类型的体硅410上，形成相反导电类型的漏极区和源极区420。在整个MOSFET晶体管上形成SiO2隔离层430，具有用于到相应的漏极端子和源极端子的连接470的开口。在MOSFET的后栅极工艺中，通过具有形成在SiO2层的上方的间隔区440而形成栅极。SiO2被去除且通常被其上形成有金属栅极460的高K介电叠层450所代替。在某些实施方式中，间隔区通过重复沉积和刻蚀工艺来形成。
Asenov等在“Suppression of Random Dopant-Induced Threshold VoltageFluctuations in Sub-0.1-μm MOSFETs with Epitaxial andδ-Doped Channels”（IEEETransactions on Electron Devices，第46卷，第8期，1999年8月，第1718-1724页）描述解决RDF问题的一种方法。这个方法符合体硅晶体管，并且没有与FinFET和FDSOI相关联的相同的成本惩罚。这个方案具有三个关键部件：a）在紧接栅极氧化物的下方放置薄的、近似10纳米的、最小掺杂的外延层；b）在薄的外延层的远离栅极介电界面的边界处放置具有非常高浓度的用于NMOS设备的受主或用于PMOS设备的施主的更薄的层；以及，c）在未掺杂的外延层和高度掺杂的较薄的层的下方并入中度重掺杂的阱层。Fujita等已在他们的论文“Advanced Channel Engineering Achieving Aggressive Reduction of VT Variationfor Ultra-Low-Power Applications”（Electron Devices Meeting(IEDM),2011IEEEInternational,第32.3.1-32.3.4页,2011年12月5-7日）中描述了相似的结构。图5中示出这样的外延式晶体管的剖面500。在通过牺牲栅极氧化物的沟道掺杂注入之后和在形成牺牲多晶硅栅极和源极漏极区525之前，外延层510沉积在整个硅晶片上。在一些情况下，例如，在Hokazono.A等的“25-nm Gate LengthnMOSFET With Steep Channel Profiles Utilizing Carbon-Doped Silicon Layers（AP-Type Dopant Confinement Layer）”（Electron Devices,IEEE Transactions onElectron Devices,第58卷,第5期,第1302-1310页,2011年五月）中，在外延之前引入碳以延迟在源极/漏极注入激活期间掺杂扩散进低掺杂的外延区。然而，这是非常困难的任务，并且实验已经显示由于后续处理步骤造成分布劣化，这导致掺杂渗透进低掺杂外延层。
Roy等在“Random Dopant Fluctuation Resistant“Bulk”MOSFETs withEpitaxial Delta Doped Channels”（Ultimate Integration in Silicon(ULIS)Conference,Glasgow,Scotland,2007）中在解决薄的外延层时进一步放大了这些概念，在已知的45nmCMOS技术的上下文中加上δ层，具有35nm的栅极长度。在每种情况下，模拟临界的δ层掺杂如同它具有狄拉克δ函数的深度分布，即，掺杂离子分布在不同的薄层中。在所有情况下，实现了由于RDF造成的阈值电压σVT的统计变化的大幅降低。在这些模拟中，δ掺杂层通常耗尽，并且该层提供用于来调整阈值电压的标称值的工具。然而，高温处理将充分地改变掺杂分布，影响期望的益处。尽管众所周知某些互补掺杂物（例如碳）可以至少在n-沟道设备中在热处理期间延迟运动，但该问题依然存在。
栅极结构的从二氧化硅或者氮氧化物上的多晶硅到高K栅极介电叠层上的金属的最近的改变已经改变了工艺顺序。（本文和随后的权利要求中用到的高K或者高介电常数指的是高于二氧化硅的介电常数（K=3.9）的介电常数；超过6的有效介电常数K将会是优选的高K电介质。）这对于“后栅极”工艺流程尤其正确。在这个工艺中，虽然看似完整的晶体管，其中在多晶硅栅极的每一侧具有氧化物和/或氮化硅侧壁间隔区，但栅极实际上是牺牲的结构。栅极结构和下面的保护性氧化物被刻蚀掉，露出硅表面。然后，采用这样的步骤顺序：a）沉积高K栅极电介质，通常通过原子层沉积；b）沉积具有受控的功函数的金属栅极来设置阈值电压；以及，c）沉积坚固的栅极材料，通常为掺杂的非晶硅。在许多情况下，上述顺序增加化学机械抛光步骤来确保各个层的定位。然而，这个结构没有克服由RDF、LER或RXF造成的缺陷。与前栅极工艺相比，在“后栅极”工艺中的金属的形态减少被认为是MGG的改变。
因此，找到与体硅MOS制造兼容的解决方案将是有利的，该解决方案将克服由于RDF、RXF和LER引起的缺陷同时总体保持标准的体硅MOS制造的成本优势和相对简单性。如果同时实现RDF、RXF和LER的减少将是更加有利的。
附图说明
视为本发明的主题在说明书的结尾处的权利要求中具体指出且明确声明。参照附图，从下面的详细描述中，本发明的上述和其它目的、特征、和优点将变得明显。
图1为根据本发明的原理制造的MOSFET的剖面示意图。
图2A为示出根据本发明的实施方式的带有浅沟槽隔离和适当注入的芯阱的衬底的剖面示意图。
图2B为示出根据本发明的实施方式的多晶硅栅极和漏极/源极注入的剖面示意图。
图2C为示出根据本发明的实施方式的多晶硅栅极间隔区、漏极/源极扩展区和重漏极/源极注入的剖面示意图。
图2D为示出根据本发明的实施方式的多晶硅栅极和漏极/源极硅化的剖面示意图。
图2E为示出根据本发明的实施方式的沉积第一层间电介质的剖面示意图。
图2F为示出根据本发明的实施方式的进行化学/物理抛光（CMP）后裸露的多晶硅栅极的剖面示意图。
图2G为示出根据本发明的实施方式的通过牺牲多晶硅栅极而形成的空腔的剖面示意图。
图2H为示出根据本发明的实施方式的从空腔内形成至阱中的凹槽的剖面示意图。
图2I为示出根据本发明的实施方式的在凹槽内形成的第一层和第二层的剖面示意图。
图2J为示出根据本发明的实施方式的在空腔内形成的高介电层、金属栅极层和可选的多晶硅盖的剖面示意图。
图2K为示出根据本发明的实施方式的形成有栅极的MOSFET晶体管的剖面示意图。
图3A为示出用于短沟道晶体管的常规掺杂分布的示意图。
图3B为示出根据本发明的实施方式的在后沟道工艺方案中实现的掺杂分布的示意图。
图3C为示出根据本发明的实施方式的用在后沟道工艺方案中的δ掺杂分布的示意图。
图3D为示出根据本发明的实施方式的用在后沟道工艺方案中的多个δ掺杂分布的示意图。
图3E为示出根据本发明的实施方式的用在后沟道工艺方案中的、可以通过低温掺杂外延或者通过厚掺杂层的原子层沉积实现的平板掺杂分布的示意图。
图4为标准体硅MOSFET的剖面示意图（现有技术）。
图5为外延沟道MOSFET的剖面示意图（现有技术）。
图6为根据本发明的实施方式的后沟道MOSFET的剖面示意图。
图7为根据本发明的实施方式的还包括δ层的后沟道MOSFET的剖面示意图。
具体实施方式
抗变化的金属氧化物半导体场效应晶体管使用高K、金属、“后沟道”工艺来制造。在具有独立的源极区和漏极区的阱区上形成的间隔区之间，形成空腔以及随后阱区中的凹槽。有源区形成在可选的薄的高掺杂层的顶部上，未掺杂的或轻掺杂的外延层形成在薄的高掺杂层上。利用低温外延生长（不超过750℃但优选不超过650℃）、通过单个或多个δ掺杂、或平板掺杂，可以实现低掺杂外延层下方的高掺杂。这种外延生长可以使用传统的低温外延、分子束外延或者原子层沉积来实现。高K介电叠层形成在上层或外延层上，在高K介电叠层上、在空腔边界内形成金属栅极。在本发明的一实施方式中，多晶硅或者非晶硅的盖加在金属栅极的顶部上。
根据本发明的原理，为了形成MOSFET的沟道而在空腔内形成非常轻掺杂的低温（例如750℃或者更低，优选不超过650℃）外延层的导致“后沟道”工艺的步骤并入制造工艺减少掺杂物从低掺杂外延层下方的重掺杂区域（或者如果没有使用这样的重掺杂区域，则从阱）扩散到低掺杂外延层中。低掺杂外延层减少随机掺杂波动（RDF）引起的MOSFET的阈值电压的改变。外延生长保持在晶体管结构中引入或者储存的应力来提高设备性能。通过牺牲的多晶硅栅极的开口的刻蚀减少由在漏极和源极扩展注入物的边缘的横向位置的改变引起的随机沟道长度波动，即随机扩展波动（RXF）。在低掺杂外延层的下方添加增加掺杂的可选层减少短沟道效应和与线边缘粗糙度（LER）相关的阈值电压波动。还提供一种调整阈值电压到期望值的方法。在下面描述的段落中，将假定使用重掺杂的第一层，通常为外延层，尽管对于这个发明它是可选的。
现参考图1，图1示出根据本发明的原理制造的MOSFET100的示例性的且非限制性的剖面图。在衬底110（例如硅片）中制造阱120，阱由硅或者硅-锗构成，并且通常掺杂成每cm31018到1019个离子。根据需要的晶体管类型（分别是N型沟道或者P型沟道），该阱可以是P型阱或者N型阱。二氧化硅（SiO2）或者氮化二氧化硅层185提供MOSFET100的正确操作所需的表面区域中的隔离。在阱区内形成低掺杂区130和高掺杂区132的组合的源极区和漏极区，每个这样的源极区和漏极区通过牺牲的多晶硅栅极195彼此分开，尽管具有一些扩散以将每个区稍微延伸至牺牲的多晶硅栅极195的下方。每个高掺杂区132具有硅化物区135，用于电连接到形成的MOSFET的源极和漏极并且减少接入电阻。在类似传统的MOS工艺或者“后栅极”工艺的工艺中并且如下文更详细地描述，以传统方式形成在低掺杂源极区或者漏极区130上的间隔区150用于限定MOSFET的栅极区。在某些实施方式中，间隔区可以通过两个步骤形成，如本领域技术人员所知的。浅槽115分开相邻的晶体管。
在间隔区150所限定的空腔内，凹槽形成至阱120中，并且新的有源区在其中形成，并且之后与“后栅极”制造方法一致地完成。最后的晶体管结构由多个层形成，其结构对本发明是独特的。处理顺序最小化在该结构中隐含的非常陡峭的扩散梯度的热暴露，确保外延层中的低掺杂浓度，并且增加阈值电压在其他相同的晶体管中的再现性。在这个实施方式中，有源沟道包括可选的第一高掺杂层160（例如高掺杂外延δ层）和无掺杂或者轻掺杂的沟道外延层170。无掺杂或者轻掺杂的外延层具有通常在0到1017离子/cm3范围内的掺杂浓度。第一层通常在1012离子/cm3到1014离子/cm3范围内掺杂。在这种情况下，由于该第一层160非常薄并且在极端情况下是单层的事实，因此使用面浓度。第一层160的厚度通常是0.3纳米到15纳米之间，然而外延层170的厚度是1纳米到25纳米。在外延层170上，形成具有0.5纳米到3纳米之间的通常有效的氧化物厚度的高K介电叠层180。在高K介电叠层180的顶部上形成具有40纳米到200纳米的通常厚度的金属栅极190。在本发明的一个实施方式中，多晶硅盖195作为一层添加在金属栅极190的顶部上。介电层140进一步用作这个结构的一部分。因此应当理解，本发明覆盖但不限于在上文描述的完整MOSFET结构100以及MOSFET的包括层160（可选的）、层170、层180和层190、以及可选的层195的沟道区。将两个凹陷层160且尤其是外延层170并入“后栅极”结构最小化在该结构中隐含的非常陡峭的扩散梯度的热暴露，并且因此增大阈值电压在其他相同的晶体管中的再现性。因此，应该理解，并入层160和层170导致“后沟道”MOSFET结构，该MOSFET结构提供本文讨论的优于现有技术“后栅极”MOSFET结构的益处。
图2A至图2K示意性地示出为实现“后沟道”MOSFET（其中，沟道包括两个不同材料的层，这两个不同材料的层之一或两者可以是外延层）所采取的示例性而非限制性的工艺步骤。在通常但可能不是唯一的情况下，这些材料都是硅，仅通过他们的掺杂浓度区分。图2A示出剖面200A，其中通过生成浅槽隔离115并注入适当的阱120来制造衬底110用于所需的晶体管。为了至少电绝缘的目的，SiO2或者氮化的SiO2层185在整个表面上形成，或者在其他实施方式中在部分表面上形成。这样的层185的厚度可以在2纳米和8纳米之间，通常是3.5纳米，但不限于此。在图2B中，示出剖面200B，使用适当的制造掩膜，例如通过沉积和定向刻蚀，形成牺牲的多晶硅栅极195的构造。如果以及当需要和/或合适时，还通过SiO2层185注入或任何其它的袋形注入（没有示出）来形成漏极和源极扩展区130。
在图2C中，剖面200C示出由氮化物沉积或者氮化物和氧化物的组合的沉积来形成间隔区150。然后进行利用竖向冲击或者锥形冲击的各向异性刻蚀。这选择性地腐蚀沉积的侧壁材料，使得平行于晶片表面的区域被移除，但是垂直或者锥形部分保留下来。在某些实施方式中，间隔区通过重复沉积和刻蚀工艺形成。在第一沉积和刻蚀步骤后，通过离子注入、等离子体浸没掺杂或者适当的工艺来形成浅漏极/源极扩展。然后，执行另一沉积和刻蚀步骤来将漏极/源极与沟道分隔开。之后，通常使用间隔区150作为掩膜，可以注入重掺杂源极区和漏极区132。在一些情况下（没有示出），额外的硅或者硅/锗可以被沉积来在原始硅表面的上方提升源极区和漏极区的顶部并且将压缩应变插入P沟道MOSFET中。也可以通过部分刻蚀源极区和漏极区以及硅/锗(Si:Ge)或者硅/碳（Si:C）压力源（在一些情况具有Σ型）的外延再生长来嵌入该压力源。在图2D中，剖面200D示出清除SiO2层185的某些区域，以暴露例如漏极区和源极区132。应该注意，形成间隔区150的各向异性刻蚀也可以清除保护性氧化物185。然后，硅化材料被沉积来在漏极区、源极区和多晶硅栅极区中形成硅化物层135。硅化材料可以包括但不限于镍、铂或者钯，其与预定区域起反应来在栅极195和源极区和漏极区132上形成导电性硅化物。图2E示出沉积有第一层间电介质140的剖面200E，在图2F中，剖面200F示出化学/机械抛光（CMP）第一层间电介质140直到多晶硅栅极195的硅化物层135后的结果。应该注意，多晶硅栅极195上的硅化物层135通过这个步骤可以失去或者可以不失去。在这方面，应该注意，这里提供的所有值和范围都是仅仅是示范性的，并且不应该被考虑为限制本发明的范围。
在工艺的这一点上，形成待使用“后沟道”工艺制造的栅极。这通过使用保护性光刻胶810涂覆区域，然后使该光刻胶图案化来实现，如图2G的剖面200Ｇ所示。在图案化后，光刻胶保护不被刻蚀的其它设备。接下来，选择自对准的刻蚀工艺，其选择用于牺牲的栅极材料以及其倾向不以显著的方式刻蚀间隔区150和其他氧化物（图2G）。然后，空腔820在间隔区150之间限定的且没有被保护性光刻胶层810保护的区域中形成。任何保留的多晶硅栅极195以及在空腔820内的SiO2层185被刻蚀掉。
图2H示出剖面200H，其描述在保持保护性光刻胶层810的同时凹槽910从空腔820内形成至阱120中的工艺步骤。自对准的选择性刻蚀工艺（优选定向刻蚀）可以用于在硅中形成5纳米到25纳米的凹槽。根据本发明以及进一步在图21（剖面200I）中示出的，可选的δ外延层160形成在凹槽910中，在可选的δ外延层160上生长轻掺杂或者无掺杂的外延层170。外延层160可以称为掩埋外延层且外延层170可以称为沟道外延层。通常，掩埋外延层和沟道外延层会是与阱相同的导电类型。沟道外延层170可以由硅构成，但是在某些情况中，使用硅和锗的某些组合或者替选的与下面的衬底相容的半导体材料生长低掺杂层可以是有利的。外延层170的厚度被控制使得层170的顶表面优选但不仅限于与层185下面的硅表面一致，尽管层170的表面相对于间隔区185的下表面可以略微凹陷。如图2I所示，层185的下表面与层170的上表面一致。结合未掺杂外延层170的厚度、随后形成的高K栅极叠层厚度和金属栅极功函数来选择δ层160的掺杂浓度，以定义最后需要的阈值电压。这些操作可以使用原子层沉积或者低温外延、分子束外延或其他合适的工艺来执行。因此，对于以35纳米或者更精细的工艺制造的晶体管σVT的改变将在50-100mV的范围内，当本发明以相同的尺寸工艺实现时，σVT的改变被降低到20-40mV范围内。因此，基本标准体硅MOS制造工艺可以与本文公开的本发明一起使用且不需要依靠现有技术提出的复杂的解决方案。
本领域的普通技术人员将明白，形成在图2H中示出的凹槽910的自对准刻蚀步骤牺牲可能已扩散到沟道区中的任何源极扩展离子或者漏极扩展离子。这些离子的位置反映源自离子注入期间的散射事件和/或高温激活工艺（900℃或者更高）的改变。凹槽910的形成消除这些改变。使用多个低温工艺中的任一个来重新建立沟道最小化源极扩展离子和漏极扩展离子的移动，基本上消除了他们对RXF的贡献。该扩展的重叠部分的刻蚀改善静电完整性，提高导通电流并且减少叠加电容。
根据本发明的实施方式，低温（例如300℃-750℃）外延工艺用于形成层160和层170（图2I）。虽然重要的是与层160的耗尽相关联的电荷基本上是平面的，但具有可以支持这个需求的多个替选的掺杂策略和相应的掺杂分布。在图3B到图3E中代表性地示出这些分布。在图3A到图3E中，Z=0点在高K介电叠层180和外延层170之间的界面处。作为参考，从Z=0到Z=10nm的区域代表外延层170的在源极区和漏极区之间的中点处获得的公称厚度。图3A示出代表一般晶体管构造的沟道掺杂分布。在标准工艺中，存在形成晶体管的阱和沟道区域的多个注入。图3A的分布代表沟道的中间，伴随阱注入、阈值电压注入和袋形注入的综合效应。总的阱深通常是200nm到400nm，但是图3都示出最靠近栅极的75nm。在常规的CMOS技术中，这个区域通常高度掺杂有浅的“阈值电压”注入和袋形注入。
图3B示出简单的“后沟道”结构的阱分布，其中最靠近栅极的高掺杂区已经被刻蚀掉并且被非常低的掺杂的、可能未掺杂的外延层取代。在其他情况下，层160具有非常高的掺杂浓度，例如，1019离子/cm3到1021离子/cm3，这使层160的形成尤其关键。图3C示出的第一种情况示出单一“δ”掺杂层，该掺杂层近似于具有1012到1013掺杂离子/cm2（相当于每cm31020或1021个掺杂离子）的半导体单层。这样的层可以通过具有原位掺杂的低温外延或通过原子层沉积形成。在设备的预期操作中，整个“δ”层将被离子化，有助于限定目标阈值电压。图3C示出如Asenov等在论文“Suppression of Random Dopant-Induced ThresholdVoltage Fluctuations in Sub-0.1-μm MOSFETs with Epitaxial andδ-DopedChannels”（IEEE Transactions on Electron Devices，第46卷，第8期，1999年8月，第1718-1724页）中所描述的、而根据本发明在后沟道工艺的环境中所使用的δ掺杂分布的示意图。图3D示出多个“δ”掺杂层，如果沉积工艺阻止单层中的足够的掺杂离子的充分活化，可能需要该多个“δ”掺杂层。在这种情况下，所有δ层将被离子化，以设置适当的阈值电压。图3E示出替选实施方式，其中层160非常高掺杂的，但是或多或少通过其厚度而均匀，其厚度可以是几纳米。再次，该层可以通过低温外延或者原子层沉积形成。除了图3B中的简单的后沟道示例，所有这些情况需要层160中的非常高的峰值掺杂浓度，每cm3约1019到1021或者更多活性掺杂离子。
图3B到图3E中的各种分布区别在于他们对衬底偏压的敏感度。最不敏感的结构是如图3C所示的纯的“δ”掺杂，并且最敏感的是如图3E所示的“平板”掺杂。其他情况是中间的。
形成层160和层170的步骤后，并且如图2J（剖面200J）中所示，高K介电叠层180形成在空腔820中、沟道外延层170上。可以期望该叠层具有超过6的有效介电常数K。高K介电叠层180由薄的SiO2层（通常为1nm或者更少）构成，用高K介电层覆盖，通常并入铪的氧化物或者氮氧化物。在高掺杂层160后的所有层（如果使用）使用低温（不超过900℃，优选不超过750℃，更优选不超过650℃）沉积法形成。如果本发明用在也包括通过其他制造技术形成的晶体管的集成电路中，则高掺杂层160后的所有层（如果使用）需要在用于整个集成电路的所有高温操作已执行后形成，从而这些层不被加热到超过900℃，更优选不被加热到超过750℃或650℃。此后，沉积所需的栅极金属以形成层190，其中主要针对其功函数以及制造考虑选择栅极金属。可选的，制造工艺可以需要多晶硅盖或者非晶硅盖来保护。图2K示出剖面200K，该剖面200K描述在使用例如CMP去除过量的高K介电层180、金属层190和多晶硅层195之后的结构。下文，通过例如添加第二介电层（没有示出）且此后继续添加包括但不限于形成金属连接层的额外的工艺步骤，工艺可以继续进行。对于N型MOS晶体管或者P型MOS晶体管，需要不同种类的金属栅极以并入适合于所需的NMOS阈值电压和PMOS阈值电压的功函数。
图6示出根据本发明的实施方式的后沟道MOSFET的剖面图600。因此，源极区和漏极区420之间的沟道区通过在形成透入阱区410的空腔的间隔区440之间选择性地刻蚀来去除，并且如上文的进一步解释。进行选择性的外延生长以形成低掺杂沟道区610。高K介电区450形成栅极绝缘层，在栅极绝缘层上形成栅极材料460。图7示出根据本发明的另一实施方式的后沟道MOSFET的剖面示意图700。因此，通过在由间隔区440形成的空间之间选择性刻蚀来移除沟道区，如上文更详细地解释。在利用高K介电绝缘层450和栅极材料460密封沟道之前，高掺杂的层710（例如，上文讨论的外延δ层）首先形成在沟道区中，之后进行选择性的外延生长以形成低掺杂沟道区610。
因此，本领域普通技术人员应该理解，“后沟道”工艺的实施方式包括在MOSFET的刻蚀到漏极区和源极区之间的阱区的空腔的凹槽中建立MOSFET的沟道。沟道可以包括形成在空腔的凹槽中生长的未掺杂或者轻掺杂的外延层。在本发明的一个实施方式中，在生长未掺杂或者轻掺杂的外延层之前，在空腔的凹槽中形成初始层，该初始层是单δ层或者多δ层或者平板掺杂区域。一旦根据本发明的原理形成沟道，则近似于“后栅极”工艺完成该方法。
此处公开的发明描述了可以是N型阱或者P型阱并且因此分别适用于PMOS晶体管或者NMOS晶体管的沟道的常规的阱。此外，部分耗尽型SOI（绝缘体上硅）晶体管的静电特征充分相似于体硅半导体，使得本发明中描述的所有技术同样适用于部分耗尽型SOI设备。本领域的普通技术人员将容易理解本发明可以适用于以多种方式使用，包括所有的晶体管或者其中部分晶体管是使用本文公开的技术制造的集成电路。进一步，尽管本文中参考优选实施方式描述本发明，但本领域技术人员将容易理解，在不脱离本发明的精神和范围的前提下，其它的应用可以取代本文中所描述的。因此，本发明应该仅仅被下面包括的权利要求限制。

Claims (93)

1.一种金属氧化物半导体场效应晶体管MOSFET，包括：
在衬底上形成的阱；
漏极区；
与所述漏极区分离的源极区，所述源极区和漏极区形成在所述阱的顶部中；
凹槽，所述凹槽形成在所述阱中并且延伸通过所述源极区和所述漏极区中的每个的边缘；
沟道外延层，所述沟道外延层形成在所述凹槽中且接触所述沟道外延层具有的所述源极区及所述漏极区；
高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及
金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。
2.如权利要求1所述的MOSFET，其中，所述沟道外延层具有0到1017离子/cm3范围内的掺杂浓度。
3.如权利要求1所述的MOSFET，其中，所述凹槽具有如下之一：垂直侧壁、锥形侧壁。
4.如权利要求1所述的MOSFET，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过900℃的工艺形成。
5.如权利要求1所述的MOSFET，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过750℃的工艺形成。
6.如权利要求1所述的MOSFET，其中，没有掺杂物从所述源极区和所述漏极区扩散到所述沟道外延层。
7.如权利要求1所述的MOSFET，其中，所述沟道外延层的厚度在1纳米和25纳米之间。
8.如权利要求1所述的MOSFET，其中，所述高介电常数的介电叠层的有效氧化物厚度在0.5纳米和3纳米之间。
9.如权利要求1所述的MOSFET，其中，所述金属栅极层的厚度在40纳米和200纳米之间。
10.如权利要求1所述的MOSFET，其中，所述高介电常数的介电叠层是如下之一：铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物。
11.如权利要求1所述的MOSFET，其中，所述高介电常数的介电叠层具有至少为6的介电常数。
12.如权利要求1所述的MOSFET，还包括在所述阱上形成的栅极间隔区，所述栅极间隔区限定所述凹槽的侧壁的侧壁位置。
13.如权利要求12所述的MOSFET，其中，所述栅极间隔区位于所述阱上的氧化物上。
14.如权利要求1所述的MOSFET，还包括如下之一：
在所述高介电常数的介电叠层上形成的多晶硅盖；以及
非晶硅盖。
15.如权利要求1所述的MOSFET，还包括在所述的凹槽的底部且在所述沟道外延层的下方的掩埋外延层，所述掩埋外延层具有比所述沟道外延层高的掺杂浓度。
16.如权利要求15所述的MOSFET，其中，所述掩埋外延层具有每平方厘米1012个离子和1013个离子之间的且具有狄拉克δ函数分布的离子掺杂浓度。
17.如权利要求15所述的MOSFET，其中，所述掩埋外延层是基本上在多数单一平面中的离子掺杂，每个单一平面具有每平方厘米1012个离子和1013个离子之间的掺杂浓度，其中每个单一平面的掺杂浓度分布具有相应深度的狄拉克δ函数分布。
18.如权利要求15所述的MOSFET，其中，所述掩埋外延层是具有每立方厘米1019个掺杂离子和1021个掺杂离子之间的掺杂度的平板。
19.如权利要求18所述的MOSFET，其中，所述掩埋外延层具有0.3纳米和15纳米之间的厚度。
20.如权利要求1所述的MOSFET，其中，所述阱是如下之一：P型阱、N型阱。
21.一种具有第一导电类型的半导体区且在所述半导体区中具有第二导电类型的源极区和漏极区的金属氧化物半导体场效应晶体管MOSFET，包括：
凹槽，所述凹槽形成在具有垂直侧壁或者锥形侧壁的阱中并延伸通过各所述源极区和漏极区的边缘；
沟道外延层，所述沟道外延层形成在所述凹槽中；
高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及
金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。
22.如权利要求21所述的MOSFET，其中，所述沟道外延层具有0到1017离子/cm3范围内的掺杂浓度。
23.如权利要求21所述的MOSFET，其中，所述沟道外延层的厚度在1纳米和25纳米之间。
24.如权利要求21所述的MOSFET，还包括在所述的凹槽的底部且在所述沟道外延层的下方的掩埋外延层，所述掩埋外延层具有比所述沟道外延层高的掺杂浓度。
25.如权利要求24所述的MOSFET，其中，按照基本上单个平面中的掺杂浓度，所述掩埋外延层的掺杂度是每平方厘米1012个掺杂离子和1013个掺杂离子之间，其中掺杂浓度分布具有狄拉克δ函数。
26.如权利要求24所述的MOSFET，其中，按照基本上多个单一平面中的掺杂浓度，所述掩埋外延层的掺杂度是每平方厘米1012个掺杂离子和1013个掺杂离子之间，其中每个单一平面的掺杂浓度分布是相应深度的狄拉克δ分布。
27.如权利要求24所述的MOSFET，其中，所述掩埋外延层是平板，其中，所述掩埋外延层的掺杂度是每立方厘米1019个掺杂离子和1021个掺杂离子之间。
28.如权利要求24所述的MOSFET，其中，所述掩埋外延层的厚度是0.3纳米和15纳米之间。
29.一种具有第一导电类型的半导体区且在所述半导体区中具有第二导电类型的源极区和漏极区的金属氧化物半导体场效应晶体管MOSFET，包括：
凹槽，所述凹槽形成在具有垂直侧壁或者锥形侧壁的阱中并延伸通过各所述源极区和漏极区的边缘；
掩埋外延层，所述掩埋外延层形成在所述凹槽中且具有第一掺杂度和第一层厚度；
沟道外延层，所述沟道外延层形成在所述掩埋外延层上，所述沟道外延层具有第二掺杂度和第二层厚度，所述掩埋外延层具有比所述沟道外延层的掺杂度高的掺杂度，所述沟道外延层接触所述源极区和漏极区；
高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及
金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。
30.如权利要求29所述的MOSFET，其中，所述第二掺杂度是每立方厘米0个掺杂离子和1017个掺杂离子之间。
31.如权利要求29所述的MOSFET，其中，所述第二层厚度在1纳米和25纳米之间。
32.如权利要求29所述的MOSFET，其中，按照基本上单个平面中的掺杂浓度，所述第一掺杂度是每平方厘米1012个掺杂离子和1013个掺杂离子之间，其中掺杂浓度分布具有狄拉克δ函数。
33.如权利要求29所述的MOSFET，其中，按照基本上多个单一平面中的掺杂浓度，所述第一掺杂度是每平方厘米1012个掺杂离子和1013个掺杂离子之间，其中每个单一平面的掺杂浓度分布是相应深度的狄拉克δ分布。
34.如权利要求29所述的MOSFET，其中，所述第二层厚度在0.3纳米和15纳米之间。
35.如权利要求29所述的MOSFET，其中，所述掩埋外延层是具有每立方厘米1019个掺杂离子和1021个掺杂离子之间的掺杂度的平板。
36.一种用于制造金属氧化物半导体场效应晶体管MOSFET的方法，包括：
在衬底中形成第一导电类型的阱区；
在所述阱区的至少一部分上形成二氧化硅层；
在所述阱的在所述二氧化硅上方的第一区中形成多晶硅栅极；
形成源极区和漏极区，所述源极区在所述阱区的邻近所述第一区的第二区中形成，所述漏极区在所述阱区的邻近所述第一区且与所述第二区分离的第三区中形成；
在所述多晶硅栅极的两侧的二氧化硅上形成间隔区；
清除所述二氧化硅层的至少一部分；
在所述多晶硅栅极上以及所述漏极区和所述源极区的至少一部分上形成导电层；
在至少所述第一区、所述第二区和所述第三区上形成第一层间电介质；
抛光所述层间电介质以暴露所述多晶硅栅极的顶表面或者所述多晶硅栅极上的所述导电层；
牺牲所述多晶硅栅极和所述多晶硅栅极上的任何剩余的导电层以在所述间隔区之间形成空腔；
清除所述二氧化硅的所述空腔内的部分；
在所述空腔内选择性地刻蚀凹槽至所述阱中；
在具有第一掺杂度的所述凹槽中形成沟道外延层；
在所述沟道外延层上形成高介电常数的介电叠层；并且
在所述高介电常数的介电叠层上形成金属栅极层。
37.如权利要求36所述的方法，其中，所述沟道外延层具有0到1017离子/cm3范围内的掺杂浓度。
38.如权利要求36所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过900℃的工艺形成。
39.如权利要求36所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过650℃的工艺形成。
40.如权利要求36所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过750℃的工艺形成。
41.如权利要求40所述的方法，其中，所述MOSFET是具有通过不同工艺制造的其它晶体管的集成电路的一部分，其中在所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层形成后，所述集成电路的温度不超过750℃。
42.如权利要求36所述的方法，其中，所述第一导电类型是如下之一：负（N）导电类型、正（P）导电类型。
43.如权利要求36所述的方法，其中，形成间隔区还包括：
各向同性地沉积间隔区材料。
44.如权利要求43所述的方法，其中，形成间隔区还包括：
使用竖向冲击各向异性地刻蚀。
45.如权利要求36所述的方法，其中，清除所述二氧化硅的所述空腔内的部分包括去除3纳米到8纳米之间的栅极氧化层。
46.如权利要求36所述的方法，其中，形成导电层包括：
沉积硅化材料。
47.如权利要求46所述的方法，其中，所述硅化材料选自镍、铂、钯中的至少一种。
48.如权利要求36所述的方法，其中，抛光所述层间电介质还包括：
去除所述多晶硅栅极上的所述导电层。
49.如权利要求36所述的方法，其中，使用化学物理抛光CMP执行抛光。
50.如权利要求36所述的方法，其中，选择性的刻蚀包括去除所述空腔内的10纳米到20纳米之间的阱材料。
51.如权利要求36所述的方法，其中，形成沟道外延层包括使用如下之一：
原子层沉积、低温外延、分子束外延。
52.如权利要求36所述的方法，其中，所述沟道外延层厚度在1纳米到25纳米之间。
53.如权利要求36所述的方法，其中，所述高介电常数的介电叠层是如下之一：铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物。
54.如权利要求36所述的方法，其中，所述高介电常数的介电叠层的有效氧化物厚度在0.5纳米和3纳米之间。
55.如权利要求36所述的方法，其中，所述金属栅极层的厚度在80纳米到200纳米之间。
56.如权利要求36所述的方法，还包括：
在所述空腔内选择性地刻蚀凹槽至所述阱中之后且在所述空腔中形成所述沟道外延层之前，在空腔中形成具有比所述沟道外延层的掺杂度大的掺杂度的掩埋外延层。
57.如权利要求56所述的方法，其中，所述掩埋外延层厚度在0.3纳米和15纳米之间。
58.如权利要求56所述的方法，其中，所述掩埋外延层具有每平方厘米1012个离子和1013个离子之间的且具有狄拉克δ函数分布的离子掺杂浓度。
59.如权利要求56所述的方法，其中，所述掩埋外延层具有基本上在多个单一平面中的离子掺杂，其中每个单一平面的掺杂浓度分布具有相应的深度的狄拉克δ分布。
60.如权利要求56所述的方法，其中，所述掩埋外延层是平板，其中，所述掩埋外延层的掺杂度是每立方厘米1019个掺杂离子和1021个掺杂离子之间。
61.如权利要求36所述的方法，还包括：
在所述空腔中的金属层上形成盖。
62.如权利要求61所述的方法，其中，所述盖由如下之一构成：多晶硅、非晶硅。
63.一种用于金属氧化物半导体场效应晶体管MOSFET的制造方法，所述方法包括：
在阱上形成多晶硅栅极并且使用所述多晶硅栅极作为掩膜以形成源极区和漏极区；
在所述多晶硅栅极的两侧形成间隔区；
牺牲所述多晶硅栅极以在间隔区之间形成空腔；
刻蚀掉所述空腔内的任何保护性氧化物；
在所述空腔内选择性地刻蚀凹槽至所述阱中；
在所述凹槽中形成具有第一掺杂度和第一层厚度的掩埋外延层；以及
在所述凹槽中的所述掩埋外延层上形成沟道外延层，所述沟道外延层具有第二掺杂度和第二层厚度，所述掩埋外延层具有比所述沟道外延层的掺杂度高的掺杂度，所述沟道外延层接触所述源极区和漏极区。
64.如权利要求63所述的方法，还包括：
在所述空腔中的所述沟道外延层上形成高介电常数的介电叠层；以及
在所述空腔中的所述高介电常数的介电叠层上形成金属栅极层。
65.如权利要求64所述的方法，其中，所述高介电常数的介电叠层的厚度在0.5纳米和3纳米之间。
66.如权利要求64所述的方法，其中，所述金属栅极层的厚度在40纳米和200纳米之间。
67.如权利要求63所述的方法，其中，选择性的刻蚀包括去除所述空腔内的10纳米和20纳米之间的阱材料。
68.如权利要求63所述的方法，其中，形成每个外延层包括使用如下之一：原子层沉积、低温外延、分子束外延。
69.如权利要求63所述的方法，其中，第一层厚度是0.3纳米和15纳米。
70.如权利要求63所述的方法，其中，所述掩埋外延层具有每平方厘米1012个离子和1013个离子之间的离子掺杂浓度，并且所述离子掺杂浓度按如下之一分布：
在单一平面中的狄拉克δ函数；在多个平面中的狄拉克δ函数。
71.如权利要求63所述的方法，其中，所述掩埋外延层具有每立方厘米1019个掺杂离子和1021个掺杂离子之间的掺杂度。
72.如权利要求63所述的方法，其中，所述沟道外延层具有每立方厘米0个掺杂离子和1017个掺杂离子之间的离子掺杂浓度。
73.如权利要求63所述的方法，其中，所述沟道外延层厚度在1纳米和25纳米之间。
74.如权利要求63所述的方法，其中，所述高介电常数的电介质是如下之一：铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物。
75.如权利要求63所述的方法，还包括：
在所述空腔中的金属层上形成盖。
76.如权利要求75所述的方法，其中，所述盖由如下之一构成：多晶硅、非晶硅。
77.一种用于金属氧化物半导体场效应晶体管MOSFET的制造方法，所述方法包括：
在阱上形成多晶硅栅极并且使用所述多晶硅栅极作为掩膜以形成源极区和漏极区；
在所述多晶硅栅极的两侧形成间隔区；
牺牲所述多晶硅栅极以在间隔区之间形成空腔；
在所述空腔内选择性地刻蚀凹槽至所述阱中；
在所述凹槽中形成具有一沟道外延层厚度的沟道外延层；
在所述沟道外延层上形成高介电常数的介电叠层；以及
在所述高介电常数的介电叠层上形成金属栅极层。
78.如权利要求77所述的方法，其中，所述沟道外延层具有0到1017离子/cm3范围内的掺杂浓度。
79.如权利要求77所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过900℃的工艺形成。
80.如权利要求77所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过750℃的工艺形成。
81.如权利要求77所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过650℃的工艺形成。
82.如权利要求77所述的方法，其中，所述MOSFET是具有通过不同工艺制造的其它晶体管的集成电路的一部分，其中在所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层形成后，所述集成电路的温度不超过750℃。
83.如权利要求77所述的方法，所述高介电常数的介电叠层的厚度在0.5纳米和3纳米之间。
84.如权利要求77所述的方法，所述金属栅极层的厚度在40纳米和200纳米之间。
85.如权利要求77所述的方法，其中，选择性的刻蚀包括去除所述空腔内的10纳米和20纳米之间的阱材料。
86.如权利要求77所述的方法，其中，形成所述沟道外延层包括使用如下之一：原子层沉积、低温外延、分子束外延。
87.如权利要求77所述的方法，其中，所述沟道外延层厚度是1纳米和25纳米。
88.如权利要求77所述的方法，所述高介电常数的介电叠层是如下之一：铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物。
89.如权利要求77所述的方法，还包括：
在所述空腔中的金属层上形成盖。
90.如权利要求89所述的方法，其中，所述盖由如下之一构成：多晶硅、非晶硅。
91.一种用于金属氧化物半导体场效应晶体管MOSFET的制造方法，所述方法包括：
在阱上形成多晶硅栅极并且使用所述多晶硅栅极作为掩膜以形成源极区和漏极区；
在所述多晶硅栅极的两侧形成间隔区；
牺牲所述多晶硅栅极以在间隔区之间形成空腔；
在所述空腔内选择性地刻蚀凹槽至所述阱中；
在所述凹槽中形成沟道外延层；
在所述沟道外延层上形成介电层；以及
在所述介电层上形成栅极层。
92.如权利要求91所述的方法，还包括：
在形成所述沟道外延层之前，在所述凹槽的底部形成掩埋层。
93.如权利要求92所述的方法，其中，所述掩埋层具有比所述沟道外延层的掺杂度高的掺杂度。
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