CN104050122B - 自适应反向信道均衡 - Google Patents

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Abstract

一种自适应反向信道均衡技术。在预选的训练期间确定总的均衡值。在预选的训练期间确定总的平衡均衡值。基于总的均衡值和总的平衡均衡值确定发送器均衡系数。利用发送器均衡系数通过串行链路发送数据。

Description

自适应反向信道均衡
优先权
本申请要求Yun He和Sanjib Sarkar于2013年3月15日提交的、名称为“AdaptiveBackchannel Equalization(自适应反向信道均衡)”的美国临时申请61/801,014的优先权。
技术领域
本发明的实施例涉及快速互连。更具体地，本发明的实施例涉及快速串行链路以及相关联的发送器控制。
背景技术
快速串行输入/输出(I/O)接口最近已经以8-10Gbit的速度为目标。以这样的速度提供可靠的数据通信通常是复杂的并且有挑战性，因为符号间干扰(ISI)、随机和确定性抖动、串扰和电源噪声可能会严重使信号劣化，这导致在接收侧恢复信号很难。例如，在PCIe(第三代)规范中，定义了交互反向信道均衡协议。该协议允许链路伙伴交换信息并为每个接收器分配时间窗来调整其链路伙伴的发送器设定。然而，协议没有详细说明接收器自适应的方法，但是链路伙伴的发送器侧必须响应其请求。
使用链路均衡的现有解决方案需要每个平台和插入卡分别为可靠的操作进行特征化和配置。这结合了个体平台定制，对电气验证来说呈现了巨大的逻辑困难。
发明内容
根据本发明的第一方面，提供一种用于自适应反向信道均衡的方法，包括：确定在训练期间的总的均衡值；确定在预选的训练期间的总的平衡均衡值；基于所述总的均衡值和所述总的平衡均衡值确定发送器的发送器均衡系数；确定接收器的连续时间线性均衡器(CTLE)峰值设置，其中，所述接收器耦合到所述发送器；以及基于所述发送器均衡系数和所述CTLE峰值设置通过串行链路发送数据，其中，确定所述CTLE峰值设置包括通过以下方式确定CTLE峰值变化：如果第一决定反馈均衡器(DFE)抽头超过最大能力的第一预选百分比，则增加CTLE峰值；以及如果第二DFE抽头具有与所述第一DFE抽头相反的幅度并且超过第一DFE第一抽头幅度的第二预选百分比，则减少CTLE峰值。
根据本发明的第二方面，提供一种用于自适应反向信道均衡的装置，包括：前馈均衡器模块，其用于：确定在训练期间的总的均衡值，确定在预选的训练期间的总的平衡均衡值，基于所述总的均衡值和所述总的平衡均衡值确定发送器的发送器均衡系数，并且通过确定接收器的连续时间线性均衡器(CTLE)峰值变化来确定所述接收器的CTLE峰值设置，其中，确定所述CTLE峰值变化包括：如果第一决定反馈均衡器(DFE)抽头超过最大能力的第一预选百分比，则增加CTLE峰值；以及如果第二DFE抽头具有与所述第一DFE抽头相反的幅度并且超过第一DFE第一抽头幅度的第二预选百分比，则减少CTLE峰值；以及链路控制器，其用于基于所述发送器均衡系数和所述CTLE峰值设置通过串行链路发送数据。
附图说明
通过示例的方式而不是限制的方式在附图的图中说明了本发明的实施例，在附图中，相同的附图标记代表相同的元件。
图1是具有可使用自适应反向信道均衡的链路的计算机系统的一个实施例的框图。
图2是对应于自适应均衡过程的一个实施例的计时序列。
图3描述了自适应均衡过程的一个实施例中进行分析的数据模式。
图4是用于计算平衡均衡和总体均衡的示例技术的流程图。
图5是示例均衡映射。
图6描述了使用自适应反向信道均衡的实施例的发送器均衡和接收器连续时间线性均衡器(CTLE)峰值调整的收敛轨迹。
图7描述了包括外围部件互连快速(PCIe)兼容架构的计算系统的实施例。
图8描述了包括分层堆栈的PCIe兼容互连架构的实施例。
图9描述了将在互连架构内生成或接收到的PCIe兼容请求或分组的实施例。
图10描述了用于PCIe兼容互连架构的发送器和接收器对的实施例。
图11描述了计算系统的框图的实施例。
图12描述了计算系统的框图的另一个实施例。
图13描述了计算系统的框图的又一个实施例。
具体实施方式
在下列描述中，阐述了多个具体细节。然而，可不用这些具体细节实施本发明的实施例。在其它示例中，公知电路、结构和技术没有详细描述以免模糊对说明书的理解。
用于提供自适应链路均衡的当前的一个解决方案是基于发送器优化执行接收器眼睛裕量(margin)测试。其经过发送器的每个均衡设置，并且通过利用时间裕量和/或电压裕量的测试性设计(DFT)功能来测试接收器裕量。在眼睛裕量测试彻底经过所有的链路伙伴的发送器均衡设置之后，选择与在测试期间获取的最高裕量相对应的发送器均衡。基于发送器优化的眼睛裕量测试典型地在系统启动时由BIOS运行，但也可以集成到PCIe控制器或系统代理中。其可以被称为“软件均衡”，它具有许多缺点。这些缺点包括下述一个或多个。
基于发送器优化的眼睛裕量显著增加了开机时间，因为它需要一整套针对链路伙伴的发送器均衡设置的裕量测试。由于这是在加电期间执行的，所以它意味着对用户体验的负面影响。基于发送器优化的眼睛裕量每次运行不会产生相同的结果。裕量测试的可靠性与停留时间直接相关，在所述停留时间中接收器添加时间和/或电压中的额外压力，同时检查比特误码率。为了获得可靠的结果，充分的裕量测试可能需要几分钟才能完成。
基于发送器优化的眼睛裕量需要插入卡来在加电时通知第三代PCIe兼容，并提供额外的复位信号。这些额外的要求可能造成系统互操作性问题。基于发送器优化的眼睛裕量可选择引入系统稳定性风险的设置。基于发送器优化的眼睛裕量只着眼于裕量并且不知道内部接收器状态。其可以选择把接收器放在靠近内部电路的稳定性边缘的边界条件的设置。
基于发送器优化的眼睛裕量只能从不同的预先设置进行选择，这限制了链路性能改进。预先设置是可能的均衡设置的一小部分，且优化设置与平台相关，它可能与预先设置不对应。许多接收器模拟设置非常依赖于处理、操作温度和电压。将新的接收器参数增加到眼睛裕量测试，以指数方式增加了优化时间并且在真实世界系统中不能实现。缺少自调整接收器配置的能力是对链路性能改善的另一限制。
图1是具有可以利用自适应反向信道均衡的链路的计算机系统的一个实施例的框图。在一个实施例中，链路是PCIe兼容链路。例如，PCIe 3代或更高版本兼容链路。在这个例子中的计算机系统包括处理器100、链路伙伴150和信道170。在一个实施例中，链路伙伴150包括PCIe 3代兼容发送器160。在一个实施例中，发送器160在发送器模拟前端(TxAFE)块161中实施三抽头(tap)均衡FIR滤波器。三抽头FIR滤波器由TX均衡系数{Cm1，C0和Cp1}分别控制。Cm1是前标抽头(pre-cursor tap)，C0是主标抽头(main cursor tap)和Cp1是后标抽头(post cursor tap)。发送器160将二进制数据流转换为差分模拟信号，并且根据系数{Cm1，C0和Cp1}均衡输出TXP和TXN。发送信号连接到信道170。
在一个实施例中，处理器100实现第3代PCIe接收器110。来自信道输出的减弱和降级的信号RXP和RXN耦合到接收器110。连续时间线性均衡器(CTLE)块111放大并决定输入信号。CTLE 111具有接收自动增益控制系数(AGCCoef)的可变增益放大器，以及接收CTLEPeak系数(CTLEPeak)的频率峰值均衡器。CTLE 111在输出端outp、outn提供了稳定的差分信号给决定反馈均衡器(DFE)块112。DFE 112由决定反馈均衡器系数(DFECoef)调整。
一旦该差分信号由DFE 112补偿，则提供给采样器块116用于对数字数据和误差进行采样。采样器116操作以确定DFE输出信号vxp、vxn在时钟信号ck的上升沿或下降沿是高于还是低于基准，比如基准电压。
在一个实施例中，如果DFE电压大于零，则对应于数字数据“1”。如果DFE电压小于0，则对应于数字数据“0”。如果DFE电压的幅度在基准电压水平(例如vref)以上，例如，100mV、150mV、或者其它可选数值，则其对应于数字误差“1”。如果DFE电压的幅度低于相同的基准电压水平，则其对应于数字误差“0”。用于数据和误差信息的逻辑电平可在不同的实施例中反转或者在不同方案中编码，这样在不同的时间，逻辑电平反转。
数据和误差信号被提供给最小均方(LMS)误差块115和连续时间偏移取消(CTOC)块114，其分别提供决定反馈均衡器系数(DFECoef)、自动增益控制系数(AGCCoef)、和CTLE偏移校正系数(CTOCCoef)至DFE 112和CTLE 111。DFECoef、数据和误差信号被提供给时钟和数据恢复(CDR)块117，其生成接收器数据和时钟输出RxData和Rxclk，并且提取采样相位信息pi_dac1来控制相位内插器块113。该相位内插器根据pi_dac1混合输入PLL时钟CLKPLL1和CLKPLLQ，并且产生piclk输出到DFE块112。
在一个实施例中，自适应反向信道均衡块120在初始链接训练期间，连同AGCCoef和DFECoef一起分析数据和误差信号。在本文描述的技术中，反向信道均衡可以在硬件中利用自适应调谐来选择对于接收器最佳的发送器均衡设置{Cm1，C0和Cp1}。在一个实施例中，该技术包括选择通过硬件自适应而自适应达到峰值的连续时间线性均衡器(CTLE)。一个实施例使硬件自适应实现能够满足反向信道平衡的第三代PCIe的要求。在一个实施例中，该技术使用梯度搜索策略用于快速收敛。一般来说，可被任何具有决定反馈平衡器(DFE)的接收器采用。
这里描述的技术可以提供一个或多个以下优点。在一个实施例中，发送器均衡系数和接收器CTLE峰值设置被联合优化，这是链路性能中最关键的两个参数。可提高电气鲁棒性。电裕量越高则链路稳定性就越好。在一个实施例中，本文所述的机制需要相对较小的占用空间，并且适应第三代PCIe的设计。
在一个实施例中，本文描述的技术可以在每航道(lane)的基础上运行，并且可在每个航道的整个均衡空间上进行优化。相反，基于眼睛裕量的发送器优化是每束(两航道)或每个端口(所有航道)，并且只能在用于束或端口的预先设置中进行选择。
图2是对应于自适应均衡过程的一个实施例的计时序列。在一个实施例中，自适应均衡可以通过驻留在模拟前端(AFE)中的数字有限状态机(FSM)来提供。在一个实施例中，FSM控制接收器电路，计算优化的均衡设置，并在训练期间同I/O(例如，PCIe)系统代理(SA)或控制器进行通信。图2的例子关于PCIe训练；但是，本文描述的技术可以应用到不同的接口并且不限于PCIe。
在一个实施例中，在PCIe控制器开始速度变化(例如，到第三代数据速率)210后，接收器电路经过第一采集序列(ACQ)215。接收器尝试在ACQ 215期间锁定位，同时聚合时钟和数据恢复环(CDR)、自动增益控制(AGC)、决定反馈均衡(DFE)和连续偏移取消(CTOC)。当ACQ 215完成时，接收器达到给定默认链路伙伴发送器均衡和接收器CTLE峰值设置的最佳操作条件。
在一个实施例中，自适应均衡开始于ACQ 215的结束。在一个实施例中，使用前馈均衡(FFE)通过查找过均衡和平衡均衡的梯度来进行整体链路评估。在一个实施例中，均衡的梯度被用于在迭代220的前半段驱动发送器均衡自适应，并在迭代260的后半段联合优化发送器均衡(TxEQ)和接收器CTLE(RxCTLE)。
在一个实施例中，FFE被用来计算新的TxEQ和RxCTLE系数，并且将这些新的值传送到系统代理。系统代理然后与链路伙伴传送这些新设置，并等待新的值在SA段有效。在一个实施例中，自适应均衡然后可以执行预选数量的迭代，以确保TxEQ和RxCTLE最终达到最佳设置。在PCIe中，例如，24ms是最大训练时间并且本文所述的过程可在1.5ms或更少时间内完成，者显著提高了系统性能。
图3示出了在自适应均衡过程的一个实施例中进行分析的数据模式。在一个实施例中，数据模式“x101x”和“x010x”在DFE误差采样器中被分析以搜索整体均衡的指示。在一个实施例中，3个位的中间是采样位，其被比较并用于自适应均衡过程。在一个实施例中，采样位与基准电压(+vref，-vref)进行比较。
在一个实施例中，如果中间的单个转换位低于收敛基准电压，而非转换位高于基准电压，则这被认为是欠均衡的(under-equalized)，如图3中的A所示。在一个实施例中，公式Δcp1+Δcm1＝-1用于代表欠均衡。在一个实施例中，如果中间的单个转换位大于所述收敛基准电压，而非转换位低于基准电压，则这被认为是过均衡的(over-equalized)，如图3中的B所示。在一个实施例中，公式Δcp1+Δcm1＝+1用于表示过均衡。在自适应均衡过程中，使用变量“TEQ”，使得如果过均衡则TEQ＝+1且如果欠均衡则TEQ＝-1，并且如果是平衡的均衡则TEQ＝0。
在一个实施例中，数据模式“x1100x”和“x0011x”由DFE误差采样器进行分析以搜索平衡均衡的指示。两个中间位的电压幅度与收敛基准电压进行比较。在一个实施例中，如果中间的第一位超过收敛基准电压，而第二位低于基准电压，则被认为是“预拍超重(pre-shoot overweight)”，如图3中的C所示。在一个实施例中，如果中间的第一位低于收敛基准电压，而第二位高于基准电压，则被认为是“去加重超重(de-emphasis overweight)”，如图3中的D所示。在自适应均衡过程中，使用变量“BEQ”，使得如果去加重超重则BEQ＝+1且如果预拍超重则BEQ＝-1，并且如果均衡是平衡的，则BEQ＝0。
在一个实施例中，在FFE训练段期间(例如，64k UI时间窗)，在其中对输入位流进行采样，并通过数据模式分析进行过滤以收集TEQ和BEQ统计。用于总的TEQ和BEQ计算的示例流程图在图4中示出。图4的例子是用于64k UI的训练窗；但是，也可以支持更长或更短的其它训练窗。
FFE TxEQ训练段从UI计数为零开始410。如果UI计数大于指定的窗口(例如，64K)420，则执行新的TxEQ值计算430，并且FFE TxEQ训练段结束440。如果UI计数不大于指定的窗口420，则执行总均衡(TEQ)检测450。在一个实施例中，如上所述，执行TEQ检测。所检测到的TEQ值被添加到总TEQ(teq_total)460。
然后执行平衡均衡(BEQ)470。在一个实施例中，如上所述执行BEQ检测。所检测到的BEQ值被添加到总的BEQ(beq_total)480。UI计数递增490，并且重复该过程重复。
一旦计算出总的TEQ和总的BEQ值，则可以计算新的TxEQ值。在下面的说明中，Δcpl表示TxEQ去加重系数变化，Δcml表示TxEQ预拍系数变化，+Δc0表示主抽头变化。在一个实施例中，利用下面的等式：
在一个实施例中，如果包括全面展开(FS)等级、低频(LF)等级以及系数极性的边界条件得到满足，那么Δcm1、Δc0和Δcp1被添加到当前TxEQ以计算新的值。如果不满足边界条件，则Δcm1、Δc0和Δcp1根据边界条件而应用。
在一个实施例中，在自适应迭代的后半段(如图2所示)，FFE可以用来联合优化TxEQ和RxCTLE。在一个实施例中，CTLE是具有依赖于过程、电压和温度(PVT)的特性的模拟电路。其也可以服从部分到部分变化。
在一个实施例中，数字峰值索引0-15的例子被分配以代表CTLE均衡的程度。0代表平带响应，或无均衡；1表示均衡略有增加；以及15表示最大量的均衡。数字索引仅仅是一个例子，其它参数可以按照相同的原理被应用。
典型地，CTLE的更高峰值设置导致将均衡脉冲扩展到随后的UI，这会导致在短信道和中等信道中的过度均衡。常见的征兆是低(或负)的DFE值，其试图对来自CTLE的过度EQ脉冲进行纠正。
当DFE为取消由CTLE造成的过均衡而过度工作时，可能会出现裕量和链路稳定性问题。在某些情况下，当DFE可以单独处理符号间干扰(ISI)时，CTLE峰值为零是足够的。CTLE可以提高ISI显著时的长信道中的链路性能。
在一个实施例中，CTLE适应性可以通过AGC和DFE环控制。在一个实施例中，在以初始峰值＝0的TxEQ迭代的第一阶段(见图2)后开始CTLE自适应。之后，Δpeak代表CTLE峰值变化并且下面可用于CTLE自适应。
当DFE第一抽头超过操作能力50％(这表示显著的ISI)时，Δpeak＝+1；
当DFE第二抽头在第一抽头的相反方向并且超过第一抽头幅度的50％(这表明CTLE过均衡)时，Δpeak＝-1；以及
服从AGC饱和与CTLE峰值范围的边界条件而应用Δpeak。
操作能力是可编程的值，其代表跨越一组信道条件用于决定反馈均衡器的合理范围。
图5是示例性均衡映射。预先设置P4、P7、反转的P7(rP7)和P8代表自适应均衡过程的示例性初始TxEQ设置。图5的均衡映射是用于所有链路伙伴TxEQ系数组合的接收器裕量的指标图。横轴是TxEQ后标值并且纵轴是前标值。对于每对标后和标前值，根据在采样实例处DEF输出相对于基准电压(例如vref)的均方差(MSE)而测量接收器裕量。
在图5的例子中，组520中的单元格(cell)是具有过高的最终MSE值的TxEQ设置，组530和560中的单元格是具有适度高的最终MSE值的TxEQ设置，组540中的单元格是具有可接受但不是最有的最终MSE值的TxEQ设置，以及组550中的单元格是具有期望的最终MSE值的TxEQ设置。在一个实施例中，自适应均衡过程从不同的起始TxEQ设置(包括P4、P7、反转的P7(rP7)和P8)收敛到组550内相同的单元格551。
如图6所示的例子是从TxEQ预先设置P4开始的收敛轨迹。对于第3代PCIe反向信道均衡，例如，可以运行60次迭代，其中前30次迭代调整链路伙伴TxEQ且接收器CTLEPeak设置为0，而后30次迭代执行TxEQ和RxCTLE联合优化。也可以使用其它大于或小于60的迭代次数。曲线610示出的是TxEQ C0收敛的轨迹，曲线630示出的是TxEQ Cm1收敛的轨迹，曲线620示出的是TxEQ Cp1收敛的轨迹，以及线640示出的是CTLEPeak收敛的轨迹。为了对比的目的还绘制了MSE改进660。
在一个实施例中，自适应均衡可以从不同的初始TxEQ设置(包括P7、P4、P8、反转的P7)开始。在一个实施例中，初始接收器CTLEPeak固定为0。在一个实施例中，对于不同的初始设置，最终收敛的TxEQ系数和接收器CTLEPeak是相同的。在典型条件下，60次迭代需要大约为1.5mS，远低于第3代PCIe规范要求的指定的24mS培训窗口。
如上所述，这里描述的技术可以用于PCI或PCIe架构中。一种互连结构架构包括外围部件互连(PCI)快速(PCIe)架构。PCIe的主要目标是使来自不同厂商的部件和设备能够在开放式架构中相互操作，跨越多个细分市场；客户端(台式和移动)、服务器(标准版和企业版)以及嵌入式和通信设备。PCI快速是对于各种未来的计算和通信平台定义的一种高性能、通用I/O互连。某些PCI属性，比如它的使用模式、加载-存储架构以及软件接口，已经通过其修改进行保持，而以前的并行总线实现已经被替换为高度可扩展的、完全串行的接口。更近版本的PCI快速利用点到点互连的优点、基于交换机的技术、以及分组化协议，来实现新水平的性能和特征。功率管理、服务质量(QoS)、热插/拔支持、数据完整性以及误差处理是由PCI快速所支持的一些高级特征。
参考图7，示出了由互连一组部件的点对点链路组成的结构的实施例。系统700包括处理器705以及耦合到控制器中心715的系统存储器710。处理器705包括任何处理元件，诸如微处理器、主机处理器、嵌入式处理器、协处理器、或其它处理器。处理器705通过前侧总线(FSB)706耦合到控制器中心715。在一个实施例中，FSB 706是如下所述的串行点对点互连。在另一个实施例中，链路706包括符合不同互连标准的串行、差分互连架构。
系统存储器710包括任何存储设备，例如随机存取存储器(RAM)、非易失性(NV)存储器、或可由系统700中的设备访问的其它存储器。系统存储器710通过存储器接口716耦合到控制器中心715。存储器接口的例子包括双数据速率(DDR)存储器接口、双信道DDR存储器接口、以及动态RAM(DRAM)存储器接口。
在一个实施例中，控制器中心715是根中心、根复合体、或在外围组件互连快速(PCIe或PCIE)互连层级中的根控制器。控制器中心715的例子包括芯片组、内存控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥以及根控制器/中心。术语“芯片组”通常是指两个物理上分离的控制器中心，即存储器控制器中心(MCH)耦合到互连控制器中心(ICH)。注意，当前的系统通常包括与处理器705集成的MCH，而控制器715以下述类似的方式与I/O设备进行通信。在一些实施例中，通过根复合体715可选地支持端对端路由。
这里，控制器中心715通过串行链路719耦合到交换机/桥720。输入/输出模块717和721(其也可被称为接口/端口717和721)包含/实现分层协议栈，以提供控制器中心715和交换机720之间的通信。在一个实施例中，多个设备能够被耦合到交换机720。
交换机/桥720从设备725向上游(即朝向根复合体向上一层级)路由分组/信息到控制中心715，以及从处理器705或系统存储器710向下游(即，从根控制器向下一层级)到设备725。在一个实施例中，交换机720被称为多个虚拟的PCI到PCI桥设备的逻辑组件。设备725包括任何耦合到电子系统的内部或外部设备或部件，如I/O设备、网络接口控制器(NIC)、插入卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪和其它输入/输出设备。通常在PCIe术语中，如设备被称作为端点。尽管没有特别示出，但设备725可以包括PCIe至PCI/PCI-X桥，以支持传统的或其它版本的PCI设备。PCIe中的端点设备通常归类为传统的PCIe或根复合体集成端点。
图形加速器730也通过串行链路732耦合到控制器中心715。在一个实施例中，图形加速器730耦合到MCH，MCH耦合到ICH。交换机720以及相应的I/O设备725然后耦合到ICH。I/O模块731和718也实现用于在图形加速器730和控制器中心715之间通信的分层协议栈。类似于上述的MCH，图形控制器或图形加速器730本身可以集成到处理器705中。
转向图8，示出了分层协议栈的实施例。分层协议栈800包括任何形式的分层通信栈，例如快速路径互连(QPI)栈、PCIe栈、下一代高性能计算互连栈、或其它分层栈。尽管下面的讨论是和PCIe栈相关，但同样的概念也可以应用于其它互连栈。在一个实施例中，协议栈800是PCIe协议栈，包括事务层805、链路层810和物理层820。作为通信协议栈的表示也可以被称为实现/包括协议栈的模块或接口。
PCI快速使用分组在部件之间传送信息。分组形成在事务层805和数据链路层810，用于将信息从发送部件传送到接收部件。当传输的分组流过其它层时，它们被扩展有对在这些层处处理分组所必需的附加信息。在接收侧，发生相反的过程，并且分组从它们的物理层820表示转变成数据链路层810表示，并且最后(对事务层分组)转变成可由接收设备的事务层805处理的形式。
在一个实施例中，事务层805用于在设备的处理核心和互连架构之间提供接口，例如数据链路层810和物理层820。就这一点而言，事务层805的主要责任是组装和拆卸分组(即，事务层分组，或TLP)。事务层805一般管理TLP的基于信用的流控制。PCIe实现拆分事务，即具有时间上分离的请求和响应的事务，在目标设备收集用于响应的数据的同时允许链路运送其它流量。
另外，PCIe采用基于信用的流控制。在这个方案中，设备向事务层805中的每个接收缓冲器通告信用的初始量。在链路相对端的外部设备(例如图8中的控制器中心115)对由每个TLP消费的信用进行计数。如果事务没有超过信用限制，则事务可被传输。当接收到响应时，恢复信用量。信用方案的优点是，如果没有遭遇信用限制，则信用返回的延迟不会影响性能。
在一个实施例中，四种事务地址空间包括配置地址空间、存储器地址空间、输入/输出地址空间、以及消息地址空间。存储器空间事务包括一个或多个读请求和写请求来传送数据到存储器映射位置/从存储器映射位置传送数据。在一个实施例中，存储器空间事务能够使用两个不同的地址格式，例如，短地址格式，如32位地址，或长地址格式，如64位地址。配置空间事务用来访问PCIe设备的配置空间。到配置空间的事务包括读请求和写请求。消息空间事务(或简称消息)被定义为支持PCIe代理之间的带内通信。
因此，在一个实施例中，事务层805组装分组报头/有效负载806。用于当前分组报头/有效负载的格式可在PCIe规范网站上的PCIe规范中找到。
快速参照图9，示出了PCIe事务描述符的实施例。在一个实施例中，事务描述符900是一种携带事务信息的机制。就这一点而言，事务描述符900支持系统中事务的识别。其它潜在的用途包括跟踪默认的事务排序的修改和使事务与信道相关联。
事务描述符900包括全局标识符字段902、属性字段904和信道标示符字段906。在图示的例子中，全局标识符字段902被描述为包括本地事务标识符字段908和源标识符字段910。在一个实施例中，全局事务标识符902对所有未完成的请求是唯一的。
根据一个实现，本地事务标识符字段908是由请求代理生成的字段，并且其对于需要为所述请求代理产生完成的所有未完成的请求是唯一的。而且，在这个例子中，源标识符910唯一地标识在PCIe层级中的请求代理。相应地，与源ID 910一起，本地事务标识符字段908在层级域内提供了事务的全局标识。
属性字段904指定事务的特性和关系。就这一点而言，属性字段904可能用来提供允许修改事务的默认处理的附加信息。在一个实施例中，属性字段904包括优先级字段912、保留字段914、排序字段916、以及非监听字段918。这里，优先级子字段912可通过发起者进行修改以分配优先级给事务。保留属性字段914被保留，以供将来或供应商定义使用。利用优先级或安全属性的可能的使用模型可以利用保留属性字段来实现。
在这个例子中，排序属性字段916用来提供传达可能修改默认排序规则的排序类型的可选信息。根据一个示例实现，排序属性“0”表示应用默认排序规则，其中排序属性“1”表示松散排序，其中写可以在同一方向通过写，并且读完成可以在同一方向通过写。监听属性字段918用来确定事务是否被监听。如图所示，信道ID字段906标识与事务相关联的信道。
图10示出了用于PCIe兼容互连架构的发送器和接收器对的实施例。链路层1010也被称为数据链路层1010，作为事务层1005和物理层1020之间的中间阶段。在一个实施例中，数据链路层1010的责任是提供用于在链路的两个部件之间交换事务层分组(TLP)的可靠机制。数据链路层1010的一侧接受由事务层1005组装的TLP，应用分组序列标识符1011(即标识号码或分组号码)，计算并应用误差检测代码(即CRC 1012)，并提交修改后的TLP到物理层1020，用于穿过物理层传输到外部设备。
在一个实施例中，物理层1020包括逻辑子块1021和电气子块1022，以物理地将分组传输到外部设备。这里，逻辑子块1021负责物理层1021的“数字”功能。就这一点而言，逻辑子块包括：发送部分，用来准备由物理子块1022传输的输出信息；以及接收器部分，用来在将接收到的信息传送到链路层1010之前识别和准备所述接收到的信息。
物理块1022包括发送器和接收器。由逻辑子块1021向发送器供应符号，发送器对所述符号进行串行化并发送到外部设备。接收器被供应有来自外部设备的串行化符号并将接收到的信号转换成比特流。对比特流进行反串行化并提供给逻辑子块1021。在一个实施例中，采用8b/10b传输码，其中10比特符号被发送/接收。这里，特殊符号用于构造具有帧1023的分组。另外，在一个实例中，接收器还提供从输入的串行流中恢复的符号时钟。
如上所述，虽然事务层1005、链路层1010和物理层1020参照PCIe协议栈的特定实施例进行了讨论，但分层协议栈并不局限于这样。事实上，任何分层的协议可以被包括/实施。作为示例，被表示为分层协议的端口/接口包括：(1)用于组装分组的第一层，即事务层；用于排序分组的第二层，即链路层；以及用于传输分组的第三层，即物理层。作为具体的例子，可利用公共标准接口(CSI)分层协议。
接下来参照图10，示出了PCIe串行点对点结构的实施例。尽管示出了PCIe串行点对点链路的实施例，但串行点对点链路并不局限于这样，由于它包括用于传输串行数据的任何传输路径。在所示的实施例中，基本的PCIe链路包括两个低电压、差分驱动信号对：发送对1006/1011和接收对1012/1007。相应地，设备1005包括将数据发送到设备1010的发送逻辑1006和从设备1010接收数据的接收逻辑1007。换言之，两个发送路径(即路径1016和1017)，以及两个接收路径(即路径1018和1019)，包含在PCIe链路中。
发送路径是指用于发送数据的任何路径，例如传输线路、铜线路、光线路、无线通信信道、红外通信链路、或其它通信路径。两个设备(如设备1005和设备1010)之间的连接被称为链路，如链路1015。一条链路可以支持一个航道，每个航道代表一组差分信号对(一对用于发送，一对用于接收)。为了扩展带宽，链路可以聚合由xN表示的多个航道，其中N是任何被支持的链路宽度，例如1、2、4、8、12、16、32、64或更宽。
差分对是指两条发送路径，如线路1016和1017，用来发送差分信号。作为示例，当线路1016从低电压电平切换到高电压电平时，即上升沿，线路1017从高逻辑电平驱动到低逻辑电平，即下降沿。差分信号可能表现出更好的电气特性，如更好的信号完整性，即交叉耦合，电压过冲/下冲，振铃等。这允许更好的时间窗口，其支持更快的传输频率。
需要注意的是，上面描述的装置、方法和系统可在上述的任何电子设备或系统中实现。作为具体示例，下面的附图提供如这里描述的利用本发明的示例性系统。因为在下面的系统将更被详细地描述，所以多个不同的互连被公开、描述和从上面的讨论中进行回顾。并且，显而易见，上面描述的进展可以应用于任何互连、结构或架构。
现在参照图11，示出了根据本发明的实施例的计算机系统中存在的部件的框图，如图11所示，系统1100包括部件的任意组合。这些部件可以实现为IC、其一部分、分立的电子器件、或其它模块、逻辑、硬件、软件、固件、或它们适合于在计算机系统中的组合、或者以其它方式并入计算机系统的机架内的部件。还要注意的是，图11的框图意在显示计算机系统的许多部件的高级视图。然而，应当理解的是，可以省略示出的部件中的一些，可存在另外的部件，而且在其它实现中，示出部件可能有不同的布置。结果，上面描述的发明可以在下文所述或示出的一个或多个互连的任何部分中实现。
如图所示11所示，在一个实施例中，处理器1110包括微处理器、多核处理器、多线程处理器、超低压处理器、嵌入式处理器、或其它已知的处理元件。在图示的实现中，处理器1110用作主处理单元和用于与系统1100的各种部件通信的中央中心。作为例子，处理器1100实现为片上系统(SoC)。作为具体的说明性例子，处理器1110包括基于Architecture CoreTM的处理器，如i3、i5、i7，或其它此类可从加利福尼亚州的圣克拉拉的英特尔公司得到的处理器。然而，应理解如可从加利福尼亚州桑尼维尔的Advanced MicroDevices，Inc(AMD)、加利福尼亚州桑尼维尔的MIPSTechnologies，Inc的基于MIPS的设计、ARM Holdings，Ltd许可的基于ARM的设计、或其客户、或其持牌人或采用者处可获得的其它低功率处理器可能会替代地出现在其它实施例中，如苹果A5/A6处理器、高通Snapdragon处理器或TI OMAP处理器。注意，这种处理器的许多客户版本被修改和改变；但是，它们可以支持或识别执行由微处理器阐述的定义算法的特定指令集。这里，微架构实现可能变化，但是处理器的架构功能通常是恒定的。关于处理器1110的架构和操作的某些细节在一个实现中将在下面进一步讨论，以提供说明性的例子。
在一个实施例中，处理器1110和系统存储器1115通信。作为说明性的例子，在一个实施例中可以经由多个存储器设备实现，以提供给定量的系统存储器。作为例子，存储器可以按照电子装置工程联合委员会(JEDEC)的基于低功耗双数据速率(LPDDR)的设计，比如根据JEDEC JESD 209-2E(2009年4月出版)的当前LPDDR2标准，或被称为LPDDR3或LPDDR4的下一代LPDDR标准，其将提供对LPDDR2的扩展来增加带宽。在各种实现中，个人存储器设备可以是不同的封装类型，如单管芯封装(SDP)、双管芯封装(DDP)或四管芯封装(Q17P)。在一些实施例中，这些器件被直接焊接到主板上以提供低轮廓的解决方案，而在其它实施例中，这些器件被配置为一个或多个存储器模块，其反过来由给定的连接器耦合到主板。当然，其它的存储器实现是可能的，诸如其它类型的存储器模块，例如，双列直插存储器模块(DIMM)的不同变型，包括但不限于microDIMM、MiniDIMM。在具体的说明性实施例中，存储器的大小在2GB和16GB之间，并且可以被配置为经由球栅阵列(BGA)焊接到主板上的DDR3LM封装或者LPDDR2或LPDDR3存储器。
为了提供诸如数据、应用、一个或多个操作系统等信息的持久存储，大容量存储1120也可耦合到处理器1110。在各种实施例中，为了得到更薄且更轻的系统设计以及提高系统响应性，这种大容量存储可经由SSD实现。然而，在其它实施例中，所述大容量存储可主要使用硬盘驱动器(HDD)与较少量的SSD存储来实现，用作SSD快速缓存，以在断电事件期间支持上下文状态和其它这样的信息的非易失性存储，以便在系统活动的重新其中上可以发生快速加电。如图11所示，还有闪存设备1122可以耦合到处理器1110，例如，经由串行外围接口(SPI)。该闪存设备可以提供系统软件的非易失性存储，包括基本输入/输出软件(BIOS)以及系统的其它固件。
在各种实施例中，系统的大容量存储单独通过SSD实现，或作为磁盘、光盘或其它具有SSD快速缓存的驱动器实现。在一些实施例中，大容量存储被实现为SSD或带有恢复(RST)快速缓存模块的HDD。在各种实现中，HDD提供了在320GB-4太字节(TB)之间以及以上的存储，而RST快速缓存实现有具有24GB-256GB容量的SSD。注意，这种SSD快速缓存可被配置为单级快速缓存(SLC)或多级快速缓存(MLC)选项，以提供适当水平的响应性。在仅有SSD的选项中，该模块可以容纳在不同的位置，例如在mSATA或NGFF槽中。作为示例，SSD的容量范围从120GB到1TB。
各种输入/输出(IO)设备可以出现在系统1100中。在图11的实施例中具体示出的是显示器1124，其可以是配置在机架的盖部内的高清晰LCD或LED面板。该显示面板还可以提供触摸屏1125，例如，其通过显示面板适应外部，从而经由与这个触摸屏的用户交互，用户输入可被提供给系统来完成所需的操作，例如关于信息显示、信息访问等等。在一个实施例中，显示器1124经由显示互连耦合到处理器1110，所述显示互连可以作为高性能图形互连而实现。触摸屏1125可以经由另一互连耦合到处理器1110，另一互连在实施例中可以是I2C互连。如图11进一步所示，除了触摸屏1125，通过触摸方式的用户输入也可以经由触摸板1130发生，触摸板1130可配置在机架内，并且还可以像触摸屏1125那样耦合到相同的I2C互连。
显示面板可以以多种模式操作。在第一模式，显示面板可布置为透明状态，其中所述显示面板对可见光是透明的。在各种实施例中，除了围绕周边的挡板，显示面板的大部分是显示屏。当系统以笔记本模式操作并且显示面板是在透明状态下操作时，用户可以看到呈现在显示面板上的信息，同时还能够看到显示屏后面的对象。此外，显示在显示面板上的信息可以被位于显示器后面的用户看见。或显示面板的操作状态可以是不透明状态，其中可见光不能传输透过显示面板。
在平板模式下，系统被折叠关闭，使得当基板的底表面位于表面上或由用户握持时，显示面板的背面显示表面处于朝外面向用户的位置。在操作的平板模式下，背面显示表面起显示和用户界面的作用，因为该表面可具有触摸屏功能，并可以执行传统触摸屏设备(例如平板设备)的其它已知功能。为了这个目的，该显示面板可以包括设置在触摸屏层和前显示表面之间的透明度调整层。在一些实施例中，透明度调整层可以是电致变色层(EC)、LCD层、或EC和LCD层的组合。
在各种实施例中，显示器可以有不同的尺寸，例如，11.6”或13.3”屏幕，并且可以具有16:9的宽高比，以及至少300nit亮度。显示器也可以具有完整的高清晰度(HD)分辨率(至少1920×1080p)，和嵌入式显示端口(eDP)兼容，并且是面板自刷新的低功率面板。
关于触摸屏能力，该系统可以提供显示器多触摸面板，其是电容式多点触摸且至少能用5个手指。并且在一些实施例中，显示器可以是能用10个手指。在一个实施例中，为了较低的摩擦，以减少“手指烧伤”并且避免“手指跳过”，触摸屏被置于防损坏和防刮玻璃和镀膜中(例如Gorilla GlassTM或Gorilla Glass 2TM)。为提供增强的触摸体验和响应性，在一些实施例中，触摸面板具有多点触摸功能，例如在双指缩放期间每静态视图小于2帧(30Hz)，以及200ms(手指滞后于指针)的每帧(30Hz)小于1cm的单点触摸功能。在一些实现中，显示器支持带有最小屏幕边框的边到边玻璃，边框也是与面板表面齐平，其当使用多点触摸时限制了IO干扰。
对于感知计算和其它目的，各种传感器可存在于系统中，并且可以以不同的方式耦合到处理器1110。某些惯性和环境传感器可通过传感器中心1140(例如，经由I2C互连)耦合到处理器1110。在图11所示的实施例中，这些传感器可以包括加速度计1141、环境光传感器(ALS)1142、罗盘1143和陀螺仪1144。其它环境传感器可以包括一个或多个热传感器1146，其在一些实施例中经由系统管理总线(SMBus)耦合到处理器1110。
如上所述，在其它实施例中，系统可以被配置为可转换平板系统，其可用在至少两种不同模式中：平板模式和笔记本模式。可转换系统可以具有两个面板，即显示面板和基板，从而在平板模式下，两个面板被布置在一个堆栈中，一个在另一个上面。在平板模式下，显示面板朝外，并且可以提供如在常规平板中发现的触摸屏功能。在笔记本模式下，两个面板可布置为一个开放的蛤壳式结构。
在各种实施例中，加速计可以是具有至少50Hz数据速率的3轴加速度计。也可包括陀螺仪，陀螺仪可以是3轴陀螺仪。此外，可存在电子罗盘/磁力计。而且，可提供一个或多个接近传感器(例如，为盖子打开以感应何时有人接近(或不接近)系统并调整功率/性能来延长电池寿命)。对于一些OS的传感器融合能力，包括加速度计、陀螺仪和罗盘可以提供增强特征。此外，经由具有实时时钟(RTC)的传感器中心，当系统的其余部分处于低功率状态时，来自传感器机构的唤醒可以被实现以接收传感器输入。
还如图11所示，各种外围设备可经由低引脚数(LPC)互连耦合到处理器1110。在所示实施例中，各部件可通过嵌入式控制器1135耦合。这些部件可包括键盘1136(例如，经由PS2接口耦合)、风扇1137和热传感器1139。在一些实施例中，触摸板1130也可以经由PS2接口耦合到EC 1135。另外，例如可信平台模块(TPM)1138的安全处理器符合2003年10月2日的可信计算组(TCG)TPM规范版本1.2，也可以经由该LPC互连耦合到处理器1110。然而，应理解本发明的范围不限于此，并且安全信息的安全处理和存储可在另一受保护的位置，例如在安全协处理器内的静态随机存取存储器(SRAM)，或作为仅在由安全区域(SE)处理器模式保护时被解密的加密数据块。
在具体实现中，外围端口可以包括高清晰度媒体接口(HDMI)连接器(其可以具有不同形状因子，例如全尺寸、小型或微型)；一个或多个USB端口，例如符合通用串行总线修订3.0规范(2008年11月)的全尺寸的外部端口，当系统处于连接备用状态并插入AC墙壁电源时，具有至少一个电源充电的USB设备(如智能手机)。此外，可以设置一个或多个ThunderboltTM端口。其它端口可以包括外部访问读卡器，例如用于WWAN的全尺寸的SD-XC读卡器和/或SIM读卡器(例如，8引脚读卡器)。对于音频，可以存在具有立体声和麦克风功能(例如，组合功能)的3.5mm插孔，同时支持插孔检测(例如，耳机只支持在盖子中使用麦克风或具有电缆中的麦克风的耳机)。在一些实施例中，此插孔可在立体声耳机和立体声麦克风输入之间重新分配任务。另外，可设置电源插口以用于耦合到AC砖。
系统1100可以与外部设备以各种方式进行通信，包括无线地。在图11所示的实施例中，存在各种无线模块，其每一个都可以对应于被配置用于特定无线通信协议的无线电设备。短距离(例如近场)无线通信的一种方式可经由近场通信(NFC)单元1145，其在一个实施例中可经由SMBus与处理器1110通信。注意，通过这种NFC单元1145，互相靠近的各种设备可以通信。例如，用户可以通过将两个设备适应彼此靠近并能够传送例如识别信息支付信息的信息、诸如图像数据等的数据，以使系统1100与另一(例如)便携式设备(例如用户的智能手机)进行通信。无线功率传输也可以使用NFC系统完成。
使用本文所描述的NFC单元，用户可以边对边地碰撞设备，并通过调整一个或多个这种设备的线圈之间的耦合，将设备边对边地放置以用于近场耦合功能(如近场通信和无线功率传输(WPT))。更具体地，实施例提供战略上定形且放置的铁氧体材料的设备，以提供更好的线圈耦合。每个线圈具有与它相关联的电感，这可以结合阻性、电容性以及系统的其它特征来进行选择，以获得系统的共同谐振频率。
在图11中进一步看出，附加的无线单元可以包括其它短距离无线引擎，包括WLAN单元1150和蓝牙单元1152。利用WLAN单元1150，可以实现按照电气与电子工程师协会(IEEE)给定的802.11标准的Wi-FiTM通信，而经由蓝牙单元1152，可以发生经由蓝牙协议的短程通信。这些单元可以例如经由USB链路或通用异步接收发送器(UART)链路与处理器1110进行通信。或者这些单元可经由根据外围部件互连快速TM(PCIeTM)协议的互连耦合到处理器1110，例如，根据PCI快速TM规范基本规范3.0版(公布于2007年1月17日)，或另一种这样的协议，如串行数据输入/输出(SDIO)标准。当然，这些外围设备(其配置在一个或多个插入卡上)之间的实际物理连接可以通过适应于主板的NGFF连接器的方式。
此外，例如根据蜂窝或其它无线广域协议的无线广域通信可经由WWAN单元1156发生，WWAN单元反过来又可以耦合到订户标识模块(SIM)1157。此外，为能够接收与使用位置信息，也可存在GPS模块1155。注意，在图11所示的实施例中，WWAN单元1156和集成捕获设备(例如摄像机模块1154)可以经由给定的USB协议(如USB 2.0或3.0链路)或UART或I2C协议进行通信。再次，这些单元的实际物理连接可以经由将NGFF插入卡适配到在主板上配置的NGFF连接器上。
在一个具体实施例中，例如，通过支持Windows 8CS的WiFiTM 802.11ac解决方案(例如，向后兼容IEEE 802.11abgn的插入卡)，能够模块化地设置无线功能。这种卡可以配置在内部槽中(例如，经由NGFF适配器)。附加模块可以提供蓝牙能力(例如，带有向后兼容的蓝牙4.0)以及无线显示功能。另外，可经由单独设备或多功能设备提供NFC支持，并且可以定位在例如机架的右前部分以便于访问。另一附加模块可以是WWAN设备，其可以提供对3G/4G/LTE和GPS的支持。这种模块可以在内部(例如，NGFF)槽内实现。可以为WiFiTM、蓝牙、WWAN、NFC和GPS提供集成的天线支持，以能够按照无线千兆规范(2010年7月)实现从WiFiTM到WWAN无线电、无线千兆(WiGig)的无缝转换，反之亦然。
如上所述，集成摄像机可以被纳入在盖子中。作为一个例子，这台摄像机可以是高分辨率摄像机，例如，具有至少2.0百万像素(MP)的分辨率，并扩展至6.0MP和更高。
为了提供音频输入和输出，音频处理器可经由数字信号处理器(DSP)1160来实现，它可以经由高清晰度音频(HDA)链路耦合到处理器1110。相似地，DSP 1160可以与集成编码器/解码器(CODEC)和放大器1162通信，它反过来可耦合到可在机架内实现的输出扬声器1163。相似地，放大器和CODEC 1162可耦合以从麦克风1165接收音频输入，在实施例中麦克风1165可以经由双阵列麦克风(例如数字麦克风阵列)实现，以提供高品质的音频输入，从而实现系统中各种操作的语音激活控制。还应注意，音频输出可以从放大器/CODEC 1162提供到耳机插孔1164。尽管通过图11的实施例中这些特定部件来显示，但应理解本发明的范围并不局限于这个方面。
在特定实施例中，数字音频编码解码器和放大器能够驱动立体声耳机插孔、立体声麦克风插孔、内部麦克风阵列和立体声扬声器。在不同的实施例中，编码解码器可被集成到音频DSP或经由HD音频路径耦合到外围控制器中心(PCH)。在一些实现中，除了集成立体声扬声器，还可以设置一个或多个低音扬声器，并且扬声器方案可支持DTS音频。
在一些实施例中，处理器1110可以由外部电压调节器(VR)和多个集成在处理器管芯内部的内部电压调节器(被称为完全集成的电压调节器(FIVR))供电。在处理器中使用多个FIVR可使部件分组到单独的电源层，以使得由FIVR仅向组中的那些部件调节功率并供电。在功率管理期间，当处理器被放置在特定低功率状态时，一个FIVR的给定电源层可以掉电或关闭，而另一FIVR的另一电源层保持活动，或完全供电。
在一个实施例中，在一些深层睡眠状态期间，可以使用维持电源层以为多个I/O信号加电I/O引脚，例如处理器和PCH之间的接口、带有外部VR的接口和带有EC 1135的接口。这种维持电源层也为片上电压调节器加电，所述电压调节器支持板上SRAM或其它快速缓冲存储器，其在睡眠状态下存储处理器上下文。维持电源层还用于为处理器的唤醒逻辑加电，所述唤醒逻辑监视和处理各种唤醒源信号。
在功率管理期间，虽然在处理器进入某些深度睡眠状态时其它的电源层断电或关闭，但维持电源层保持通电以支持上面提到的部件。然而，当这些部件是不需要的时，这可能会导致不必要的功率消耗或损耗。为此，实施例可提供连接备用睡眠状态，以使用专用的电源层保持处理器的上下文。在一个实施例中，利用PCH的资源，连接备用睡眠状态便于处理唤醒，所述PCH本身可存在于具有处理器的封装中。在一个实施例中，连接备用睡眠状态有利于维持PCH中的处理器架构功能直到处理器唤醒，这使得能够关闭所有在深度睡眠状态期间先前保留供电的不必要的处理器部件，包括关闭所有时钟。在一个实施例中，PCH包含时间戳计数器(TSC)以及连接备用逻辑，用于在连接备用状态期间控制系统。用于维持电源层的集成电压调节器也可以驻留在PCH中。
在实施例中，在连接备用状态期间，集成的电压调节器可充当专用的电源层，其保持供电以支持专用快速缓冲存储器，当处理器进入深度睡眠状态和连接待机状态时该存储器中存储有处理器的上下文，例如临界状态变量。该临界状态可包括与架构、微架构、调试状态相关联的状态变量、和/或与所述处理器相关联的类似状态变量。
在连接备用状态期间，来自EC 1135的唤醒源信号可以被发送到PCH而不是处理器，这样PCH而不是处理器可以管理唤醒处理。另外，TSC保持在PCH中，以利于维持处理器架构功能。尽管通过图11的实施例中这些特定元件来显示，但应理解本发明的范围并不局限于这个方面。
处理器中的功率控制可导致增强的省电。例如，可以在内核之间动态分配功率，各个内核可以改变频率/电压，并且可以提供多个深度低功率状态以支持很低的功率消耗。此外，通过在不使用部件时对部件断电，对内核或独立内核部分的动态控制可以提供降低的功率消耗。
一些实现可提供特定的功率管理IC(PMIC)来控制平台功率。使用此种解决方案，在给定的备用状态时，如当在Win8连接备用状态时，系统可以看见在延长的持续时间(例如，16小时)非常低(例如，小于5％)的电池退化。在Win8空闲状态，可实现电池寿命超过例如9小时(例如，在150nit)。至于视频回放，可以实现长电池寿命，例如，全HD视频回放能持续最少6小时。在一个实现中，平台可以具有的能量容量为：例如使用SSD用于Win8CS的35瓦特小时(Whr)，和(例如)使用具有RST快速缓存配置的HDD用于Win8CS的40-44Whr。
一个特定的实现可以提供对15W标称CPU热设计功率(TDP)的支持，同时有高达约25W TDP设计点的可配置CPU TDP。由于上述热特征，平台可包括最小的通风口。另外，平台是褥垫友好的(即没有热空气吹向用户)。根据机架材料，可以实现不同的最高温度点。在一个塑料机架的实现中(至少盖或基体部分为塑料)，最高工作温度可以是52摄氏度(℃)。而对于金属机架的实现，最高工作温度可以是46℃。
在不同的实现中，诸如TPM的安全模块可集成到处理器中，或者可以是分立的设备，如TPM 2.0设备。具有集成的安全模块，也被称为平台信任技术(PTT)，BIOS/固件可以为某些安全特征展现某些硬件特征，包括安全指令、安全启动、防盗技术、身份保护技术、可信执行技术(TXT)和管理引擎技术，以及如安全键盘和显示器的安全用户接口。
转到图12，示出了形成有处理器的示例性计算机系统的框图，所述处理器包括执行指令的执行单元，其中一个或多个互连实现根据本发明的实施例的一个或多个特征。根据本发明，如在本文所描述的实施例中，系统1200包括诸如处理器1202的部件，以采用包括执行用于处理数据的算法的逻辑的执行单元。系统1200代表基于PENTIUM IIITM、PENTIUM4TM、XeonTM、Itanium、XScaleTM和/或StrongARMTM微处理器的处理系统，其可从加利福尼亚州圣克拉拉的英特尔公司获得，但是其它系统(包括具有其它微处理器的PC、工程工作站、机顶盒等)也可被使用。在一个实施例中，示例性系统1200执行可从华盛顿雷德蒙德的微软公司获得的一个版本的WINDOWSTM操作系统，但是其它操作系统(例如UNIX和Linux)、嵌入式软件、和/或图形用户界面也可以被使用。因此，本发明的实施例并不局限于硬件电路和软件的任何特定的组合。
实施例不限于计算机系统。本发明的可选实施例可用于其它设备，如手持式设备和嵌入式应用。手持式设备的一些例子包括蜂窝电话、互连网协议设备、数码摄像机、个人数字助理(PDA)和手持PC。嵌入式应用可以包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机，或者能够根据至少一个实施例执行一个或多个指令的任何其它系统。
在示出的实施例中，处理器1202包括一个或多个执行单元1208来实施执行至少一个指令的算法。一个实施例可以在单个处理器台式机或服务器系统的上下文中进行描述，但是替代的实施例可以包括在多处理器系统中。系统1200是“中心”系统架构的例子。计算机系统1200包括处理器1202来处理数据信号。作为一个说明性示例，处理器1202包括复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施指令集组合的处理器、或任何其它处理器设备，如数字信号处理器。处理器1202被耦合到处理器总线1210，处理器总线在处理器1202和系统1200的其它部件之间发送数据。系统1200的元件(例如图形加速器1212、存储器控制器中心1216、存储器1220、I/O控制器中心1224、无线收发器1226、闪存BIOS 1228、网络控制器1234、音频控制器1236、串口扩展端口1238、I/O控制器1240等)执行本领域技术人员所熟知的那些常规功能。
在一个实施例中，处理器1202包括一级(L1)内部快速缓存存储器1204。取决于架构，处理器1202可以具有单个内部快速缓存或多级内部快速缓存。其它实施例包括内部和外部快速缓存的组合，这取决于具体的实施和需要。寄存器文件1206用于在不同的寄存器中存储不同类型的数据，包括整数寄存器、浮点寄存器、向量寄存器、分组寄存器、影子寄存器、检查点寄存器、状态寄存器和指令指针寄存器。
执行单元1208包括用于执行整数和浮点操作的逻辑，也驻留在处理器1202中。在一个实施例中，处理器1202包括微码(ucode)ROM来存储微码，当被执行时，所述微码用于为某些宏指令或处理复杂场景而执行算法。这里，微码是潜在可更新的，用于处理处理器1202的逻辑错误/确定。对于一个实施例，执行单元1208包括用于处理打包指令集1209的逻辑。通过在通用处理器1202的指令集中包括打包指令1209，以及用于执行指令的相关联电路，许多多媒体应用所使用的操作可以利用在通用处理器1202中的打包数据来执行。因此，通过使用用于执行打包数据上的操作的处理器的数据总线的全部宽度，许多多媒体应用被更有效地加速和执行。这潜在地消除了跨越处理器的数据总线传送更小单位的数据以执行一个或多个操作的必要，一次一个数据元素。
执行单元1208的可替代实施例还可用于微控制器、嵌入式处理器、图形设备、DSP和其它类型的逻辑电路。系统1200包括存储器1220。存储器1220包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、快闪存储器设备或其它存储器设备。存储器1220存储待由处理器1202执行的数据信号所表示的指令和/或数据。
需要注意的是，本发明的任何上述特征或方案均可以在图12示出的一个或多个互连中加以利用。例如，未示出的片上互连(ODI)用于耦合处理器1202的内部单元，其实施上述本发明的一个或多个方案。或者本发明与以下部件相关联：处理器总线1210(例如，英特尔的快速路径互连(QPI)或其它已知的高性能计算互连)，到存储器1220的高带宽存储器路径1218，到图形加速器1212的点到点链路(例如外围部件互连快速(PCIe)兼容结构)，控制器中心互连1222，I/O或其它用于耦合示出的其它部件的互连(例如USB、PCI、PCIe)。这些部件的例子包括音频控制器1236、固件中心(闪存BIOS)1228、无线收发器1226、数据存储设备1224、传统的包含用户输入和键盘接口1242的I/O控制器1210、串行扩展端口1238(例如通用串行总线(USB))、以及网络控制器1234。数据存储设备1224可包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备、或其它大容量存储设备。
现在参考图13，示出了根据本发明实施例的第二系统1300的框图。如图13所示，多处理器系统1300是点对点互连系统，并且包括第一处理器1370和第二处理器1380，其经由点对点互连1350耦合。处理器1370和1380中的每一个可以是处理器的某些版本。在一个实施例中，1352和1354是串行、点到点一致性互连结构(如英特尔的快速路径互连(QPI)架构)的一部分。结果，本发明可以在QPI架构内实现。
虽然示出只有两个处理器1370、1380，但是应当理解的是本发明的范围并非如此限制。在其它实施例中，一个或多个额外的处理器可以存在于给定的处理器中。
处理器1370和1380被示出为分别包括集成存储器控制器单元1372和1382。处理器1370还包括作为其总线控制器单元一部分的点到点(P-P)接口1376和1378；相似地，第二处理器1380包括P-P接口1386和1388。处理器1370、1380可利用P-P接口电路1378、1388经由点到点(P-P)接口1350交换信息。如图13所示，IMC 1372和1382将处理器耦合到各自的存储器，即存储器1332和存储器1334，其可以是本地附接到各自处理器的主存储器的一部分。
处理器1370、1380中的每个与芯片组1390利用点对点接口电路1376、1394、1386、1398经由各自的P-P接口1352、1354交换信息。芯片组1390还可以沿高性能图形互连1339经由接口电路1392与高性能图形电路1338交换信息。
共享快速缓存(未示出)可以包含于两个处理器的任一处理器或外部；也经由P-P互连与处理器连接，以使得如果处理器被置于低功率模式，则任一或两个处理器的本地快速缓存信息可以被存储在共享快速缓存中。
芯片组1390可以经由接口1396耦合到第一总线1316。在一个实施例中，第一总线1316可以是外围部件互连(PCI)总线，或诸如PCI快速总线或另一第三代I/O互连总线的总线，但是本发明的范围并不局限于此。
如图13所示，多种I/O设备1314被耦合到第一总线1316，以及总线桥1318，其将第一总线1316耦合到第二总线1320。在一个实施例中，第二总线1320包括低引脚数(LPC)总线。多种设备被耦合到第二总线1320，例如包括键盘和/或鼠标1322、通信设备1327和存储单元1328，比如磁盘驱动器或其它大容量存储设备，其在一个实施例中通常包含指令/代码和数据1330。进一步地，示出的音频I/O 1324被耦合到第二总线1320。注意其它架构也是可能的，其中所包括的部件和互连架构可变。例如，代替图13中的点到点架构，系统可以实现多点总线或其它这种架构。
说明书中提及的“一个实施例”或“实施例”意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在说明书中各处出现的短语“在一个实施例中”不一定全部是指同一实施例。
尽管本发明已经在几个实施例中进行了描述，但本领域技术人员将认识到本发明并不限于所描述的实施例，而是可以以所附权利要求的精神和范围内的修改和变更来进行实践。因而说明书被认为是说明性的而不是限制性的。

Claims (23)

1.一种用于自适应反向信道均衡的方法，包括：
确定在训练期间的总的均衡值；
确定在预选的训练期间的总的平衡均衡值；
基于所述总的均衡值和所述总的平衡均衡值确定发送器的发送器均衡系数；
确定接收器的连续时间线性均衡器(CTLE)峰值设置，其中，所述接收器耦合到所述发送器；以及
基于所述发送器均衡系数和所述CTLE峰值设置通过串行链路发送数据，
其中，确定所述CTLE峰值设置包括通过以下方式确定CTLE峰值变化：
如果第一决定反馈均衡器(DFE)抽头超过最大能力的第一预选百分比，则增加CTLE峰值；以及
如果第二DFE抽头具有与所述第一DFE抽头相反的幅度并且超过第一DFE第一抽头幅度的第二预选百分比，则减少CTLE峰值。
2.根据权利要求1所述的方法，其中确定在训练期间的总的均衡值包括：
对在所述训练期间内的每个间隔，确定所述间隔的总的均衡检测值；
将多个间隔的总的均衡值求和，以确定在所述训练期间的总的均衡值。
3.根据权利要求2所述的方法，其中，如果在多位模式中的中间位超过基准电压值，则所述间隔的总的均衡检测值是正值。
4.根据权利要求2所述的方法，其中，如果在多位模式中的中间位小于基准电压值，则所述间隔的总的均衡检测值是负值。
5.根据权利要求1所述的方法，其中所述发送器均衡系数通过检测总的均衡和平衡均衡来确定，并且所述方法还包括：
确定发送器均衡系数去加重系数变化(Δcpl)；
确定发送器均衡系数预拍系数变化(Δcml)；
确定主抽头变化值(Δc0)，其中，使用以下公式计算Δcpl、Δcml和Δc0：
Δ 1 = s i g n ( t e q _ t o t a l ) Δ 2 = s i g n ( b e q _ t o t a l ) Δ c p l + Δ c m l = Δ 1 Δ c p l - Δ c m l = Δ 2 → Δ c p l = s i g n ( Δ 1 + Δ 2 ) Δ c m l = s i g n ( Δ 1 - Δ 2 ) Δ c 0 = - ( Δ c p l + Δ c m l )
其中，teq_total包括总的均衡值，并且beq_total包括总的平衡均衡值。
6.根据权利要求1所述的方法，其中确定在预选的训练期间的平衡均衡值包括：
对在所述预选的训练期间内的每个间隔，确定所述间隔的平衡均衡检测值；
将多个间隔的平衡均衡值求和，以确定在所述预选的训练期间的平衡均衡值。
7.根据权利要求6所述的方法，其中，如果在多位模式中两个中间位的第一中间位超过基准电压值，并且所述两个中间位的第二中间位小于基准电压，则所述间隔的平衡均衡检测值是正值。
8.根据权利要求6所述的方法，其中，如果在多位模式中两个中间位的第一中间位小于基准电压值，并且所述两个中间位的第二中间位超过基准电压，则所述间隔的平衡均衡检测值是负值。
9.根据权利要求1所述的方法，其中所述第一预选百分比和所述第二预选百分比是可编程的。
10.根据权利要求1所述的方法，其中所述串行链路包括外围部件互连(PCI)兼容链路。
11.根据权利要求10所述的方法，其中所述PCI兼容链路包括PCI快速(PCIe)、第三代或更高兼容链路。
12.一种用于自适应反向信道均衡的装置，包括：
前馈均衡器模块，其用于：
确定在训练期间的总的均衡值，
确定在预选的训练期间的总的平衡均衡值，
基于所述总的均衡值和所述总的平衡均衡值确定发送器的发送器均衡系数，并且
通过确定接收器的连续时间线性均衡器(CTLE)峰值变化来确定所述发送器的CTLE峰值设置，其中，确定所述CTLE峰值变化包括：
如果第一决定反馈均衡器(DFE)抽头超过最大能力的第一预选百分比，则增加CTLE峰值；以及
如果第二DFE抽头具有与所述第一DFE抽头相反的幅度并且超过第一DFE第一抽头幅度的第二预选百分比，则减少CTLE峰值；以及
链路控制器，其用于基于所述发送器均衡系数和所述CTLE峰值设置通过串行链路发送数据。
13.根据权利要求12所述的装置，其中确定在训练期间的总的均衡值包括：
对在所述训练期间内的每个间隔，确定所述间隔的总的均衡检测值；
将多个间隔的总的均衡值求和，以确定在所述训练期间的总的均衡值。
14.根据权利要求13所述的装置，其中，如果在多位模式中的中间位超过基准电压值，则所述间隔的总的均衡检测值是正值。
15.根据权利要求13所述的装置，其中，如果在多位模式中的中间位小于基准电压值，则所述间隔的总的均衡检测值是负值。
16.根据权利要求12所述的装置，其中所述发送器均衡系数通过检测总的均衡和平衡均衡以及还使用以下公式确定发送器均衡系数去加重系数变化(Δcpl)、发送器均衡系数预拍系数变化(Δcml)和主抽头变化值(Δc0)而被确定：
Δ 1 = s i g n ( t e q _ t o t a l ) Δ 2 = s i g n ( b e q _ t o t a l ) Δ c p l + Δ c m l = Δ 1 Δ c p l - Δ c m l = Δ 2 → Δ c p l = s i g n ( Δ 1 + Δ 2 ) Δ c m l = s i g n ( Δ 1 - Δ 2 ) Δ c 0 = - ( Δ c p l + Δ c m l )
其中，teq_total包括总的均衡值，并且beq_total包括总的平衡均衡值。
17.根据权利要求12所述的装置，其中确定在预选的训练期间的平衡均衡值包括：
对在所述预选的训练期间内的每个间隔，确定所述间隔的平衡均衡检测值；
将多个间隔的平衡均衡值求和，以确定在所述预选的训练期间的平衡均衡值。
18.根据权利要求17所述的装置，其中，如果在多位模式中两个中间位的第一中间位超过基准电压值，并且所述两个中间位的第二中间位小于基准电压，则所述间隔的平衡均衡检测值是正值。
19.根据权利要求17所述的装置，其中，如果在多位模式中两个中间位的第一中间位小于基准电压值，并且所述两个中间位的第二中间位超过基准电压，则所述间隔的平衡均衡检测值是负值。
20.根据权利要求12所述的装置，其中所述第一预选百分比为50％，并且第二预选百分比为50％。
21.根据权利要求12所述的装置，其中所述串行链路包括外围部件互连(PCI)兼容链路。
22.根据权利要求21所述的装置，其中所述PCI兼容链路包括PCI快速(PCIe)、第三代或更高兼容链路。
23.根据权利要求12所述的装置，其中所述训练期间为预选的训练期间。
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