CN107943627A - 一种10g‑kr高速信号优化方法与系统 - Google Patents

一种10g‑kr高速信号优化方法与系统 Download PDF

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Abstract

本发明提供一种10G‑KR高速信号优化方法与系统，所述方法包括：获取信号系统拓扑结构；获取信号链路的标准插入损耗；依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。本发明通过将信号系统拓扑结构中FFE、CTLE、DFE参数进行调整，通过其信号的插入损耗与标准插入损耗的比值来确定最优参数的大小，解决了现有10G‑KR高速信号中FFE、CTLE和DFE参数依靠个人经验以及厂商设置值导致的信号损耗大的问题，在保证不改变电子元器件的情况下，获得更好的信号链路情况，实现减少信号损耗，提升信号质量以及信号系统的稳定性，避免由此造成的经济损失。

Description

一种10G-KR高速信号优化方法与系统
技术领域
本发明涉及信号传输领域，特别是一种10G-KR高速信号优化方法与系统。
背景技术
随着电子通信技术的发展，信号传输的速率已经越来越快，目前总线带宽已经发展到100Gbps/400Gbps，正在向1000Gbps带宽迈进。XAUI/XLAUI、SFP+、PCIE、SATA和QPI等都属于串行总线，传输距离较短，板内走线一般局限在50cm以下。
对于ATCA(Advanced Telecom Computing Architecture，先进电信计算平台)架构的高性能计算平台，由于需要很长背板走线，因此IEEE在2007年发布了802.3ap标准，此标准提出了Backplane Ethernet概念，通常也把此标准叫做背板以太网接口标准。在背板接口标准中，10G背板目前存在并行和串行两种，并行(10GBASE-KX4)将10G信号拆分为4条通道，每条通道的速率都是3.125Gb/s(类似于XAUI)，串行(10GBASE-KR)定义了一条通道，采用64b-66b编码方式，速率为10.3125Gb/s。
现有10G-KR信号方案中，对于FFE、CTLE和DFE参数的设置往往是根据个人经验或者是厂商出厂设置的，而当存在环境干扰，例如外部电子元器件的电磁干扰时，会造成信号质量差，影响系统稳定性。
发明内容
本发明的目的是提供一种10G-KR高速信号优化方法与系统，旨在解决现有10G-KR高速信号中FFE、CTLE和DFE参数依靠个人经验以及厂商设定值导致的信号损耗大的问题，实现减少信号损耗，提升信号质量。
为达到上述技术目的，本发明提供了一种10G-KR高速信号优化方法，包括以下步骤：
获取信号系统拓扑结构；
获取信号链路的标准插入损耗；
依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
优选地，所述系统拓扑结构具体为：SerDes芯片从Tx端发送信号，经第一单板链路后经过连接器以及背板到达另一连接器后，再经过第二单板，经Retimer芯片后再经过第二单板剩余链路后，最后到达SerDes芯片的Rx端。
优选地，所述标准插入损耗为当FFE、CTLE和DFE参数值为出厂设定值下的信号链路插入损耗。
优选地，所述确定最优FFE、CTLE和DFE参数值大小具体为：调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％；调节CTLE参数的值，直至当在5GHz时插入损耗相对于调节FFE值后的60％；调节DFE参数的值，直至当在10GHz时插入损耗相对于调节CTLE值后的40％。
本发明还提供了一种10G-KR高速信号优化系统，包括：
拓扑结构获取模块，用于获取信号系统拓扑结构；
标准插入损耗获取模块，用于获取信号链路的标准插入损耗；
参数调节模块，用于依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
参数确定模块，用于根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
优选地，所述系统拓扑结构具体为：SerDes芯片从Tx端发送信号，经第一单板链路后经过连接器以及背板到达另一连接器后，再经过第二单板，经Retimer芯片后再经过第二单板剩余链路后，最后到达SerDes芯片的Rx端。
优选地，所述标准插入损耗为当FFE、CTLE和DFE参数值为出厂设定值下的信号链路插入损耗。
优选地，所述参数确定模块包括：
FFE参数确定单元，用于调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％；
CTLE参数确定单元，用于调节CTLE参数的值，直至当在5GHz时插入损耗相对于调节FFE值后的60％；
DFE参数确定单元，用于调节DFE参数的值，直至当在10GHz时插入损耗相对于调节CTLE值后的40％。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
与现有技术相比，本发明通过将信号系统拓扑结构中FFE、CTLE、DFE参数进行调整，通过其信号的插入损耗与标准插入损耗的比值来确定最优参数的大小，解决了现有10G-KR高速信号中FFE、CTLE和DFE参数依靠个人经验以及厂商设置值导致的信号损耗大的问题，在保证不改变电子元器件的情况下，获得更好的信号链路情况，实现减少信号损耗，提升信号质量以及信号系统的稳定性，避免由此造成的经济损失。
附图说明
图1为本发明实施例中所提供的一种10G-KR高速信号优化方法流程图；
图2为本发明实施例中所提供的一种KR信号系统结构示意图；
图3为本发明实施例中所提供的一种SerDes芯片的系统框架图；
图4为本发明实施例中所提供的一种KR信号系统拓扑结构图；
图5为本发明实施例中所提供的一种KR信号系统不同参数下插入损耗对比图；
图6为本发明实施例中所提供的一种10G-KR高速信号优化系统结构框图。
具体实施方式
为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明实施例所提供的一种10G-KR高速信号优化方法与系统进行详细说明。
如图1所示，本发明实施例公开了一种10G-KR高速信号优化方法，包括以下步骤：
获取信号系统拓扑结构；
获取信号链路的标准插入损耗；
依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
图2为KR信号系统结构图，该系统结构的核心是SerDes芯片，位于单板A上的SerDes芯片通过封装过孔经查分走线后到达正交连接器，后过背板然后再经过正交连接器后，到达单板B。
图3为SerDes芯片的系统框架图，图中FFE为前向反馈均衡器，主要功能为均衡前向扰动，之后经CML发送驱动，在发送驱动后分别经过P和N两条高速线，然后经CML接收驱动，后经CTLE，即连续时间线性均衡器，这种线性均衡器可以放大信号的高频分量，通过自身的零、极点从而实现有用信号的分离，再经过DFE，即判断决策反馈器，将比特信号进行修正，减少了码间干扰，从而保证高速信号的质量。
图4为KR信号系统拓扑结构图，在图中从Tx端开始，经单板A链路后经过连接器后经背板在到达又一连接器后再经单板B，经Retimer芯片后再经过单板B剩余链路后最后到达SerDes芯片的Rx端。
信号系统常规设计中，FFE、CTLE、DFE参数往往是厂商给定的，图5链路插入损耗图中曲线A则代表在给定参数下的插入损耗，其代表KR信号的参考标准。当损耗曲线位于标准曲线上部即可满足系统要求，如图5中B曲线所示。但是可能由于外部电子元器件的电磁干扰，会存在系统不稳定的情况，造成不必要的经济损失。
调节FFE参数，由于FFE参数主要针对码间干扰，通过信号本身和系数来实现调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％左右，如图5中曲线C所示。通过FFE参数调节，一方面将码间干扰降到最低，另一方面保证了前段所占用的时间要求。
调节CTLE参数，直至当在5GHz时插入损耗相对于调节FFE值后的60％左右，也即为标准插入损耗的30％左右，如图5中曲线D所示，通过CTLE参数调节，保证调节后的输出趋向于线性，另一方面可以调节低频与高频的比例，从而保证输出信号的质量。
调节DFE参数，直至当在10GHz时插入损耗相对于调节CTLE值后的40％左右，也即为标准插入损耗的12％左右，如图5中曲线E所示，通过调节DFE参数，避免经过CTLE调节后还可能出现的非线性问题，另一方面通过决策反馈将系统的插入损耗降到最低。
本发明实施例通过将信号系统拓扑结构中FFE、CTLE、DFE参数进行调整，通过其信号的插入损耗与标准插入损耗的比值来确定最优参数的大小，解决了现有10G-KR高速信号中FFE、CTLE和DFE参数依靠个人经验以及厂商设置值导致的信号损耗大的问题，在保证不改变电子元器件的情况下，获得更好的信号链路情况，实现减少信号损耗，提升信号质量以及信号系统的稳定性，避免由此造成的经济损失。
如图6所示，本发明实施例还公开了一种10G-KR高速信号优化系统，包括：
拓扑结构获取模块，用于获取信号系统拓扑结构；
所述系统拓扑结构具体为：SerDes芯片从Tx端发送信号，经第一单板链路后经过连接器以及背板到达另一连接器后，再经过第二单板，经Retimer芯片后再经过第二单板剩余链路后，最后到达SerDes芯片的Rx端。
标准插入损耗获取模块，用于获取信号链路的标准插入损耗；
所述标准插入损耗为当FFE、CTLE和DFE参数值为出厂设定值下的信号链路插入损耗。
参数调节模块，用于依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
参数确定模块，用于根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
所述参数确定模块包括：
FFE参数确定单元，用于调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％；通过FFE参数调节，一方面将码间干扰降到最低，另一方面保证了前段所占用的时间要求。
CTLE参数确定单元，用于调节CTLE参数的值，直至当在5GHz时插入损耗相对于调节FFE值后的60％；通过CTLE参数调节，保证调节后的输出趋向于线性，另一方面可以调节低频与高频的比例，从而保证输出信号的质量。
DFE参数确定单元，用于调节DFE参数的值，直至当在10GHz时插入损耗相对于调节CTLE值后的40％；通过调节DFE参数，避免经过CTLE调节后还可能出现的非线性问题，另一方面通过决策反馈将系统的插入损耗降到最低。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种10G-KR高速信号优化方法，其特征在于，包括以下步骤：
获取信号系统拓扑结构；
获取信号链路的标准插入损耗；
依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
2.根据权利要求1所述的一种10G-KR高速信号优化方法，其特征在于，所述系统拓扑结构具体为：SerDes芯片从Tx端发送信号，经第一单板链路后经过连接器以及背板到达另一连接器后，再经过第二单板，经Retimer芯片后再经过第二单板剩余链路后，最后到达SerDes芯片的Rx端。
3.根据权利要求1所述的一种10G-KR高速信号优化方法，其特征在于，所述标准插入损耗为当FFE、CTLE和DFE参数值为出厂设定值下的信号链路插入损耗。
4.根据权利要求1所述的一种10G-KR高速信号优化方法，其特征在于，所述确定最优FFE、CTLE和DFE参数值大小具体为：调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％；调节CTLE参数的值，直至当在5GHz时插入损耗相对于调节FFE值后的60％；调节DFE参数的值，直至当在10GHz时插入损耗相对于调节CTLE值后的40％。
5.一种10G-KR高速信号优化系统，其特征在于，包括：
拓扑结构获取模块，用于获取信号系统拓扑结构；
标准插入损耗获取模块，用于获取信号链路的标准插入损耗；
参数调节模块，用于依次调整FFE、CTLE和DFE参数值大小，获取每次调整后的插入损耗；
参数确定模块，用于根据每次调整后的插入损耗与标准插入损耗的比值大小来确定最优FFE、CTLE和DFE参数值大小。
6.根据权利要求5所述的一种10G-KR高速信号优化系统，其特征在于，所述系统拓扑结构具体为：SerDes芯片从Tx端发送信号，经第一单板链路后经过连接器以及背板到达另一连接器后，再经过第二单板，经Retimer芯片后再经过第二单板剩余链路后，最后到达SerDes芯片的Rx端。
7.根据权利要求5所述的一种10G-KR高速信号优化系统，其特征在于，所述标准插入损耗为当FFE、CTLE和DFE参数值为出厂设定值下的信号链路插入损耗。
8.根据权利要求5所述的一种10G-KR高速信号优化系统，其特征在于，所述参数确定模块包括：
FFE参数确定单元，用于调节FFE的值，直至当在5GHz时插入损耗值为标准插入损耗的50％；
CTLE参数确定单元，用于调节CTLE参数的值，直至当在5GHz时插入损耗相对于调节FFE值后的60％；
DFE参数确定单元，用于调节DFE参数的值，直至当在10GHz时插入损耗相对于调节CTLE值后的40％。
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