CN106557625A - 一种提高信号完整性的端接设计方法 - Google Patents

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李德恒
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Abstract

本发明公开了一种提高信号完整性的端接设计方法，具体方法如下：将芯片及元器件摆放至相应位置，完成整体布局；根据布局对高速信号进行分类；对信号所需要走线的区域，根据空间及信号类别规划信号可以选择的端接方式，选择其中的部分信号线进行所选择端接的电路板布线；确定端接电阻电容的取值范围，对不同的端接方式及其对应的阻容值范围进行扫描分析，选择信号完整性最好的端接方式及其对应的阻容值进行信号的端接设计。通过本发明的一种提高信号完整性的端接设计方法，信号的端接根据电路板的实际情况进行设计，端接设计更加合理，大大提高了信号设计质量，增强了电路板功能的稳定性。

Description

一种提高信号完整性的端接设计方法
技术领域
本发明涉及云服务器及存储电路板设计领域，具体地说是一种提高信号完整性的端接设计方法。
背景技术
在电子设计领域，电路板是所有电子设计内容的物理载体，所有电子设计意图的最终实现都要通过电路板的设计，所以电路板设计是任何电子设备中不可或缺的一个环节。
电路板的设计主要分为两个方面，信号设计和电源设计。电源设计为整个电路板设计的基础，所有的电路板芯片及功能都需要一个稳定的电源才能工作，而电路板的信号也要一个稳定的电源作为驱动。信号设计为电路板设计的灵魂，各种功能的实现都由信号来控制，信号设计的好坏直接关系到电路板各个功能的实现和稳定性。
信号设计中的阻抗设计是其中最为重要的一个设计点。当信号传输路径上存在阻抗不匹配时，就会产生反射，而信号产生多次反射后会带来信号过冲/下冲、振荡等信号失真现象。在信号设计过程中阻抗不连续不可避免，这是就要通过阻抗匹配端接来改善设计。
所以信号设计中的信号的端接设计为信号设计中的关键一环，现阶段的端接设计方法为根据芯片设计建议选择对应的信号端接方法，或者根据以往的经验选择信号的端接方法。此种设计方法存在着一定的端接设计风险，芯片设计建议的端接方法及根据经验选择的端接方法为理想情况下的最优化的端接方式，但是实际的电路板设计过程中存在着空间限制，芯片及元器件摆放限制，机构限制等等各种限制条件。
发明内容
本发明的技术任务是提供一种提高信号完整性的端接设计方法。
本发明的技术任务是按以下方式实现的，一种提高信号完整性的端接设计方法，具体方法如下：
将芯片及元器件摆放至相应位置，完成整体布局；
根据布局对高速信号进行分类；
对信号所需要走线的区域，根据空间及信号类别规划信号可以选择的端接方式，选择其中的部分信号线进行所选择端接的电路板布线；
确定端接电阻电容的取值范围，对不同的端接方式及其对应的阻容值范围进行扫描分析，选择信号完整性最好的端接方式及其对应的阻容值进行信号的端接设计。
优选的，详细步骤如下：
S1、根据电路板设计、机构设计及空间布局，将芯片及元器件摆放至相应位置，完成整体布局；
S2、根据布局对高速信号进行分类，并根据信号类型选择其适用的端接匹配类型；
S3、选择需要布线的信号，根据信号的布线位置及空间选择其可以布线的端接方式；
S4、对S3中端接方式进行布线及端接布线，选择信号线中的两根或者一对差分线进行的Layout布线及端接布线；
S5、确定S3中端接方式的电阻电容的取值范围；
S6、对S4中的端接方式的布线及端接布线进行仿真分析，仿真时对S5中的阻容值范围加以考虑并进行扫描分析，仿真完成后，从仿真结果中选择对信号完整性最优的信号波形；
S7、对S6中选出的最优波形，找出其对应的端接方式，并找出其对应的阻容值进行信号Layout布线及端接布线。
优选的，所述的S2中，信号类别有 USB、SAS、SATA、DDR、QPI、PCIE和Clock 。
优选的，所述的S3中，布线的信号为Clock。
本发明的一种提高信号完整性的端接设计方法和现有技术相比，有益效果如下：
1、通过本发明设计的端接设计，信号的端接根据电路板的实际情况进行设计，端接设计更加合理，大大提高了信号设计质量，增强了电路板功能的稳定性，可以根据具体设计运用相应最优化的端接，提高了信号完整性；
2、信号端接设计的阻容值不在局限于单一的阻容值，此发明根据不同端接进行了阻容值扫描分析，可以选择最优化的阻容值及其组合，提高了信号完整性；
3、实现了信号Layout布线前的端接及端接阻容值的仿真评估，减少了电路板打板后再进行优化端接方式及优化端接阻容值的可能性，降低了成本，提高了效率,；
4、运用此种端接设计方法，在电路板Layout布线之前即可选择出最优的信号端接方式，并可以选择出此种端接方式下最优的阻容端接值，避免了打板后信号匹配端接有问题而重复打板、调试的可能性。
附图说明
附图1为源端串接匹配示意图；
附图2为终端上拉匹配示意图；
附图3为终端下拉匹配示意图；
附图4为终端戴维宁匹配示意图；
附图5为终端交流匹配示意图；
附图6为终端小特技二极管匹配示意图。
具体实施方式
传统的端接设计方法为根据芯片设计建议选择对应的端接方式，或者根据以往的经验选择端接，可能无法最优化设计的问题。
本发明提出一种提高信号完整性的端接设计方法。通过本发明设计的端接设计，信号的端接根据电路板的实际情况进行设计，端接设计更加合理，大大提高了信号设计质量，增强了电路板功能的稳定性。
根据电路板设计、机构设计及空间布局，摆放好芯片及元器件，完成整体布局。根据布局对高速信号进行分类，如USB，SAS,SATA,DDR,QPI,PCIE,Clock等等各类信号进行划分。然后对信号所需要走线的区域根据空间及信号类别规划信号可以选择的端接方式，选择其中的部分信号线进行所选择端接的电路板布线。确定端接电阻电容的取值范围，对不同的端接方式及其对应的阻容值范围进行扫描分析，选择信号完整性最好的端接方式及其对应的阻容值进行信号的端接设计。由此，完成了一种提高信号完整性的端接设计方法。
为清楚的说明该设计方法的实现情况，以下将说明其实现步骤。
具体如下：
1）、根据电路板设计、机构设计及空间布局，摆放好芯片及元器件，完成整体布局；
2）、根据布局对高速信号进行分类，如USB，SAS,SATA,DDR,QPI,PCIE,Clock等等信号进行划分，并根据信号类型选择其适用的端接匹配类型；
3）、选择需要布线的信号如Clock，根据Clock布线位置及空间选择其可以布线的端接方式。
4）、对3）中端接方式进行布线及端接布线，选择信号线中的两根或者一对差分线进行的Layout布线及端接布线即可；
5）、确定3）中各种端接方式的电阻电容的取值范围；
6）、对4）中不同的端接方式的布线及端接布线进行仿真分析，仿真时对5）中的阻容值范围加以考虑并进行扫描分析，仿真完成后，从仿真结果中选择对信号完整性最优的信号波形；
7）对6）中选出的最优波形，找出其对应的端接方式，并找出其对应的阻容值进行信号Layout布线及端接布线。
这样即可完成一种提高信号完整性的端接设计方法。
运用此种端接设计方法，在电路板Layout布线之前即可选择出最优的信号端接方式，并可以选择出此种端接方式下最优的阻容端接值。这样无需打板即可最优化端接设计，节省了设计成本，提高了设计效率，避免了打板后信号匹配端接有问题而重复打板、调试的可能性。
信号端接设计不再局限于单一的端接设计方法，可以根据具体设计运用相应最优化的端接，提高了信号完整性；
信号端接设计的阻容值不在局限于单一的阻容值，此发明根据不同端接进行了阻容值扫描分析，可以选择最优化的阻容值及其组合，提高了信号完整性；
实现了信号Layout布线前的端接及端接阻容值的仿真评估，减少了电路板打板后再进行优化端接方式及优化端接阻容值的可能性，降低了成本，提高了效率。
通过上面具体实施方式，所述技术领域的技术人员可容易的实现本发明。但是应当理解，本发明并不限于上述的几种具体实施方式。在公开的实施方式的基础上，所述技术领域的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。

Claims (4)

1.一种提高信号完整性的端接设计方法，其特征在于,具体方法如下：
将芯片及元器件摆放至相应位置，完成整体布局；
根据布局对高速信号进行分类；
对信号所需要走线的区域，根据空间及信号类别规划信号可以选择的端接方式，选择其中的部分信号线进行所选择端接的电路板布线；
确定端接电阻电容的取值范围，对不同的端接方式及其对应的阻容值范围进行扫描分析，选择信号完整性最好的端接方式及其对应的阻容值进行信号的端接设计。
2.根据权利要求1所述的一种提高信号完整性的端接设计方法，其特征在于，详细步骤如下：
S1、根据电路板设计、机构设计及空间布局，将芯片及元器件摆放至相应位置，完成整体布局；
S2、根据布局对高速信号进行分类，并根据信号类型选择其适用的端接匹配类型；
S3、选择需要布线的信号，根据信号的布线位置及空间选择其可以布线的端接方式；
S4、对S3中端接方式进行布线及端接布线，选择信号线中的两根或者一对差分线进行的Layout布线及端接布线；
S5、 确定S3中端接方式的电阻电容的取值范围；
S6、 对S4中的端接方式的布线及端接布线进行仿真分析，仿真时对S5中的阻容值范围加以考虑并进行扫描分析，仿真完成后，从仿真结果中选择对信号完整性最优的信号波形；
S7、 对S6中选出的最优波形，找出其对应的端接方式，并找出其对应的阻容值进行信号Layout布线及端接布线。
3.根据权利要求2所述的一种提高信号完整性的端接设计方法，其特征在于，所述的S2中，信号类别有 USB、SAS、SATA、DDR、QPI、PCIE和Clock 。
4.根据权利要求2所述的一种提高信号完整性的端接设计方法，其特征在于，所述的S3中，布线的信号为Clock。
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