CN108684137A - 一种优化pcb高速链路阻抗连续性的方法 - Google Patents
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Abstract
本发明公开了一种优化PCB高速链路阻抗连续性的方法,所述PCB高速链路包括主板和接收卡,所述主板与接收卡通过连接器连接,所述主板包括发射端与电容,所述接收卡包括接收端;所述方法包括以下步骤:调整电容位置,并针对电容不同位置进行时域反射计仿真;根据仿真结果对比电容不同位置下,所述PCB高速链路阻抗、损耗特性情况;根据对比结果,确定电容最佳位置。本发明公开的优化PCB高速链路阻抗连续性的方法,通过改变电容摆放位置进行仿真链路的时域反射计结果,优化电容摆放位置,使得链路整体阻抗连续性最好,提高信号传输质量。
Description
技术领域
本发明涉及服务器技术领域,尤其涉及一种优化PCB高速链路阻抗连续性的方法。
背景技术
在传统数字系统设计中,高速互联现象常常可以忽略不计,因为它们对系统的性能影响很微弱。然而,随着计算机技术的不断发展,在众多决定系统性能的因素里,高速互联现象正起着主导作用,常常导致一些不可预见问题的出现,极大的增加了系统设计的复杂性。因此在高速链路设计中,要尽量优化各个模块,借助仿真工具提前评估设计可行性及风险点,并依据仿真结果优化设计,提高系统设计成功率,缩短研发周期。
在服务器系统高速信号链路设计过程中,链路阻抗的优化设计尤其重要,若链路阻抗连续性较差,会引起信号反射、增加链路损耗,进而影响信号传输质量,甚至导致设计失败。
现有技术中,在高速链路设计中,针对电容处的阻抗不连续特性,多数工程师会从电容本身的特性入手,通过挖空电容pad的参考平面已降低其容性,进而提高阻抗,减小阻抗不连续。虽然上述设计思想能够有效提高电容处的阻抗,减小阻抗不连续性,但挖空电容pad参考层会降低参考平面的完整性,影响电流的流向分布,可能会引起电源完整性问题。此外,若在电容下方有其它高速线,会使其他高速线的参考平面不完整,影响信号传输质量。
发明内容
基于背景技术存在的技术问题,本发明提出了一种优化PCB高速链路阻抗连续性的方法,通过改变电容摆放位置进行仿真链路的时域反射计结果,优化电容摆放位置,使得链路整体阻抗连续性最好,提高信号传输质量。
本发明提出的一种优化PCB高速链路阻抗连续性的方法,所述PCB高速链路包括主板和接收卡,所述主板与接收卡通过连接器连接,所述主板包括发射端与电容,所述接收卡包括接收端;
所述方法包括以下步骤:
调整电容位置,并针对电容不同位置进行时域反射计仿真;
根据仿真结果对比电容不同位置下,所述PCB高速链路阻抗、损耗特性情况;
根据对比结果,确定电容最佳位置。。
优选地,所述调整电容位置具体为调整电容与连接器距离。
优选地,所述PCB高速链路中,发射端与电容通过引出线L1、主板主走线L2相连,电容与连接器通过连接线L3相连,连接器与接收端通过连接线L4相连。
优选地,L2和L3的总长度不变。
优选地,调整电容与连接器距离为改变L2和L3的长度。
本发明中提供的一种优化PCB高速链路阻抗连续性的方法,通过改变电容摆放位置进行仿真链路的时域反射计结果,优化电容摆放位置,使得链路整体阻抗连续性最好,提高信号传输质量。
附图说明
图1为本发明提出的一种优化PCB高速链路阻抗连续性的方法的流程图;
图2为针对电容不同摆放位置的仿真项图;
图3为电容不同位置的链路时域反射计仿真图;
图4为电容不同位置的链路插入损耗仿真图;
图5为电容不同位置的链路回波损耗仿真图。
具体实施方式
如图1-5所示,图1为本发明提出的一种优化PCB高速链路阻抗连续性的方法的流程图;图2为针对电容不同摆放位置的仿真项图;图3为电容不同位置的链路时域反射计仿真图;图4为电容不同位置的链路插入损耗仿真图;图5为电容不同位置的链路回波损耗仿真图。
下面结合附图和实施例对本发明进行详细的描述。
一种优化PCB高速链路阻抗连续性的方法,包括以下步骤:
S1:将PCB高速链路中走线分为发射端引出线L1、主板主走线L2、电容与连接器间连接线L3和连接器与接收端间连接线L4;
S2:通过调整电容位置,调整L2与L3的长度,并针对电容不同位置进行时域反射计仿真,其中,L2与L3的长度之和保持定值;
S3:根据仿真结果对比电容不同位置下,所述PCB高速链路阻抗、损耗特性情况;
S4:根据对比结果,确定电容最佳位置。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,根据本发明的技术方案及其发明构思加以等同替换或改变,都应涵盖在本发明的保护范围之内。
Claims (5)
1.一种优化PCB高速链路阻抗连续性的方法,其特征在于,所述PCB高速链路包括主板和接收卡,所述主板与接收卡通过连接器连接,所述主板包括发射端与电容,所述接收卡包括接收端;
所述方法包括以下步骤:
调整电容位置,并针对电容不同位置进行时域反射计仿真;
根据仿真结果对比电容不同位置下,所述PCB高速链路阻抗、损耗特性情况;
根据对比结果,确定电容最佳位置。
2.根据权利要求1所述的优化PCB高速链路阻抗连续性的方法,其特征在于,所述调整电容位置具体为调整电容与连接器距离。
3.根据权利要求2所述的优化PCB高速链路阻抗连续性的方法,其特征在于,所述PCB高速链路中,发射端与电容通过引出线L1、主板主走线L2相连,电容与连接器通过连接线L3相连,连接器与接收端通过连接线L4相连。
4.根据权利要求3所述的优化PCB高速链路阻抗连续性的方法,其特征在于,L2和L3的总长度不变。
5.根据权利要求4所述的优化PCB高速链路阻抗连续性的方法,其特征在于,调整电容与连接器距离为改变L2和L3的长度。
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