CN113939091B - 链路静电阻抗器的阻抗匹配设计方法、装置、印制电路板 - Google Patents

Abstract

本申请公开了一种链路静电阻抗器的阻抗匹配设计方法、装置、设备、计算机可读存储介质及印制电路板，以缩小静电阻抗器在链路侧的焊盘的电气接触面积的方式实现静电阻抗器的阻抗匹配，无需进行挖洞处理，根据待优化链路模型中待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值的差值以及第一初始焊盘的最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理后，输出优化后的链路模型，实现了在不影响板卡走线布局的前提下对静电阻抗器进行了阻抗匹配优化，在适应高密走线需求的同时提高了信号质量。

Description

链路静电阻抗器的阻抗匹配设计方法、装置、印制电路板

技术领域

本申请涉及高速信号传输技术领域，特别是涉及一种链路静电阻抗器的阻抗匹配设计方法、装置、设备、计算机可读存储介质及印制电路板。

背景技术

在传统数字系统中，信号传输速率较小，互连对信号来说是透明的，互连对系统和信号造成的影响可以忽略不计，不会有信号完整性的问题。随着计算机以及大数据等技术的发展，现在到了一个数据大爆炸的时代，对传输和处理数据的要求越来越高。这就要求我们整个数据处理系统要有更高的带宽和更快的信号传输速率。这对我们的系统设计提出了巨大的挑战，随着信号数率的提高，就会带来信号完整性的问题。信号完整性问题往往决定着整个硬件系统设计成功的关键。

某些高速链路中需要放置静电阻抗器(Electro-Static discharge，ESD)，以用于静电防护，如通用串行总线(Universal Serial Bus，USB)电路。静电阻抗器一般串接在链路中使用，静电阻抗器的两个焊盘(PAD)，一端焊盘连接链路，另一端焊盘引线接地。由于焊盘的电容效应，焊盘处的阻抗值偏小，这造成链路的阻抗不匹配，易引起信号完整性问题。为了调节焊盘处的阻抗，通常在焊盘处的参考层进行挖洞处理，以达到阻抗匹配的目的，提高信号的质量。

然而，虽然对焊盘进行挖洞处理可以优化阻抗，但挖洞处理会影响次外层走线，即挖洞位置对应的次外层不能走线，这样缩小了走线的范围，影响了走线布局。若走线空间有限，就无法进行挖洞处理，但这又会给信号质量带来风险。

提供一种减小对走线影响的静电阻抗器阻抗优化方法，是本领域技术人员需要解决的技术问题。

发明内容

本申请的目的是提供一种链路静电阻抗器的阻抗匹配设计方法、装置、设备、计算机可读存储介质及印制电路板，实现了在减少走线影响的前提下优化静电阻抗器的阻抗匹配。

为解决上述技术问题，本申请提供一种链路静电阻抗器的阻抗匹配设计方法，包括：

在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述待优化静电阻抗器在所述链路侧的第一初始焊盘处的第二阻抗值；

获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出优化后的链路模型。

可选的，所述根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理，具体包括：

将所述第一初始焊盘的电气接触面积、所述第一阻抗值、所述第二阻抗值、所述待优化链路模型所在的印制电路板的叠层厚度和所述印制电路板的介电常数，代入预设的函数关系式，输出所述第一初始焊盘的参考电气接触面积；

在不小于所述最小允许电气接触面积的前提下，在所述参考电气接触面积的预设范围内，对所述第一初始焊盘的电气接触面积进行缩小化处理并进行仿真后更新所述第二阻抗值；

当所述第一阻抗值与所述第二阻抗值的差值降至预设差值时，确定对应的电气接触面积为所述第一初始焊盘进行缩小化处理后的电气接触面积。

可选的，在所述输出优化后的链路模型之前，还包括：

根据在所述待优化链路模型中所述待优化静电阻抗器接地处的空余空间面积，增加所述待优化静电阻抗器接地处的第二初始焊盘的焊接面积。

可选的，在所述输出优化后的链路模型之前，还包括：

根据在所述待优化链路模型中所述待优化静电阻抗器接地处的空余空间面积，对所述待优化静电阻抗器增设除缩小化处理的所述第一初始焊盘和所述待优化静电阻抗器接地处的第二初始焊盘之外的非电气连接焊盘。

可选的，还包括：

获取原始链路模型；

在所述原始链路模型中，提取所述待优化静电阻抗器所涉及到的链路模型，得到所述待优化链路模型。

可选的，在所述对所述第一初始焊盘的电气接触面积进行缩小化处理之后，在所述输出优化后的链路模型之前，还包括：

若进行缩小化处理后的所述第一初始焊盘的电气接触面积达到所述最小允许电气接触面积，而此时所述第一阻抗值与所述第二阻抗值的差值未降至预设差值之下，通过仿真确定用于优化所述待优化静电阻抗器的阻抗匹配的挖洞位置；

在所述挖洞位置进行挖洞处理。

为解决上述技术问题，本申请还提供一种印制电路板，包括设于链路走线中的静电阻抗器，所述静电阻抗器的链路侧的第一焊盘为在第一初始焊盘的基础上进行电气接触面积缩小化处理后的焊盘；

对所述第一初始焊盘进行电气接触面积缩小化处理，具体包括：

在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述第一初始焊盘处的第二阻抗值；

获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出优化后的链路模型。

为解决上述技术问题，本申请还提供一种链路静电阻抗器的阻抗匹配设计装置，包括：

测量单元，用于在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述待优化静电阻抗器在所述链路侧的第一初始焊盘处的第二阻抗值；

第一获取单元，用于获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

第一优化单元，用于根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出单元，用于输出优化后的链路模型。

为解决上述技术问题，本申请还提供一种链路静电阻抗器的阻抗匹配设计设备，包括：

存储器，用于存储指令，所述指令包括上述任意一项所述链路静电阻抗器的阻抗匹配设计方法的步骤；

处理器，用于执行所述指令。

为解决上述技术问题，本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述任意一项所述链路静电阻抗器的阻抗匹配设计方法的步骤。

本申请所提供的链路静电阻抗器的阻抗匹配设计方法，以缩小静电阻抗器在链路侧的焊盘的电气接触面积的方式实现静电阻抗器的阻抗匹配，无需进行挖洞处理，具体来说，通过测得待优化链路模型中待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值，获取待优化静电阻抗器在待优化链路模型中第一初始焊盘的最小允许电气接触面积，从而根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理后，输出优化后的链路模型，实现了在不影响板卡走线布局的前提下对静电阻抗器进行了阻抗匹配优化，在适应高密走线需求的同时提高了信号质量。

本申请还提供了一种链路静电阻抗器的阻抗匹配设计装置、设备、计算机可读存储介质及印制电路板，具有上述有益效果，在此不再赘述。

附图说明

为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计方法的流程图；

图2为静电阻抗器的焊盘示意图；

图3为本申请实施例提供的待优化链路模型示意图；

图4为本申请实施例提供的待优化链路模型的阻抗仿真结果示意图；

图5为本申请实施例提供的优化后的链路模型示意图；

图6为本申请实施例提供的优化后的链路模型的阻抗仿真结果示意图；

图7为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计装置的结构示意图；

图8为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计设备的结构示意图。

具体实施方式

本申请的核心是提供一种链路静电阻抗器的阻抗匹配设计方法、装置、设备、计算机可读存储介质及印制电路板，实现了在减少走线影响的前提下优化静电阻抗器的阻抗匹配。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

实施例一

图1为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计方法的流程图；图2为静电阻抗器的焊盘示意图；图3为本申请实施例提供的待优化链路模型示意图；图4为本申请实施例提供的待优化链路模型的阻抗仿真结果示意图；图5为本申请实施例提供的优化后的链路模型示意图；图6为本申请实施例提供的优化后的链路模型的阻抗仿真结果示意图。

如图1所示，本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法包括：

S101：在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值。

S102：获取待优化静电阻抗器在待优化链路模型中第一初始焊盘的最小允许电气接触面积。

S103：根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理。

S104：输出优化后的链路模型。

抗匹配信号源内阻与所接传输线的特性阻抗大小相等且相位相同，或传输线的特性阻抗与所接负载阻抗的大小相等且相位相同，分别称为传输线的输入端或输出端处于阻抗匹配状态，简称为阻抗匹配。否则，便称为阻抗失配。有时也直接叫做匹配或失配。阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗不匹配会产生反射。而反射会导致过冲，振铃，抖动，会影响上升沿，下降沿等。在高频电路中，当发送端与传输线之间、传输线与接收端之间阻抗不匹配时，就会产生反射。在高速链路中，由于焊盘电容效应，焊盘处的阻抗值偏小，这造成链路的阻抗不匹配，易引起信号完整性问题。静电阻抗器的焊盘如图2所示，其中，201为链路侧焊盘，202为接地侧焊盘，203为差分信号线。现有技术中为了调节静电阻抗器链路侧焊盘的阻抗，通常在链路侧焊盘处的参考层进行挖洞处理，以达到阻抗匹配的目的，但挖洞位置对应的次外层不能走线，缩小了走线范围，影响了走线布局。在走线空间有限的情况下，也会选择不进行挖洞，但这给信号带来了风险。

故在本申请实施例中，采用对静电阻抗器链路侧的焊盘进行缩小化处理的方式提高焊盘阻抗，从而优化静电阻抗器带来的阻抗不匹配问题。

在具体实施中，为降低试错成本，以焊盘的最小允许电气接触面积为限制，以静电阻抗器所在链路的走线部分的阻抗值作为参考，通过仿真的方式来确定如何对静电阻抗器在链路侧的焊盘进行缩小化处理，以选择一个最佳的对链路侧的焊盘的处理方式。

对于步骤S101来说，待优化链路模型如图3所示。待优化链路模型可以来源于所在印制电路板的整体模型，或按照待优化静电阻抗器在待优化链路中的连接位置生成简化模型以便操作。则在步骤S101之前，本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法还可以包括：

获取原始链路模型；

在原始链路模型中，提取待优化静电阻抗器所涉及到的链路模型，得到待优化链路模型。

通常情况下，静电阻抗器的焊盘面积约为20×20mil，如图4所示，在不进行挖洞和其他处理的情况下，链路侧焊盘的阻抗变得非常小，正常走线区约为85ohm，链路侧焊盘处约51ohm，这样造成很大的反射，影响信号质量。

对于步骤S102来说，为保证静电阻抗器的焊接强度，对焊盘的最小面积有一定的要求。具体可以预先通过焊接规范或者试验得到不同类型的静电阻抗器在链路不同位置焊接时对应的焊盘的最小允许电气接触面积，以作为本申请实施例中的优化限制。

对于步骤S103来说，缩小待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值之间的差值是本申请实施例的优化目标，在步骤S102获取到的最小允许电气接触面积的限制下，通过对第一初始焊盘的电气接触面积进行缩小化处理，继而通过仿真验证优化后的结果。如图5所示，可以将第一初始焊盘缩小为10×20mil的焊盘，此时如图6所示，可以看出，与待优化链路模型的阻抗仿真结果比较，优化后的链路模型中静电阻抗器的链路侧焊盘处的阻抗由51ohm增大到约71ohm，极大了改善了阻抗失配的情况。

在实际应用中，为方便推广使用，步骤S103：根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理，具体可以包括：

将第一初始焊盘的电气接触面积、第一阻抗值、第二阻抗值、待优化链路模型所在的印制电路板的叠层厚度和印制电路板的介电常数，代入预设的函数关系式，输出第一初始焊盘的参考电气接触面积；

在不小于最小允许电气接触面积的前提下，在参考电气接触面积的预设范围内，对第一初始焊盘的电气接触面积进行缩小化处理并进行仿真后更新第二阻抗值；

当第一阻抗值与第二阻抗值的差值降至预设差值时，确定对应的电气接触面积为第一初始焊盘进行缩小化处理后的电气接触面积。

其中，预设的函数关系式用于根据第一初始焊盘的电气接触面积、第二阻抗值、待优化链路模型所在的印制电路板的叠层厚度和印制电路板的介电常数计算得到第一初始焊盘的电气接触面积与第二阻抗值的关系式，而后将第一阻抗值代入该关系式，得到第一初始焊盘的参考电气接触面积。该第一初始焊盘的参考电气接触面积可能小于最小允许电气接触面积，此时则以最小允许电气接触面积为进行缩小化处理后的第一初始焊盘的电气接触面积。若第一初始焊盘的参考电气接触面积大于最小允许电气接触面积，则可以在参考电气接触面积上下取一个范围，生成多个待测面积，分别代入待优化链路模型进行仿真，得到此时的第二阻抗值，获取与第一阻抗值最接近的第二阻抗值对应的电气接触面积，再据此对第一初始焊盘进行缩小化处理。

对于步骤S104来说，通过对第一初始焊盘进行缩小化处理的优化后，即可输出优化后的链路模型，以供高速信号链路设计人员参考。

本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法，以缩小静电阻抗器在链路侧的焊盘的电气接触面积的方式实现静电阻抗器的阻抗匹配，无需进行挖洞处理，具体来说，通过测得待优化链路模型中待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值，获取待优化静电阻抗器在待优化链路模型中第一初始焊盘的最小允许电气接触面积，从而根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理后，输出优化后的链路模型，实现了在不影响板卡走线布局的前提下对静电阻抗器进行了阻抗匹配优化，在适应高密走线需求的同时提高了信号质量。

实施例二

若仅以缩小链路侧焊盘的电气接触面积的方式来优化阻抗匹配，有可能会因为受限于最小允许电气接触面积的问题导致链路侧焊盘的阻抗仍远小于走线部分的阻抗。故在上述实施例的基础上，在本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法中，在步骤S104：输出优化后的链路模型之前，还可以包括：

根据在待优化链路模型中待优化静电阻抗器接地处的空余空间面积，增加待优化静电阻抗器接地处的第二初始焊盘的焊接面积。

增加待优化静电阻抗器接地处的第二初始焊盘的焊接面积，将能在一定程度上弥补减小第一初始焊盘的电气接触面积对静电阻抗器的焊接强度的影响，从而降低第一初始焊盘的最小允许电气接触面积，进而提高缩小第一初始焊盘的电气接触面积的限制、优化缩小第一初始焊盘的电气接触面积带来的阻抗匹配效果。

此外，在步骤S104：输出优化后的链路模型之前，本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法还可以包括：

根据在待优化链路模型中待优化静电阻抗器接地处的空余空间面积，对待优化静电阻抗器增设除缩小化处理的第一初始焊盘和待优化静电阻抗器接地处的第二初始焊盘之外的非电气连接焊盘。

除了增加第二初始焊盘的焊接面积外，还可以通过在静电阻抗器中间增加非电气连接的焊盘来增加焊接的强度，同样可以降低第一初始焊盘的最小允许电气接触面积，提高缩小第一初始焊盘的电气接触面积的限制、优化缩小第一初始焊盘的电气接触面积带来的阻抗匹配效果。

增加第二初始焊盘的焊接面积和在静电阻抗器中间增加非电气连接的焊盘的方式可以视条件结合使用，在利用二者其一或同时应用两种方法后，可以重新计算第一初始焊盘的最小允许电气接触面积，进而重新对第一初始焊盘的电气接触面积进行缩小化处理。

除此以外，在步骤S103中对第一初始焊盘的电气接触面积进行缩小化处理之后，在步骤S104：输出优化后的链路模型之前，本申请实施例提供的链路静电阻抗器的阻抗匹配设计方法还可以包括：

若进行缩小化处理后的第一初始焊盘的电气接触面积达到最小允许电气接触面积，而此时第一阻抗值与第二阻抗值的差值未降至预设差值之下，通过仿真确定用于优化待优化静电阻抗器的阻抗匹配的挖洞位置；

在挖洞位置进行挖洞处理。

若上述方式均无法达到想要的阻抗匹配效果，再对第一初始焊盘处的参考层进行挖洞处理，通过仿真得到具体进行挖洞的位置，并在待优化链路模型中生成对应的挖洞处理的标识。

上文详述了链路静电阻抗器的阻抗匹配设计方法对应的各个实施例，在此基础上，本申请还公开了与上述方法对应的印制电路板、链路静电阻抗器的阻抗匹配设计装置、设备及计算机可读存储介质。

实施例三

本申请实施例提供的印制电路板，包括设于链路走线中的静电阻抗器，静电阻抗器的链路侧的第一焊盘为在第一初始焊盘的基础上进行电气接触面积缩小化处理后的焊盘。

其中，对第一初始焊盘进行电气接触面积缩小化处理，具体包括：

在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和第一初始焊盘处的第二阻抗值；

获取待优化静电阻抗器在待优化链路模型中第一初始焊盘的最小允许电气接触面积；

根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理；

输出优化后的链路模型。

由于印制电路板部分的实施例与方法部分的实施例相互对应，因此印制电路板部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。

实施例四

图7为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计装置的结构示意图。

如图7所示，本申请实施例提供的链路静电阻抗器的阻抗匹配设计装置包括：

测量单元701，用于在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和待优化静电阻抗器在链路侧的第一初始焊盘处的第二阻抗值；

第一获取单元702，用于获取待优化静电阻抗器在待优化链路模型中第一初始焊盘的最小允许电气接触面积；

第一优化单元703，用于根据第一阻抗值与第二阻抗值的差值以及最小允许电气接触面积，对第一初始焊盘的电气接触面积进行缩小化处理；

输出单元704，用于输出优化后的链路模型。

可选的，本申请实施例提供的链路静电阻抗器的阻抗匹配设计装置还可以包括：

第二优化单元，用于在输出单元704输出优化后的链路模型之前，根据在待优化链路模型中待优化静电阻抗器接地处的空余空间面积，增加待优化静电阻抗器接地处的第二初始焊盘的焊接面积。

可选的，本申请实施例提供的链路静电阻抗器的阻抗匹配设计装置还可以包括：

第三优化单元，用于在输出单元704输出优化后的链路模型之前，根据在待优化链路模型中待优化静电阻抗器接地处的空余空间面积，对待优化静电阻抗器增设除缩小化处理的第一初始焊盘和待优化静电阻抗器接地处的第二初始焊盘之外的非电气连接焊盘。

可选的，本申请实施例提供的链路静电阻抗器的阻抗匹配设计装置还可以包括：

第二获取单元，用于获取原始链路模型；

构造单元，用于在原始链路模型中，提取待优化静电阻抗器所涉及到的链路模型，得到待优化链路模型。

可选的，本申请实施例提供的链路静电阻抗器的阻抗匹配设计装置还可以包括：

第四优化单元，用于在第一优化单元703对第一初始焊盘的电气接触面积进行缩小化处理之后，在输出单元704输出优化后的链路模型之前，若进行缩小化处理后的第一初始焊盘的电气接触面积达到最小允许电气接触面积，而此时第一阻抗值与第二阻抗值的差值未降至预设差值之下，通过仿真确定用于优化待优化静电阻抗器的阻抗匹配的挖洞位置；

标记单元，用于在挖洞位置进行挖洞处理。

由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。

实施例五

图8为本申请实施例提供的一种链路静电阻抗器的阻抗匹配设计设备的结构示意图。

如图8所示，本申请实施例提供的链路静电阻抗器的阻抗匹配设计设备包括：

存储器810，用于存储指令，所述指令包括上述任意一项实施例所述的链路静电阻抗器的阻抗匹配设计方法的步骤；

处理器820，用于执行所述指令。

其中，处理器820可以包括一个或多个处理核心，比如3核心处理器、8核心处理器等。处理器820可以采用数字信号处理DSP(Digital Signal Processing)、现场可编程门阵列FPGA(Field－Programmable Gate Array)、可编程逻辑阵列PLA(Programmable LogicArray)中的至少一种硬件形式来实现。处理器820也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器CPU(CentralProcessing Unit)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器820可以集成有图像处理器GPU(Graphics Processing Unit)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器820还可以包括人工智能AI(Artificial Intelligence)处理器，该AI处理器用于处理有关机器学习的计算操作。

存储器810可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器810还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器810至少用于存储以下计算机程序811，其中，该计算机程序811被处理器820加载并执行之后，能够实现前述任一实施例公开的链路静电阻抗器的阻抗匹配设计方法中的相关步骤。另外，存储器810所存储的资源还可以包括操作系统812和数据813等，存储方式可以是短暂存储或者永久存储。其中，操作系统812可以为Windows。数据813可以包括但不限于上述方法所涉及到的数据。

在一些实施例中，链路静电阻抗器的阻抗匹配设计设备还可包括有显示屏830、电源840、通信接口850、输入输出接口860、传感器870以及通信总线880。

本领域技术人员可以理解，图8中示出的结构并不构成对链路静电阻抗器的阻抗匹配设计设备的限定，可以包括比图示更多或更少的组件。

本申请实施例提供的链路静电阻抗器的阻抗匹配设计设备，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如上所述的链路静电阻抗器的阻抗匹配设计方法，效果同上。

实施例六

需要说明的是，以上所描述的装置、设备实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。

集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。

为此，本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如链路静电阻抗器的阻抗匹配设计方法的步骤。

该计算机可读存储介质可以包括：U盘、移动硬盘、只读存储器ROM(Read-OnlyMemory)、随机存取存储器RAM(Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本实施例中提供的计算机可读存储介质所包含的计算机程序能够在被处理器执行时实现如上所述的链路静电阻抗器的阻抗匹配设计方法的步骤，效果同上。

以上对本申请所提供的一种链路静电阻抗器的阻抗匹配设计方法、装置、设备、计算机可读存储介质及印制电路板进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置、设备、计算机可读存储介质及印制电路板而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种链路静电阻抗器的阻抗匹配设计方法，其特征在于，包括：

在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述待优化静电阻抗器在所述链路侧的第一初始焊盘处的第二阻抗值；

获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出优化后的链路模型；

其中，所述根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理，具体包括：

将所述第一初始焊盘的电气接触面积、所述第一阻抗值、所述第二阻抗值、所述待优化链路模型所在的印制电路板的叠层厚度和所述印制电路板的介电常数，代入预设的函数关系式，输出所述第一初始焊盘的参考电气接触面积；

在不小于所述最小允许电气接触面积的前提下，在所述参考电气接触面积的预设范围内，对所述第一初始焊盘的电气接触面积进行缩小化处理并进行仿真后更新所述第二阻抗值；

当所述第一阻抗值与所述第二阻抗值的差值降至预设差值时，确定对应的电气接触面积为所述第一初始焊盘进行缩小化处理后的电气接触面积。

2.根据权利要求1所述的阻抗匹配设计方法，其特征在于，在所述输出优化后的链路模型之前，还包括：

根据在所述待优化链路模型中所述待优化静电阻抗器接地处的空余空间面积，增加所述待优化静电阻抗器接地处的第二初始焊盘的焊接面积。

3.根据权利要求1所述的阻抗匹配设计方法，其特征在于，在所述输出优化后的链路模型之前，还包括：

根据在所述待优化链路模型中所述待优化静电阻抗器接地处的空余空间面积，对所述待优化静电阻抗器增设除缩小化处理的所述第一初始焊盘和所述待优化静电阻抗器接地处的第二初始焊盘之外的非电气连接焊盘。

4.根据权利要求1所述的阻抗匹配设计方法，其特征在于，还包括：

获取原始链路模型；

在所述原始链路模型中，提取所述待优化静电阻抗器所涉及到的链路模型，得到所述待优化链路模型。

5.根据权利要求1所述的阻抗匹配设计方法，其特征在于，在所述对所述第一初始焊盘的电气接触面积进行缩小化处理之后，在所述输出优化后的链路模型之前，还包括：

若进行缩小化处理后的所述第一初始焊盘的电气接触面积达到所述最小允许电气接触面积，而此时所述第一阻抗值与所述第二阻抗值的差值未降至预设差值之下，通过仿真确定用于优化所述待优化静电阻抗器的阻抗匹配的挖洞位置；

在所述挖洞位置进行挖洞处理。

6.一种印制电路板，其特征在于，包括设于链路走线中的静电阻抗器，所述静电阻抗器的链路侧的第一焊盘为在第一初始焊盘的基础上进行电气接触面积缩小化处理后的焊盘；

对所述第一初始焊盘进行电气接触面积缩小化处理，具体包括：

在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述第一初始焊盘处的第二阻抗值；

获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出优化后的链路模型；

其中，所述根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理，具体包括：

将所述第一初始焊盘的电气接触面积、所述第一阻抗值、所述第二阻抗值、所述待优化链路模型所在的印制电路板的叠层厚度和所述印制电路板的介电常数，代入预设的函数关系式，输出所述第一初始焊盘的参考电气接触面积；

在不小于所述最小允许电气接触面积的前提下，在所述参考电气接触面积的预设范围内，对所述第一初始焊盘的电气接触面积进行缩小化处理并进行仿真后更新所述第二阻抗值；

当所述第一阻抗值与所述第二阻抗值的差值降至预设差值时，确定对应的电气接触面积为所述第一初始焊盘进行缩小化处理后的电气接触面积。

7.一种链路静电阻抗器的阻抗匹配设计装置，其特征在于，包括：

测量单元，用于在待优化链路模型中，获取待优化静电阻抗器所在链路的走线部分的第一阻抗值和所述待优化静电阻抗器在所述链路侧的第一初始焊盘处的第二阻抗值；

第一获取单元，用于获取所述待优化静电阻抗器在所述待优化链路模型中所述第一初始焊盘的最小允许电气接触面积；

第一优化单元，用于根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理；

输出单元，用于输出优化后的链路模型；

其中，所述根据所述第一阻抗值与所述第二阻抗值的差值以及所述最小允许电气接触面积，对所述第一初始焊盘的电气接触面积进行缩小化处理，具体包括：

将所述第一初始焊盘的电气接触面积、所述第一阻抗值、所述第二阻抗值、所述待优化链路模型所在的印制电路板的叠层厚度和所述印制电路板的介电常数，代入预设的函数关系式，输出所述第一初始焊盘的参考电气接触面积；

在不小于所述最小允许电气接触面积的前提下，在所述参考电气接触面积的预设范围内，对所述第一初始焊盘的电气接触面积进行缩小化处理并进行仿真后更新所述第二阻抗值；

当所述第一阻抗值与所述第二阻抗值的差值降至预设差值时，确定对应的电气接触面积为所述第一初始焊盘进行缩小化处理后的电气接触面积。

8.一种链路静电阻抗器的阻抗匹配设计设备，其特征在于，包括：

存储器，用于存储指令，所述指令包括权利要求1至6任意一项所述链路静电阻抗器的阻抗匹配设计方法的步骤；

处理器，用于执行所述指令。

9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任意一项所述链路静电阻抗器的阻抗匹配设计方法的步骤。