DE102021133949A1 - Chipmodulstruktur und verfahren und system für ein chipmoduldesign unter verwendung einer chip-package-kooptimierung - Google Patents

Chipmodulstruktur und verfahren und system für ein chipmoduldesign unter verwendung einer chip-package-kooptimierung Download PDF

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Saquib B. Halim
Marcel B. Wieland
Frank G. Kuechenmeister
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GlobalFoundries Dresden Module One LLC and Co KG
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Abstract

Chipmodul, umfassend einen integrierten Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chip und ein Package, und Verfahren und System zum Designen des Moduls. Chip- und Package-Design werden so ausgeführt, dass das RF-Frontend (FE) zwischen Chip und Package aufgeteilt ist. Der Chip umfasst einen Verstärker mit einem ersten Differenzial-Anschluss und das Package umfasst eine passive Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss, der mit dem ersten Differenzial-Anschluss verbunden ist. Der zweite Differenzial-Anschluss wird an den ersten Differenzial-Anschluss unter Verwenden eines komplexen Leistungsanpassens basierend auf Anschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst, um eine verbesserte Performance zu erreichen (d.h. eine Peak-Leistungsübertragung über eine Bandbreite im Gegensatz zu bei nur einer Frequenz). Der Leistungsanpassprozess kann in einer Chip-Leistungsbedarfreduktion resultieren, die eine Vorrichtungsgrößenskalierung erlaubt. Somit wird ein Designen des Chips und ein Designen des Packages in einem Chip-Package-Kooptimierungsprozess iterativ wiederholt.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Chipmodule und insbesondere Ausführungsformen einer Chipmodulstruktur und Ausführungsformen eines Verfahrens, eines Kits und eines Systems zum Designen eines Chipmoduls.
  • Beschreibung des Stands der Technik
  • Ein Chipmodul ist eine elektronische Baugruppe. Es kann einen oder mehrere integrierte Schaltkreis (integrated circuit; IC)-Chips und ein Package umfassen, innerhalb dessen der (die) Chip(s) montiert sind. Package-Konfigurationen können variieren. Jedoch resultiert, ungeachtet der Konfiguration, die Einbindung eines Radiofrequenz (RF)-IC-Chips in ein Package typischerweise in einer Chip-Performance-Minderung und insbesondere einer Frequenzminderung aufgrund verschiedener Parasitika. Zusätzlich ist diese Frequenzminderung größer in Anwendungen mit höherer Betriebsfrequenz (z.B. Millimeterwellen (mmWelle)-Anwendungen und Terahertz (THz)-Anwendungen, die durch Verbraucher zunehmend gefragt sind).
  • KURZER ABRISS
  • Hierin offenbart sind Ausführungsformen eines Verfahrens zum Designen eines Chipmoduls, das wenigstens einen integrierten Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chip und ein Package für den RFIC-Chip umfasst. Insbesondere kann das Verfahren ein Designen eines Chips umfassen. Das Design des Chips kann ein Design einer On-Chip-Sektion für das Radiofrequenz-Frontend (radio frequency front end; RFFE) umfassen. Die On-Chip-Sektion kann insbesondere einen On-Chip-Verstärker mit einem ersten Differenzial-Anschluss umfassen. Das Verfahren kann ferner ein Designen eines Packages für den Chip umfassen. Das Design des Packages kann ein Design einer Off-Chip-Sektion des RFFE umfassen. Die Off-Chip-Sektion kann insbesondere eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss umfassen, der mit dem ersten Differenzial-Anschluss des On-Chip-Verstärkers elektrisch zu verbinden ist. Das Designen der Off-Chip-Sektion des RFFE kann beispielsweise ein Zugreifen auf Designdetails für den On-Chip-Verstärker und, basierend auf den Designdetails, ein Konfigurieren der Off-Chip-Sektion für das RFFE umfassen, so dass der zweite Differenzial-Anschluss der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst wird.
  • Insbesondere können während des Designs eines Packages für einen Chip, und insbesondere während des Designs einer Off-Chip-Sektion eines in das Package einzuschließenden RFFE, eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk basierend auf den Ergebnissen eines komplexen Leistungsanpassprozesses konfiguriert werden, der Anschluss-Spannungs-Reflexionskoeffizienten (im Gegensatz zu einem Standard-Impedanzziel) verwendet, um einen zweiten Differenzial-Anschluss der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks an einen ersten Differenzial-Anschluss eines On-Chip-Verstärkers in einer On-Chip-Sektion des RFFE bei nicht einer, sondern mehreren verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsanzupassen. Zusätzlich kann dieser komplexe Leistungsanpassprozess in einer Reduktion des Chip-Leistungsbedarfs resultieren. Deshalb kann das Designen des Chips und Designen des Packages in einem Chip-Package-Kooptimierungsprozess auch iterativ wiederholt werden. Das heißt, angesichts der Reduktion des Chip-Leistungsbedarfs, die durch den komplexen Leistungsanpassprozess erreicht wurde, kann der Chip redesignt werden, um die Größen von On-Chip-Vorrichtungen zu reduzieren (z.B. um eine Transistorgröße zu reduzieren) und dadurch die Gesamtchipgröße zu reduzieren. Ein derartiges neues Chipdesign kommt mit neuen Anschluss-Spannungs-Reflexionskoeffizienten. Somit kann das Package redesignt werden, um den zweiten Differenzial-Anschluss angesichts des neuen Chipdesigns, und insbesondere der neuen Anschluss-Spannungs-Reflexionskoeffizienten, wieder an den ersten Differenzial-Anschluss leistungsanzupassen und so weiter.
  • Auch hierin offenbart sind Ausführungsformen eines Systems zum Designen eines Chipmoduls, das wenigstens einen integrierten Radiofrequenzschaltkreis (RFIC)-Chip und ein Package für den RFIC-Chip umfasst. Das System kann einen Prozessor und auch ein Speichermedium umfassen, das durch den Prozessor lesbar ist und das Programminstruktionen speichert. Diese Programminstruktionen können durch den Prozessor ausführbar sein, um das oben beschriebene Verfahren durchzuführen.
  • Schließlich sind hierin auch Ausführungsformen einer Chipmodulstruktur offenbart, die gemäß dem oben beschriebenen Verfahren designt und anschließend hergestellt wird. Diese Chipmodulstruktur kann einen integrierten Radiofrequenzschaltkreis (RFIC)-Chip umfassen. Der RFIC-Chip kann, für das Radiofrequenz-Frontend (RFFE), einen On-Chip-Verstärker umfassen, der einen ersten Differenzial-Anschluss aufweist. Die Chipmodulstruktur kann ferner ein Package für den RFIC-Chip umfassen. Dieses Package kann, für das RFFE, eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss umfassen, der mit dem ersten Differenzial-Anschluss des On-Chip-Verstärkers elektrisch verbunden ist. Die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk können in einer einzelnen Vorrichtung, wie etwa einem Balun, kombiniert sein. Alternativ können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk diskrete elektrisch verbundene Komponenten sein (z.B. ein Transformator und ein Anpassungsnetzwerk; ein Phasenschieber und ein Anpassungsnetzwerk etc.). In jedem Fall können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk insbesondere basierend auf einem komplexen Leistungsanpassprozess derart konfiguriert sein, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst ist.
  • Figurenliste
  • Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen besser verständlich, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und in denen:
    • 1 ein schematisches Diagramm ist, das ein exemplarisches Radiofrequenz (RF)-Chipmodul veranschaulicht, das einen integrierten Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chip mit einem On-Chip-Radiofrequenz-Frontend (radio frequency front end; RFFE) und ein Package für den RFIC umfasst;
    • 2 ein Graph ist, der eine exemplarische Vorwärtsspannungsverstärkung (S21) eines Differenzial-Signals, das von einem Leistungsverstärker zu dem Balun in dem RFFE von 1 hindurchgeht, sowohl vor der Montage als auch nach der Montage veranschaulicht;
    • 3 ein Flussdiagramm ist, das Ausführungsformen eines Verfahrens veranschaulicht;
    • 4A-4C schematische Diagramme sind, die alternative RFIC-Chipdesigns veranschaulichen, die gemäß dem Verfahren erzeugt wurden;
    • 5A-5C schematische Diagramme sind, die jeweils alternative Packagedesigns für die RFIC-Chipdesigns von 4A-4C veranschaulichen, die gemäß dem Verfahren erzeugt wurden;
    • 6 ein Graph ist, der eine exemplarische Vorwärtsspannungsverstärkung (S21) eines Differenzial-Signals, das von einem On-Chip-Leistungsverstärker zu einer passiven Off-Chip-Vorrichtung und einem Anpassungsnetzwerk hindurchgeht, vor der Montage and nach der Montage angesichts eines Chipmoduldesigns gemäß dem Verfahren veranschaulicht;
    • 7 und 8 schematische Diagramme sind, die jeweils ein computergestütztes Design (computer-aided design; CAD)-System und eine repräsentative Hardware-Umgebung zum Implementieren des Verfahrens veranschaulichen;
    • 9A-9C Layout-Diagramme sind, die alternative Chipmoduldesigns veranschaulichen, die gemäß dem Verfahren erzeugt wurden;
    • 10 ein Querschnittsdiagramm ist, das exemplarische Ausführungsformen veranschaulicht, wo eine passive Off-Chip-Vorrichtung und (ein) Anpassungsnetzwerk(e) an einem Packagesubstrat sind; und
    • 11 ein Querschnittsdiagramm ist, das exemplarische Ausführungsformen veranschaulicht, wo eine passive Off-Chip-Vorrichtung und (ein) Anpassungsnetzwerk(e) an einem Interposer sind, der an dem Packagesubstrat montiert ist.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist eine Zeichnung, die ein exemplarisches Radiofrequenz (RF)-Chipmodul 100 veranschaulicht. Dieses RF-Chipmodul 100 umfasst einen oder mehrere integrierte RF-Schaltkreis (integrated circuit; IC)-Chips 102 und ein Package 101, innerhalb dessen der (die) RFIC-Chip(s) 102 montiert sind. Jeder RFIC-Chip 102 kann ein Radiofrequenz-Frontend (radio frequency front end; RFFE) 150 für wenigstens eine RF-Kommunikationsvorrichtung (z.B. für einen Sender, einen Empfänger und/oder einen Transceiver) sowie zusätzliche Merkmale (nicht gezeigt) umfassen. Ein exemplarisches RFFE 150 für einen Transceiver kann beispielsweise einen Sender (TX)-Zweig 160 und einen Empfänger (RX)-Zweig 170 umfassen. Der TX-Zweig 160 kann beispielsweise einen Leistungsverstärker 165 und einen Balun 161 (hierin auch als ein Anpasstransformator bezeichnet) umfassen, der zwischen dem Leistungsverstärker 165 und einer TX-Antenne 169 in Reihe verbunden ist. Der Leistungsverstärker 165 kann ein Differenzial-Signal (d.h. ein symmetrisches Signal) zu dem Balun 161 ausgeben. Der Balun 161 kann das empfangene Differenzial-Signal in ein impedanzangepasstes Single-ended-Signal (d.h. ein impedanzangepasstes und unsymmetrisches Signal) umwandeln und kann das impedanzangepasste Single-ended-Ausgangssignal für eine Übertragung über die TX-Antenne 169 ausgeben. Der RX-Zweig 170 kann einen rauscharmen Verstärker 175 und einen Balun 171 (hierin auch als ein Anpasstransformator bezeichnet) umfassen, der zwischen einer RX-Antenne 179 und dem rauscharmen Verstärker 175 in Reihe verbunden ist. Der Balun 171 kann ein Single-ended-Signal (d.h. ein unsymmetrisches Signal) von der RX-Antenne 179 empfangen, kann das Single-ended-Signal in ein impedanzangepasstes Differenzial-Signal umwandeln, und kann das impedanzangepasste Differenzial-Signal zu dem rauscharmen Verstärker 175 für eine nachfolgende On-Chip-Verarbeitung eingeben. Wie oben beschrieben, weisen der TX-Zweig 160 und der RX-Zweig 170 jeweils diskrete Antennen 169 bzw. 179 auf. Es sollte sich jedoch verstehen, dass alternativ der TX-Zweig 160 und der RX-Zweig 170 mit einer gemeinsam genutzten Antenne 159 über einen Schalter 158 verbunden sein könnten, der dazu konfiguriert ist, entweder den Balun 161 des TX-Zweigs 160 mit der gemeinsam genutzten Antenne 159 zum Senden von Signalen oder den Balun 171 des RX-Zweigs 170 mit der gemeinsam genutzten Antenne 159 zum Empfangen von Signalen selektiv zu verbinden.
  • Die Fachleute werden erkennen, dass Signalreflexionen, die durch nicht angepasste Impedanzen verursacht werden, eine signifikante Performance-Minderung verursachen können. Somit ist das Impedanzanpassen, in dem TX-Zweig 160 und dem RX-Zweig 170, durch die Baluns 161 und 171 ein wichtiger Teil eines RFIC-Chipdesigns. Um das Impedanzanpassen zu vereinfachen, wählen RFIC-Chipdesigner typischerweise eine Standardimpedanz (z.B. von 50 Ohm) und designen dann die RFFE-Komponenten (z.B. den Leistungsverstärker 165 und den Balun 161 des TX-Zweigs 160 und den rauscharmen Verstärker 175 und den Balun 171 des RX-Zweigs 170) demgemäß. Chip-Leistungserfordernisse, On-Chip-Vorrichtungsgrößen (z.B. Transistorgrößen) etc. und somit die Performance werden durch die Entscheidung, diese Standardimpedanz zum Impedanzanpassen während des Designs zu verwenden, beeinträchtigt. Außerdem tritt, wenn ein RFIC-Chip 102 in ein Chipmodul 100 eingebunden ist, unweigerlich eine Performance-Minderung und insbesondere eine Frequenzminderung aufgrund verschiedener Parasitika auf. Diese Frequenzminderung ist größer in Anwendungen mit höherer Betriebsfrequenz (z.B. Millimeterwellen (mmWelle)-Anwendungen und Terahertz (THz)-Anwendungen, die durch Verbraucher zunehmend gefragt sind.
  • Beispielsweise ist 2 ein Graph, der, für den TX-Zweig 160 eines konventionellen RFFE, eine exemplarische Vorwärtsspannungsverstärkung (S21) eines Differenzial-Signals, das von dem Leistungsverstärker 165 zu dem Balun 161 in dem RFFE 150 hindurchgeht, sowohl vor einer Packagemontage (siehe Kurve 201 (vor der Montage)) als auch nach einer Packagemontage (siehe Kurve 202 (nach der Montage)) veranschaulicht. Aufgrund eines Impedanzanpassens des Leistungsverstärkers 165 und des Baluns 161 an eine Standardimpedanz (z.B. 50 Ohm) wird bei einer spezifischen Frequenz (z.B. bei 77GHz) vor der Packagemontage eine Peak (205)-Leistungsübertragung, die durch eine Vorwärtsspannungsverstärkung (S21) von 23dB angezeigt ist, erreicht und wird bei der gleichen spezifischen Frequenz nach der Packagemontage eine Peak-Leistungsübertragung von 21 dB erreicht. Jedoch fällt, sowohl vor der Montage als auch nach der Montage, bei Frequenzen, die sowohl niedriger als auch höher als die spezifische Frequenz sind, die Vorwärtsspannungsverstärkung (S21) unter den Peak 205 ab. Außerdem fällt aufgrund von In-Package-Parasitika die Vorwärtsspannungsverstärkung (S21) von dem Peak 205 mit einer höheren Rate nach der Packagemontage als vor der Packagemontage ab (z.B. siehe den Unterschied zwischen der Vorwärtsspannungsverstärkung (S21) in Kurve 201 und in Kurve 202 bei 83 GHz). Das Gleiche trifft im Wesentlichen für den RX-Zweig 170 zu. Das heißt, aufgrund eines Impedanzanpassens des rauscharmen Verstärkers 175 und des Baluns 171 an die Standardimpedanz kann eine Peak-Leistungsübertragung (in diesem Fall eine Rückwärtsspannungsverstärkung (S12)) bei einer spezifischen Frequenz sowohl vor als auch nach der Packagemontage erreicht werden. Jedoch fällt die Rückwärtsspannungsverstärkung (S12) bei allen anderen Frequenzen sowohl vor der Packagemontage als auch nach der Packagemontage. Außerdem geschieht aufgrund von In-Package-Parasitika der Abfall der Rückwärtsspannungsverstärkung (S12) von dem Peak mit einer höheren Rate nach der Packagemontage als vor der Packagemontage.
  • In Anbetracht des Vorstehenden sind hierin Ausführungsformen einer Chipmodulstruktur und ein Verfahren und ein System zum Designen eines Chipmoduls offenbart, das wenigstens einen integrierten Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chip und ein Package für den RFIC-Chip umfasst. Das Verfahren und das System verwenden einen Chip-Package-Kooptimierungsprozess, um nicht nur eine Chip-Performance-Minderung aufgrund von Package-Parasitika zu vermeiden, sondern auch, um die Performance zu verbessern und ein Verringern der Chipgröße zu erleichtern. Insbesondere werden in dem Verfahren und dem System ein Chipdesign und ein Packagedesign so durchgeführt, dass das Radiofrequenz-Frontend (RFFE) zwischen dem Chip und dem Package aufgeteilt wird. Der Chip umfasst wenigstens einen On-Chip-Verstärker (z.B. einen Leistungsverstärker für einen Sender und/oder einen rauscharmen Verstärker für einen Empfänger), jeweils mit einem ersten Differenzial-Anschluss, und das Package umfasst eine entsprechende passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk (z.B. einen Balun, einen Transformator und ein Anpassungsnetzwerk, einen Phasenschieber und ein Anpassungsnetzwerk etc.) mit einem zweiten Differenzial-Anschluss, der mit dem ersten Differenzial-Anschluss elektrisch verbunden ist. Durch Bewegen der passiven Vorrichtung und des Anpassungsnetzwerks des RFFE von dem Chip zu dem Package kann die Chipgröße skaliert werden. Außerdem werden, anstelle ein Standard-Impedanzziel (z.B. von 50 Ohm) zu wählen und die RFFE-Komponenten dazu zu designen, diesem Ziel zu entsprechen, die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk unter Verwenden eines komplexen Leistungsanpassprozesses designt. In diesem komplexen Leistungsanpassprozess wird der zweite Differenzial-Anschluss der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks an den ersten Differenzial-Anschluss des On-Chip-Verstärkers basierend auf Anschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss, die unterschiedlichen Frequenzen innerhalb einer gegebenen Bandbreite (d.h. innerhalb eines speziellen Breitbands) zugeordnet sind, leistungsangepasst. Dieser komplexe Leistungsanpassprozess kann verwendet werden, um die gleiche Peak-Leistungsübertragung für alle Frequenzen innerhalb des Breitbands (d.h. im Gegensatz zu einer Peak-Leistungsübertragung für nur eine spezifische Frequenz) zu erreichen. Dieser komplexe Leistungsanpassprozess kann auch in einer Reduktion des Chip-Leistungsbedarfs resultieren. Wenn der Chip-Leistungsbedarf reduziert wird, können die Größen von Vorrichtungen (z.B. Transistoren) innerhalb des Chips skaliert werden. Deshalb können das Designen des Chips und das Designen des Packages ein iterativer Chip-Package-Kooptimierungsprozess sein. Das heißt, angesichts der Reduktion des Chip-Leistungsbedarfs, die durch den komplexen Leistungsanpassprozess erreicht wird, kann der Chip redesignt werden, um On-Chip-Vorrichtungsgrößen zu reduzieren und dadurch die Gesamtchipgröße zu reduzieren. Das neue Chipdesign kommt mit neuen Anschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss für die unterschiedlichen Frequenzen in dem Breitband. Somit kann das Package auch angesichts des neuen Chipdesigns und insbesondere der neuen Anschluss-Spannungs-Reflexionskoeffizienten redesignt werden, und so weiter. Auch hierin offenbart sind Ausführungsformen einer unter Verwenden der oben beschriebenen Designausführungsformen designten Chipmodulstruktur.
  • Bezugnehmend auf das Flussdiagramm von 3 sind hierin Ausführungsformen eines Verfahrens zum Designen eines Chipmoduls offenbart, das einen oder mehrere integrierte Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chips und ein Package für den (die) RFIC-Chip(s) umfasst.
  • Das Design des Chipsmoduls kann beispielsweise unter Verwenden eines Prozess- und Montagedesign-Kits (process and assembly design kit; PADK) implementiert werden, das sowohl für Prozessdesign als auch Montagedesign konfiguriert ist (d.h. eines Design-Kits, das sowohl ein Prozessdesign-Kit (process design kit; PDK) als auch ein Montagedesign-Kit (assembly design kit; ADK) umfasst). Für die Zwecke dieser Offenbarung bezieht sich ein PDK auf einen Satz elektronischer Dateien (umfassend sowohl Daten- als auch Skriptdateien), der (z.B. durch eine Halbleiter-Foundry) für ihre Kunden entwickelt wird, um das Design von integrierten Schaltkreis (integrated circuit; IC)-Chips an einem spezifischen Technologieknoten, der durch die Foundry unterstützt wird, zu erleichtern. Die elektronischen Dateien sind zugreifbar durch ein oder mehrere elektronische Designautomatisierungs (electronic design automation; EDA)-Tools, die auf einem Computernetzwerk (z.B. auf einem computergestützten Design (computer-aided design; CAD)-System) in verschiedenen Stadien in dem Designfluss ausgeführt werden. Exemplarische elektronische PDK-Dateien können Simulationsmodelle, Symbole und Technologiedateien für den spezifischen Technologieknoten, Bibliotheken (z.B. eine Standardzellenbibliothek, eine Bibliothek parametrisierter Zellen (Pcell) etc.) und Designregeldecks etc. für unterschiedliche Stadien in dem Chipdesignfluss (z.B. für die Grundrissplanung, Leistungsplanung, Eingangs-/Ausgangs-Pin-Platzierung, Bibliothek-Element-Platzierung, Taktplanung, Drahtführung, Layout gegen Schaltplan (layout versus schematic (LVS)-Überprüfung, 3D-Emulation, Simulationen etc.) umfassen, sind aber nicht darauf beschränkt. Ein ADK bezieht sich auf einen Satz elektronischer Dateien (umfassend sowohl Daten- als auch Skriptdateien), der entwickelt wird, um das Design eines Packagings für derartige Chips zu erleichtern. Die elektronischen ADK-Dateien können in ähnlicher Weise Simulationsmodelle, Symbole und Technologiedateien für den spezifischen Technologieknoten, Bibliotheken, Designregeldecks etc. für unterschiedliche Stadien in dem Packaging-Designfluss umfassen, sind aber nicht darauf beschränkt.
  • Das Verfahren kann ein Designen eines RFIC-Chips 402 umfassen (siehe Prozessschritt 302 und 4A, 4B oder 4C). Üblicherweise würde ein RFIC-Chip dazu designt werden, wenigstens eine RF-Kommunikationsvorrichtung und das Radiofrequenz-Frontend (RFFE) für diese RF-Kommunikationsvorrichtung zu umfassen. Beispielsweise kann der RFIC-Chip eine RF-Kommunikationsvorrichtung umfassen, die ein Empfänger, ein Sender oder ein Transceiver sein kann. Die Fachleute werden erkennen, dass das RFFE für einen Sender sich auf alle Schaltungen von einem Leistungsverstärker bis zu einer Antenne bezieht. Das RFFE für einen Empfänger bezieht sich auf alle Schaltungen von einer Antenne bis zu einem rauscharmen Verstärker. Das RFFE für einen Transceiver umfasst alle Schaltungen innerhalb eines TX-Zweigs von einem Leistungsverstärker bis zu entweder einer TX-Antenne (oder alternativ bis zu einer gemeinsamen Antenne über einen Schalter) und alle Schaltungen innerhalb eines RX-Zweigs von einem rauscharmen Verstärker bis zu einer RX-Antenne (oder alternativ bis zu einer gemeinsamen Antenne über einen Schalter). Anders als bei einem konventionellen RFIC-Chipdesign umfasst das hierin offenbarte Designverfahren ein Aufteilen des RFFE 450 zwischen dem RFIC-Chip 402 und dem Package derart, dass, in dem finalen Chipmoduldesign, das RFFE 450 eine On-Chip-Sektion 450.1 an dem RFIC-Chip 402 und eine Off-Chip-Sektion 450.2 in dem Package umfasst. Somit wird bei Prozessschritt 302 der RFIC-Chip 402 dazu designt, nur eine On-Chip-Sektion 450.1 des RFFE 450 für eine RF-Kommunikationsvorrichtung zu umfassen. Diese On-Chip-Sektion 450.1 kann dazu designt werden, wenigstens einen Verstärker mit einem ersten Differenzial-Anschluss zu umfassen und frei von irgendwelchen passiven RFFE-Vorrichtungen zu sein, die mit diesem Verstärker elektrisch verbunden sind.
  • Zu Veranschaulichungszwecken wird das Verfahren weiter unten in Bezug auf den RFFE 450 eines Transceivers beschrieben und in den Zeichnungen veranschaulicht. Das Design der On-Chip-Sektion 450.1 des RFFE 450 kann umfassen: für einen TX-Zweig 460, einen Leistungsverstärker 465 mit einem Differenzial-Ausgangsanschluss 464; und, für den RX-Zweig 470, einen rauscharmen Verstärker 475 mit einem Differenzial-Eingangsanschluss 474. Das Design der On-Chip-Sektion 450.1 des RFFE 450 für den Transceiver kann ferner frei von irgendwelchen passiven Vorrichtungen oder Anpassungsnetzwerken sein, wie in 4A veranschaulicht. Alternativ könnte das Design der On-Chip-Sektion 450.1 des RFFE 450 einen Zweig umfassen (mit einer passiven Vorrichtung und einem Anpassungsnetzwerk, die einen zweiten Differenzial-Anschluss aufweisen, der mit dem ersten Differenzial-Anschluss des Verstärkers elektrisch verbunden ist), und den anderen Zweig, der frei von irgendwelchen passiven Vorrichtungen und Anpassungsnetzwerken ist. Siehe beispielsweise die On-Chip-Sektion 450.1 des RFFE 450 in 4B, wo der RX-Zweig 470 eine passive Vorrichtung und ein Anpassungsnetzwerk 471 umfasst, die einen zweiten Differenzial-Anschluss 472 aufweisen, der mit dem ersten Differenzial-Anschluss 474 des rauscharmen Verstärkers 475 elektrisch verbunden ist und wo der TX-Zweig 460 frei von irgendwelchen passiven Vorrichtungen und Anpassungsnetzwerken ist. Siehe alternativ die On-Chip-Sektion 450.1 des RFFE 450 in 4C, wo der TX-Zweig 460 eine passive Vorrichtung und ein Anpassungsnetzwerk 461 umfasst, die einen zweiten Differenzial-Anschluss 462 aufweisen, der mit dem ersten Differenzial-Anschluss 464 des Leistungsverstärkers 465 elektrisch verbunden ist und wo der RX-Zweig 470 frei von irgendwelchen passiven Vorrichtungen und Anpassungsnetzwerken ist.
  • In jedem Fall würden typischerweise die Verstärker in dem RFFE 450 (z.B. der Leistungsverstärker 465 und der rauscharme Verstärker 475) ausgewählt (z.B. aus einer Bibliothek) oder kundenspezifisch designt werden, um eine Standardimpedanz (z.B. von 50 Ohm) zu erfüllen. Weil jedoch das Verfahren einen komplexen Leistungsanpassprozess umfasst, der bei Prozessschritt 304 (nachstehend beschrieben) in Bezug auf jegliche Anschluss-zu-Anschluss-Verbindung zwischen einer passiven Off-Chip-Vorrichtung und einem Anpassungsnetzwerk und einem On-Chip-Verstärker durchgeführt wird, muss kein On-Chip-Verstärker, der in dem RFFE 450 ist und mit einer passiven Off-Chip-Vorrichtung und einem Anpassungsnetzwerk elektrisch verbunden ist, eine Standardimpedanz (z.B. 50 Ohm) erfüllen. Stattdessen kann (können) (ein) derartige(r) On-Chip-Verstärker bezüglich optimaler Performance etc. mit einer co-optimierten optimalen Last ausgewählt werden. Da zusätzlich die passive(n) Vorrichtung(en) von wenigstens einem Zweig des RFFE 450 von dem Chip weg bewegt worden sind, kann die Gesamtgröße des RFIC-Chips während des Designs bei Prozessschritt 302 signifikant skaliert werden. Beispielsweise könnte ein RFIC-Chip, wie etwa jener in 1 gezeigte RFIC-Chip 102, der das gesamte RFFE 150 umfasst, einen Gesamtbereich von annähernd 800 Mikrometer zum Quadrat (µm2) aufweisen, wobei jeder Balun 161, 171 einen Bereich von annähernd 90µm2 aufweist. Somit würde ein Bewegen von nur einem Balun weg von dem Chip in einer Bereichsersparnis von über 10% resultieren.
  • Es sollte sich verstehen, dass das Design des RFIC-Chips 402 bei Prozessschritt 302 auch ein Design einer zusätzlichen On-Chip-Schaltung 480 (z.B. eines (von) Signalprozessors(en) etc.) umfasst. Derartige Merkmale sind in der Technik gut bekannt und sind somit aus dieser Spezifikation weggelassen worden, um es dem Leser zu erlauben, sich auf die hervorstechenden Aspekte der offenbarten Ausführungsformen zu fokussieren.
  • In jedem Fall zeigt an dem Ende von Prozessschritt 302 das Design für den RFIC-Chip 402 verschiedene Chipdesigndetails an, umfassend, aber nicht darauf beschränkt, Beschreibungen der On-Chip-Vorrichtungen (z.B. umfassend Transistortypen, -größen etc.), die Gesamtgröße des Chips, den Leistungsbedarf für den Chip, und S-Parameter, die den Anschlüssen der Verstärker in der On-Chip-Sektion 450.1 des RFFE 450 zugeordnet sind. Für den Leistungsverstärker 465 können die S-Parameter Ausgangsanschluss-Spannungs-Reflexionskoeffizienten (S22s) für verschiedene Frequenzen mit einer gegebenen Bandbreite umfassen. Für den rauscharmen Verstärker 475 können die S-Parameter Eingangsanschluss-Spannungs-Reflexionskoeffizienten (S11s) für die unterschiedlichen Frequenzen mit der gleichen gegebenen Bandbreite umfassen. Die Fachleute werden erkennen, dass S-Parameter, einschließlich S22 und S11 sowie andere S-Parameter (z.B. Vorwärtsspannungsverstärkung (S21), Rückwärtsspannungsverstärkung (S12) etc.) komplexe Zahlen sind. Jeder S-Parameter umfasst sowohl einen Realteil (a) als auch einen Imaginärteil (jX) (z.B. a+jX) und variiert mit Frequenzvariationen des Signals, das in den jeweiligen Anschluss eingegeben oder von ihm ausgegeben wird. Somit variiert beispielsweise S22s, der dem Differenzial-Ausgangsanschluss 464 des Leistungsverstärkers 465 zugeordnet ist, als eine Funktion der Frequenz des Ausgangs-Differenzial-Signals (d.h. des gesendeten Differenzial-Signals), wohingegen S11s, der dem Differenzial-Eingangsanschluss 474 des rauscharmen Verstärkers 475 zugeordnet ist, als eine Funktion der Frequenz des Eingangs-Differenzial-Signals (d.h. des empfangenen Differenzial-Signals) variiert. Die Fachleute werden erkennen, dass derartige S-Parameter typischerweise durch Simulation bestimmt werden.
  • Wieder Bezug nehmend auf 3, kann das Verfahren ferner ein Zugreifen auf das RFIC-Chipdesign von Prozessschritt 302 (umfassend die oben erwähnten verschiedenen Chipdesigndetails) und, basierend auf dem RFIC-Design und jenen Chipdesigndetails, ein Designen eines Packages 401 für den RFIC-Chip 402 umfassend die Off-Chip-Sektion 450.2 des RFFE 450 umfassen (siehe Prozessschritt 304).
  • Insbesondere kann das Package 401 bei Prozessschritt 304 dazu designt werden, ein Packagesubstrat (z.B. ein Schichtsubstrat) zu umfassen. Das Packagesubstrat kann beispielsweise Kugelgitter-Arrays (ball grid arrays; BGAs) an einer Rückseitenoberfläche aufweisen, um ein Montieren des Packagesubstrats an eine Leiterplatte (printed circuit board; PCB) zu erleichtern und ferner die elektrischen Verbindungen zwischen dem Packagesubstrat und der PCB (z.B. für eine Leistungszufuhr, Signalübertragung etc.) sowie eine Isolation um diese elektrischen Verbindungen herum bereitzustellen. Das Packagesubstrat kann Durchkontaktierungen und Drähte (z.B. Leistungsspuren, Signalspuren etc.) umfassen, um elektrische In-Package- und Package-zu-PCB-Verbindungen bereitzustellen. Das Package 401 kann ferner dazu designt werden, eine Chipmontageschicht zu umfassen. Die Chipmontageschicht bezieht sich auf eine Schicht, an der der RFIC-Chip 402 oder, falls zutreffend, mehrere Chips umfassend den RFIC-Chip 402 zu montieren ist/sind. Diese Chipmontageschicht kann das Packagesubstrat selbst sein. Das heißt, (ein) Chip(s) kann (können) direkt an der Vorderseite des Packagesubstrats gegenüber der Rückseite (z.B. durch Flip-Chip-Verbindungen (controlled collapse chip connections; C4-Verbindungen)) montiert werden. Alternativ kann die Chipmontageschicht ein Interposer sein, der an der Vorderseite des Packagesubstrats gegenüber der Rückseite (z.B. durch C4-Verbindungen) montiert ist, und der (die) Chip(s) kann (können) an dem Interposer (z.B. auch durch C4-Verbindungen) derart montiert werden, dass der Interposer zwischen dem Packagesubstrat und dem (den) Chip(s) gestapelt ist. Der Interposer wird idealerweise für Multi-Chip-Module verwendet und umfasst Durchkontaktierungen und eine Verdrahtung (z.B. Leistungsspuren, Signalspuren etc.), um elektrische Chip-zu-Chip-Verbindungen und elektrische Chip-zu-Substrat-Verbindungen bereitzustellen.
  • In jedem Fall kann das Package 401 derart designt werden, dass es eine Off-Chip-Sektion 450.2 des RFFE 450 entweder an dem Packagesubstrat oder, falls zutreffend, an dem Interposer umfasst. Die Off-Chip-Sektion 450.2 kann wenigstens eine passive Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss umfassen, der mit einem ersten Differenzial-Anschluss eines On-Chip-Verstärkers elektrisch verbunden ist.
  • Beispielsweise wird die Off-Chip-Sektion 450.2 in 5A betrachtet, die angesichts der On-Chip-Sektion 450.1 von 4A designt ist. Für den TX-Zweig 460 des RFFE 450 eines Transceivers kann die Off-Chip-Sektion 450.2 bei Prozessschritt 304 dazu designt werden, wenigstens eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk 461 mit einem Differenzial-Eingangsanschluss 462 zu umfassen, der elektrisch mit dem Differenzial-Ausgangsanschluss 464 des Leistungsverstärkers 465 verbunden ist. In einigen Ausführungsformen können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 461 in einer einzelnen Vorrichtung, wie etwa einem Balun mit einem Differenzial-Eingangsanschluss 462, kombiniert sein. Der Balun kann das Differenzial-Signal von dem Differenzial-Ausgangsanschluss 464 des Leistungsverstärkers 465 empfangen, kann das empfangene Differenzial-Signal in ein impedanzangepasstes Single-ended-Signal (d.h. ein impedanzangepasstes und unsymmetrisches Signal) umwandeln, und kann das impedanzangepasste Single-ended-Signal über einen Schalter zu einer Antenne für eine Übertragung ausgeben. In anderen Ausführungsformen könnten die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 461 ein Schaltkreis sein, der einen Differenzial-Eingangsanschluss 462 zum Empfangen des Differenzial-Signals von dem Leistungsverstärker 465, ein Anpassungsnetzwerk zum Durchführen eines Impedanzanpassens, und eine passive Vorrichtung (z.B. einen Transformator, Phasenschieber etc.) umfasst, die mit dem Anpassungsnetzwerk zum Durchführen einer anderen Signalverarbeitung (z.B. Transformieren, Phasenverschieben etc.) verbunden ist, bevor es über einen optionalen Balun und Schalter zu einer Antenne für eine Übertragung hindurchgeht. In ähnlicher Weise kann für den RX-Zweig 470 des RFFE 450 eines Transceivers, die Off-Chip-Sektion 450.2 wenigstens eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk 471 mit einem Differenzial-Ausgangsanschluss 472 umfassen, der mit dem Differenzial-Eingangsanschluss 474 des rauscharmen Verstärkers 475 elektrisch verbunden ist. In einigen Ausführungsformen können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 471 in einer einzelnen Vorrichtung, wie etwa einem Balun mit einem Differenzial-Ausgangsanschluss 472, kombiniert sein. Der Balun kann ein Single-ended-Signal (d.h. ein unsymmetrisches Signal) von der Antenne über den Schalter empfangen, kann das Single-ended-Signal in ein impedanzangepasstes Differenzial-Signal umwandeln, und kann das impedanzangepasste Differenzial-Signal an den Differenzial-Eingangsanschluss 474 des rauscharmen Verstärkers 475 für eine nachfolgende On-Chip-Verarbeitung anlegen.
  • Wie oben erwähnt, wäre idealerweise das Design für die On-Chip-Sektion 450.1 des RFFE 450 frei von irgendwelchen passiven Vorrichtungen und Anpassungsnetzwerken und somit würde das Design für die Off-Chip-Sektion 450.2 des RFFE 450 eine passive Vorrichtung und ein Anpassungsnetzwerk für sowohl den TX-Zweig 460 als auch den RX-Zweig 470 umfassen, wie veranschaulicht. Jedoch könnte alternativ das Design für die On-Chip-Sektion 450.1 eine passive Vorrichtung und ein Anpassungsnetzwerk in einem Zweig (z.B. dem TX-Zweig oder dem RX-Zweig) umfassen und würde somit nur der andere Zweig die passive Vorrichtung und das Anpassungsnetzwerk in dem Design der Off-Chip-Sektion 450.2 des RFFE 450 umfassen (z.B. siehe die Off-Chip-Sektion 450.2 in 5B, die angesichts der in 4B gezeigten On-Chip-Sektion 450.1 designt ist; siehe auch die Off-Chip-Sektion 450.2 in 5C, die angesichts der in 4C gezeigten On-Chip-Sektion 450.1 designt ist).
  • In jedem Fall kann bei Prozessschritt 304 jede passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk (z.B. 461 in dem TX-Zweig 460 und/oder 471 in dem RX-Zweig 470) in der Off-Chip-Sektion 450.2 basierend auf den Ergebnissen eines komplexen Leistungsanpassprozesses konfiguriert werden, der S-Parameter von dem RFIC-Chipdesign (im Gegensatz zu einem Standard-Impedanzziel) verwendet, um den Differenzial-Anschluss der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks an den Differenzial-Anschluss des On-Chip-Verstärkers bei nicht einer, sondern mehreren verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsanzupassen.
  • Beispielsweise kann in einem TX-Zweig 460, wo die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 461 einer Off-Chip-Sektion 450.2 (z.B. wie in 5A oder 5B gezeigt) ein Balun ist, der Balun so konfiguriert werden, dass der Differenzial-Eingangsanschluss 462 an den Differenzial-Ausgangsanschluss 464 des Leistungsverstärkers 465 basierend auf den zuvor bestimmten S22-Werten (d.h. den unterschiedlichen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten) für Differenzial-Signale unterschiedlicher Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst wird. In einem RX-Zweig 470, wo die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 471 der Off-Chip-Sektion 450.2 (z.B. wie in 5A oder 5C gezeigt) in ähnlicher Weise einen Balun umfasst, kann der Balun so konfiguriert werden, dass der Differenzial-Ausgangsanschluss 472 an den Differenzial-Eingangsanschluss 474 des rauscharmen Verstärkers 475 basierend auf den zuvor bestimmten S11-Werten (d.h. den unterschiedlichen Eingangsanschluss-Spannungs-Reflexionskoeffizienten) für Differenzial-Signale unterschiedlicher Frequenzen innerhalb der gegebenen Bandbreite leistungsangepasst wird.
  • Um diesen komplexen Leistungsanpassprozess typischerweise zu bewältigen, definiert ein Komponentendesigner üblicherweise die Eingangsimpedanz für die folgende Komponente, und üblicherweise ist es eine diskrete Impedanz und herkömmlicherweise 50 Ohm. Im Falle eines Leistungsanpassens wird anstatt eines Anpassen eines Eingangsimpedanzwerts einer Komponente an die Ausgangsimpedanz der angrenzenden Komponente ein komplexes konjugiertes Anpassen durchgeführt. Insbesondere wenn die Ausgangsimpedanz einer Komponente (z.B. eines Differenzial-PAs) (a+jb) Ohm ist und wenn die folgende Komponente ein Balun ist, dann muss seine Differenzial-Eingangsimpedanz (a-jb) Ohm sein, wodurch der komplexe Teil sich gegenseitig aufhebt. Ein Aspekt dieser komplexen Impedanz ist ihre Frequenzabhängigkeit, wobei (a±jb) Ohm für eine gegebene Frequenz festgelegt und nicht gültig für die gesamte interessierende Frequenzbandbreite ist. Die Terminologie komplexes Breitband-Leistungsanpassen wird verwendet, um sich auf den Leistungsanpassansatz für die gesamte Frequenzbandbreite unter Verwenden des Kooptimierungsansatzes von IC und Package zusammen zu beziehen.
  • Aufgrund dieses komplexen Leistungsanpassprozesses kann die Spannungsverstärkung (z.B. S21 oder S12) über eine relativ breite Bandbreite auf ihrem Peak bleiben. Beispielsweise könnte der Unterschied zwischen der hohen Grenzfrequenz und der niedrigen Grenzfrequenz der gegebenen Bandbreite bis zu 5GHz oder mehr sein und kann für eine spezielle Anwendung kundenspezifisch zugeschnitten werden. Beispielsweise kann sich in einigen Ausführungsformen der Frequenzbereich der gegebenen Bandbreite von annähernd 77GHz bis annähernd 83GHz erstrecken - ein optimaler Bereich für Fahrzeugradare. 6 ist insbesondere ein Graph, der die die Ergebnisse dieses komplexen Leistungsanpassprozesses insbesondere für die Off-Chip-Sektion 450.2 des TX-Zweigs 460 veranschaulicht. Dieser Graph zeigt eine exemplarische Vorwärtsspannungsverstärkung (S21) von Differenzial-Signalen bei verschiedenen Frequenzen, die von dem Leistungsverstärker 465 zu dem Balun 461 in der Off-Chip-Sektion 450.2 des RFFE 450 hindurchgehen, sowohl vor einer Packagemontage (siehe Kurve 601 (vor der Montage)) und nach einer Packagemontage (siehe Kurve 602 (nach der Montage)). Vor der Packagemontage wird eine Peak-Leistungsübertragung (z.B. von einer Vorwärtsspannungsverstärkung von 23dB (S21)) bei einer spezifischen Frequenz (z.B. bei 77GHz) erreicht, aber fällt bei allen anderen Frequenzen ab (siehe Kurve 601). Wegen des in dem Verfahren verwendeten komplexen Leistungsanpassprozesses verbessert sich jedoch die Frequenz-Performance tatsächlich folgend auf die Packagemontage. Das heißt, nach der Packagemontage fällt bei Frequenzen knapp über 77GHz die Vorwärtsspannungsverstärkung (S21) nicht unter 23dB ab, sondern bleibt stattdessen im Wesentlichen konstant bei 23dB über die gegebene Bandbreite 650 (z.B. von einer niedrigen Grenzfrequenz 605 bei annähernd 77GHz bis zu einer hohen Grenzfrequenz 606 bei annähernd 83GHz) (siehe Kurve 602). Das Gleiche gilt im Wesentlichen für den RX-Zweig 460.
  • Es sollte angemerkt werden, dass aufgrund der verbesserten Performance, die aus dem oben beschriebenen komplexen Leistungsanpassprozessen (z.B. an den Leistungsverstärker 465 und/oder den rauscharmen Verstärker 475 der On-Chip-Sektion 450.1) resultiert, der Leistungsbedarf für den Chip (der zuvor als ein Teil des RFIC-Chipdesigns bei Prozessschritt 302 bestimmt wurde) reduziert werden kann. Somit kann das Verfahren ein Vergleichen eines neuen Chip-Leistungsbedarfs mit einem vorherigen Chip-Leistungsbedarf umfassen, um zu bestimmen, ob die bei Prozessschritt 304 durchgeführten komplexen Leistungsanpassprozesse zu einer Reduktion des Chip-Leistungsbedarfs geführt haben (siehe Prozessschritt 306). Falls nein, kann das Verfahren enden. Falls jedoch ja, kann das Verfahren ein Wiederholen des Designens des Chips und des Designens des Packages iterativ in einem Chip-Package-Kooptimierungsprozess umfassen. Das heißt, das Verfahren kann, angesichts der Reduktion des Chip-Leistungsbedarfs, ein Bestimmen umfassen, ob eine Vorrichtungsgrößenskalierung (z.B. Transistorgrößenskalierung) und somit eine Gesamtchipgrößenskalierung möglich ist oder nicht (siehe Prozessschritt 308). Falls nein, kann das Verfahren enden. Falls ja, können die Prozesse des Designens des Chips (siehe Prozessschritt 302) und des Designens des Packages (siehe Prozessschritt 304) iterativ wiederholt werden. Das heißt, Prozessschritt 302 kann wiederholt werden, um die Größe von wenigstens einigen On Chip-Vorrichtungen (z.B. wenigstens einigen Transistoren) zu reduzieren, und dadurch eine Gesamtchipgröße zu reduzieren. Das neue Chipdesign gibt verschiedene Designdetails an, umfassend, aber nicht darauf beschränkt, aktualisierte Beschreibungen der On-Chip-Vorrichtungen (z.B. umfassend Transistortypen, - größen etc.), die Gesamtgröße des Chips, den Leistungsbedarf für den Chip, und S-Parameter, die dem Anschluss der Verstärker in der On-Chip-Sektion 450.1 des RFFE 450 zugeordnet sind.
  • Prozessschritt 304 kann dann wiederholt werden, umfassend ein Redesign der Off-Chip-Sektion 450.2 des RFFE 450 umfassend die komplexen Leistungsanpassprozesse basierend auf dem neuen Chipdesign und insbesondere den neuen S-Parametern und insbesondere den neuen Anschluss-Spannungs-Reflexionskoeffizienten. Das heißt, jede passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk der Off-Chip-Sektion 450.2 können so rekonfiguriert werden, dass ihr Differenzial-Anschluss an den Differenzial-Anschluss eines On-Chip-Verstärkers basierend auf neuen Anschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst wird. Beispielsweise können in dem TX-Zweig 460 die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 461 so rekonfiguriert werden, dass ihr Differenzial-Eingangsanschluss 462 an den Differenzial-Ausgangsanschluss 464 des Leistungsverstärkers 465 basierend auf neuen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten (S22s) leistungsangepasst wird; wohingegen in dem RX-Zweig 470 die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 471 so rekonfiguriert werden können, dass ihr Differenzial-Ausgangsanschluss 472 an den Differenzial-Eingangsanschluss 474 des rauscharmen Verstärkers 475 basierend auf den neuen Eingangsanschluss-Spannungs-Reflexionskoeffizienten (S 11s) leistungsangepasst wird.
  • Eine derartige iterative Verarbeitung kann abgeschlossen werden, wenn der Chip-Leistungsbedarf nicht länger reduziert werden kann, wenn eine Vorrichtungsgrößenskalierung nicht länger machbar ist, oder wenn die iterative Verarbeitung für einen gewissen gegebenen Zeitraum durchgeführt worden ist, während dessen keine signifikante Änderung der Leistungsminderung, Performance und/oder Größenskalierung beobachtet worden ist.
  • Es sollte angemerkt werden, dass das oben beschriebene Chipmoduldesignverfahren ganz oder teilweise unter Verwenden eines computergestützten Design (computer-aided design; CAD)-Systems und/oder als ein Computerprogrammprodukt implementiert werden kann.
  • Insbesondere Bezug nehmend auf 7 sind hierin auch Ausführungsformen eines computergestützten Design (computer-aided design; CAD)-Systems 700 zum Designen eines Chipmoduls gemäß dem oben beschriebenen Verfahren offenbart. Das CAD-System kann einen oder mehrere Prozessoren 720, eine oder mehrere Anzeigen 730 und eines oder mehrere Speichermedien 710 (z.B. Speichervorrichtungen) umfassen, die durch den (die) Prozessor(en) 720 lesbar ist/sind. Die verschiedenen Komponenten des CAD-Systems 700 umfassend, aber nicht darauf beschränkt, den (die) Prozessor(en) 720, die Anzeige(n) 730 und das (die) Speichermedium(en) 710 können miteinander über einen Systembus 701, wie veranschaulicht, und/oder über ein verdrahtetes oder drahtloses Netzwerk (nicht gezeigt) verbunden sein. Außerdem können sich die verschiedenen Komponenten des CAD-Systems am gleichen Ort befinden. Alternativ kann das CAD-System ein Client-Server-System mit einem zentralen Server und mehreren vernetzten Workstations sein. Alternativ kann das CAD-System ein verteiltes System sein, dessen Komponenten über unterschiedliche vernetzte Computer verteilt sind. In jedem Fall ist zu Veranschaulichungszwecken das CAD-System in 7 veranschaulicht, als ob es nur einen einzelnen Prozessor 720, eine einzelne Anzeige 730 und ein einzelnes Speichermedium 710 einbindet. Es sollte sich jedoch verstehen, dass alternativ das CAD-System mehrere Prozessoren 720 zum Durchführen eines oder mehrerer der unterschiedlichen Schritte in dem Designfluss, wie oben erörtert, mehrere Anzeigen 730 und irgendeine Anzahl von einem oder mehreren Speichermedien einbinden kann, die die Daten und Tools speichern, die während der unterschiedlichen Schritte in dem Designfluss verwendet werden. Das Speichermedium 710 kann ein Prozess- und Montagedesign-Kit (process and assembly design kit; PADK) 715 (siehe die detaillierte Beschreibung oben) speichern und kann ferner verschiedene Instruktionsprogramme (z.B. elektronische Designautomatisierungs (electronic design automation; EDA)-Tools 714) speichern. Der (Die) Prozessor(en) 720 kann (können) die Instruktionsprogramme ausführen und unter Verwenden der Daten und anderen Informationen von dem PADK 715 das oben beschriebene Chipmodul-Designverfahren durchführen, das ein iteratives Wiederholen eines Chipdesigns und eines Packagedesigns in einem Chip-Package-Kooptimierungsprozess umfasst. Das Speichermedium 710 kann ferner Chip- und PackageDesigns 718-719 speichern, die durch den (die) Prozessor(en) 720 während des Chipmodul-Designverfahrens erzeugt werden und die ferner durch den (die) Prozessor(en) 720 beim iterativen Wiederholen eines Chipdesigns und eines Packagedesigns in dem Chip-Package-Kooptimierungsprozess zugreifbar sind.
  • Ein Computerprogrammprodukt kann ein computerlesbares Speichermedium (oder -medien) umfassen, auf dem (denen) computerlesbare Programminstruktionen zum Bewirken, dass ein Prozessor Aspekte der vorliegenden Erfindung ausführt, gespeichert sind.
  • Das computerlesbare Speichermedium kann eine handfeste Vorrichtung (d.h. ein nicht-flüchtiges Speichermedium) sein, die Instruktionen zur Verwendung durch eine Instruktionsausführungsvorrichtung aufbewahren und speichern kann. Das computerlesbare Speichermedium kann beispielsweise eine elektronische Speichervorrichtung, eine magnetische Speichervorrichtung, eine optische Speichervorrichtung, eine elektromagnetische Speichervorrichtung, eine Halbleiterspeichervorrichtung oder irgendeine geeignete Kombination von den Vorstehenden umfassen, ist aber nicht darauf beschränkt. Eine nicht erschöpfende Liste spezifischerer Beispiele des computerlesbaren Speichermediums umfasst die Folgenden: eine tragbare Computerdiskette, eine Festplatte, einen Direktzugriffsspeicher (random access memory; RAM), einen Nur-Lese-Speicher (read-only memory; ROM), einen löschbaren programmierbaren Nur-Lese-Speicher (erasableprogrammable read-only memory; EPROM oder Flash-Speicher), einen statischen Direktzugriffsspeicher (static random access memory; SRAM), einen tragbaren Compact-Disc-Nur-Lese-Speicher (portable compact disc read-only memory; CD-ROM), eine DVD (digital versatile disk; digitale vielseitige Scheibe), einen Memory-Stick, eine Floppy-Disk, eine mechanisch kodierte Vorrichtung, wie etwa Lochkarten oder erhabene Strukturen in einer Nut, die darauf aufgenommene Instruktionen aufweisen, und irgendeine geeignete Kombination von den Vorstehenden. Ein computerlesbares Speichermedium, wie hierin verwendet, ist nicht so auszulegen, dass es flüchtige Signale per se, wie etwa Radiowellen oder andere sich frei ausbreitende elektromagnetische Wellen, sich durch einen Wellenleiter oder andere Übertragungsmedien ausbreitende elektromagnetische Wellen (z.B. durch ein faseroptisches Kabel hindurchgehende Lichtpulse) oder durch einen Draht übertragene elektrische Signale sind.
  • Hierin beschriebene computerlesbare Programminstruktionen können auf jeweilige Rechen-/Verarbeitungs-Vorrichtungen von einem computerlesbaren Speichermedium oder auf eine externe Computer- oder externe Speicher-Vorrichtung über ein Netzwerk, beispielsweise das Internet, ein Lokalbereichsnetzwerk, ein Weitbereichsnetzwerk und/oder ein drahtloses Netzwerk heruntergeladen werden. Das Netzwerk kann Kupferübertragungskabel, optische Übertragungsfasern, eine drahtlose Übertragung, Router, Firewalls, Switches, Gateway-Computer und/oder Edge-Server umfassen. Eine Netzwerkadapterkarte oder Netzwerkschnittstelle in jeder Rechen-/Verarbeitungs-Vorrichtung empfängt computerlesbare Programminstruktionen von dem Netzwerk und leitet die computerlesbaren Programminstruktionen zur Speicherung in einem computerlesbaren Speichermedium innerhalb der jeweiligen Rechen-/Verarbeitungs-Vorrichtung weiter.
  • Computerlesbare Programminstruktionen zum Ausführen von Operationen der vorliegenden Erfindung können Assembler-Instruktionen, Befehlssatzarchitektur (instructionset-architecture; ISA)-Instruktionen, Maschinen-Instruktionen, maschinenabhängige Instruktionen, Microcode, Firmware-Instruktionen, State-Setting-Daten oder entweder Source Code oder Object Code sein, der in irgendeiner Kombination von einer oder mehreren Programmiersprachen geschrieben ist, umfassend eine objektorientierte Programmiersprache, wie etwa Smalltalk, C++ oder dergleichen, und konventionelle prozedurale Programmiersprachen, wie etwa die „C“-Programmiersprache oder ähnliche Programmiersprachen. Die computerlesbaren Programminstruktionen können vollständig auf dem Benutzercomputer, teilweise auf dem Benutzercomputer, als ein Stand-Alone-Softwarepaket, teilweise auf dem Benutzercomputer und teilweise auf einem Remote-Computer oder vollständig auf dem Remote-Computer oder einem Server ausgeführt werden. In dem letzteren Szenario kann der Remote-Computer mit dem Benutzercomputer durch irgendeinen Typ von Netzwerk, umfassend ein Lokalbereichsnetzwerk (LAN) oder ein Weitbereichsnetzwerk (WAN) verbunden sein, oder die Verbindung kann zu einem externen Computer erfolgen (beispielsweise durch das Internet unter Verwendung eines Internet-Service-Providers). In einigen Ausführungsformen können elektronische Schaltungen, umfassend beispielsweise eine programmierbare Logikschaltung, Feld-programmierbare Gatteranordnungen (fieldprogrammable gate arrays; FPGA) oder programmierbare Logik-Anordnungen (programmable logic arrays; PLA) die computerlesbaren Programminstruktionen durch Verwenden einer Zustandsinformation der computerlesbaren Programminstruktionen ausführen, um die elektronische Schaltung zu personalisieren, um Aspekte der vorliegenden Erfindung durchzuführen.
  • Aspekte der vorliegenden Erfindung werden hierin unter Bezugnahme auf Flussdiagramm-Illustrationen und/oder Blockdiagramme von Verfahren, Vorrichtungen (Systemen) und Computerprogrammprodukten gemäß Ausführungsformen der Erfindung beschrieben. Es versteht sich, dass jeder Block der Flussdiagramm-Illustrationen und/oder Blockdiagramme und Kombinationen von Blöcken in den Flussdiagramm-Illustrationen und/oder Blockdiagrammen durch computerlesbare Programminstruktionen implementiert werden kann.
  • Diese computerlesbaren Programminstruktionen können einem Prozessor eines Allzweckcomputers, Spezialzweckcomputers oder einer anderen programmierbaren Datenverarbeitungsvorrichtung bereitgestellt werden, um eine Maschine zu erzeugen, derart, dass die Instruktionen, die über den Prozessor des Computers oder der anderen programmierbaren Datenverarbeitungsvorrichtung ausgeführt werden, Mittel zum Implementieren der Funktionen/Aktionen schaffen, die in dem Flussdiagramm und/oder Blockdiagrammblock oder -blöcken spezifiziert sind. Diese computerlesbaren Programminstruktionen können auch in einem computerlesbaren Speichermedium gespeichert sein, das einen Computer, eine programmierbare Datenverarbeitungsvorrichtung, und/oder andere Vorrichtungen dazu leiten kann, auf eine spezielle Weise zu funktionieren, derart, dass das computerlesbare Speichermedium, das darin gespeicherte Instruktionen aufweist, einen Herstellungsartikel umfasst, umfassend Instruktionen, die Aspekte der Funktion/Aktion implementieren, die in dem Flussdiagramm und/oder Block-Diagramm-Block oder -blöcken spezifiziert ist.
  • Die computerlesbaren Programminstruktionen können auch auf einen Computer, eine andere programmierbare Datenverarbeitungsvorrichtung oder andere Vorrichtung geladen werden, um eine Reihe von Betriebsschritten zu bewirken, die auf dem Computer, der anderen programmierbaren Vorrichtung oder anderen Vorrichtung durchzuführen sind, um einen computerimplementierten Prozess zu erzeugen, derart, dass die Instruktionen, die auf dem Computer, der anderen programmierbaren Vorrichtung, oder anderen Vorrichtung ausgeführt werden, die Funktionen/Aktionen implementieren, die in dem Flussdiagramm und/oder Block-Diagramm-Block oder -blöcken spezifiziert sind.
  • Das Flussdiagramm und die Blockdiagramme in den Figuren veranschaulichen die Architektur, Funktionalität und den Betrieb von möglichen Implementierungen von Systemen, Verfahren und Computerprogrammprodukten gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. In dieser Hinsicht kann jeder Block in dem Flussdiagramm oder den Blockdiagrammen ein Modul, Segment oder einen Abschnitt von Instruktionen repräsentieren, das/der eine oder mehrere ausführbare Instruktionen zum Implementieren der spezifizierten logischen Funktion(en) umfasst. In einigen alternativen Implementierungen können die in dem Block genannten Funktionen nicht in der in den Figuren genannten Reihenfolge stattfinden. Beispielsweise können zwei nacheinander gezeigte Blöcke tatsächlich im Wesentlichen gleichlaufend ausgeführt werden oder können die Blöcke manchmal in der umgekehrten Reihenfolge ausgeführt werden, abhängig von der involvierten Funktionalität. Es wird auch angemerkt, dass jeder Block der Blockdiagramme und/oder Flussdiagramm-Illustration und Kombinationen von Blöcken in den Blockdiagrammen und/oder der Flussdiagramm-Illustration durch Hardware-basierte Spezialzwecksysteme implementiert werden können, die die spezifizierten Funktionen oder Aktionen durchführen oder Kombinationen von Spezialzweck-Hardware- und Computer-Instruktionen ausführen.
  • Eine repräsentative Hardware-Umgebung (d.h. ein Computersystem) zum Implementieren des Designverfahrens, - systems und -computerprogrammprodukts ist in 8 gezeigt. Diese schematische Zeichnung veranschaulicht eine Hardware-Konfiguration eines Informationshandhabungs-/Computersystems gemäß Ausführungsformen hierin. Das System umfasst wenigstens einen Prozessor oder eine zentrale Verarbeitungseinheit (central processing unit; CPU) 10. Die CPUs 10 sind über einen Systembus 12 mit verschiedenen Vorrichtungen, wie etwa einem Direktzugriffsspeicher (RAM) 14, Nur-Lese-Speicher (ROM) 16 und einem Eingangs-/Ausgangs (input/output; I/O)-Adapter 18 miteinander verbunden. Der I/O-Adapter 18 kann mit peripheren Vorrichtungen, wie etwa Platteneinheiten 11 und Bandlaufwerken 13 oder anderen Programmspeichervorrichtungen, die durch das System lesbar sind, verbunden sein. Das System kann die erfindungsgemäßen Instruktionen auf den Programmspeichervorrichtungen lesen und diesen Instruktionen folgen, um die Methodologie der Ausführungsformen hierin auszuführen. Das System umfasst ferner einen Benutzerschnittstellen-Adapter 19, der mit einer Tastatur 15, einer Maus 17, einem Lautsprecher 24, einem Mikrofon 22 und/oder anderen Benutzerschnittstellenvorrichtungen, wie etwa einer Touch-Screen-Vorrichtung (nicht gezeigt), mit dem Bus 12 verbunden ist, um Benutzer-Input zu sammeln. Zusätzlich verbindet ein Kommunikationsadapter 20 den Bus 12 mit einem Datenverarbeitungsnetzwerk 25, und ein Anzeigeadapter 21 verbindet den Bus 12 mit einer Anzeigevorrichtung 23, die als eine Ausgabevorrichtung, wie etwa beispielsweise ein Monitor, Drucker oder ein Sender, ausgeführt sein kann.
  • Auch hierin offenbart sind Ausführungsformen einer Chipmodulstruktur 900A-900C (siehe jeweils 9A-9C, siehe auch 10 und 11). Die Chipmodulstruktur 900A-900C kann gemäß dem oben beschriebenen Verfahren designt und nachfolgend hergestellt werden.
  • Diese Chipmodulstruktur 900A-900C kann umfassen: einen integrierten Radiofrequenzschaltkreis (radio frequency integrated circuit; RFIC)-Chip 902; optional einen oder mehrere zusätzliche Chips; und ein Package 901 für den RFIC-Chip 902 und irgendwelche anderen Chips.
  • Der RFIC-Chip 902 kann eine On-Chip Schaltung 980 (z.B. (einen) Signalprozessor(en) etc.) umfassen. Derartige Merkmale sind in der Technik gut bekannt und sind somit aus dieser Spezifikation weggelassen worden, um es dem Leser zu erlauben, sich auf die hervorstechenden Aspekte der offenbarten Ausführungsformen zu fokussieren.
  • Bezugnehmend auf 10 und 11, kann das Package 901 ein Packagesubstrat 999 (z.B. ein Schichtsubstrat) umfassen. Das Packagesubstrat 999 kann beispielsweise Kugelgitter-Arrays (ball grid arrays; BGAs) an einer Rückseitenoberfläche aufweisen, um ein Montieren des Packagesubstrats an eine Leiterplatte (printed circuit board; PCB) zu erleichtern und ferner die elektrischen Verbindungen zwischen dem Modulsubstrat und der PCB (z.B. für eine Leistungszufuhr, Signalübertragung etc.) bereitzustellen, sowie eine Isolation um diese elektrischen Verbindungen herum. Das Packagesubstrat 999 kann Durchkontaktierungen und Drähte (z.B. Leistungsspuren, Signalspuren etc.) umfassen, um elektrische In-Package- und Package-zu-PCB-Verbindungen bereitzustellen. Das Package 901 kann eine Chipmontageschicht umfassen. Die Chipmontageschicht bezieht sich auf eine Schicht, an der der RFIC-Chip 902 oder, falls zutreffend, mehrere Chips umfassend den RFIC-Chip 902 zu montieren ist/sind. Diese Chipmontageschicht kann das Packagesubstrat selbst sein (wie in 10 gezeigt). Das heißt, (ein) Chip(s) umfassend den RFIC-Chip 902 kann (können) direkt an der Vorderseite des Modulsubstrats gegenüber der Rückseite (z.B. durch Flip-Chip-Verbindungen (controlled collapse chip connections; C4-Verbindungen)) montiert werden. Alternativ kann das Package 901 ferner einen Interposer 998 umfassen und dieser Interposer 998 kann die Chipmontageschicht sein (siehe 11). Das heißt, der Interposer 998 kann an der Vorderseite des Packagesubstrats 999 gegenüber der Rückseite (z.B. durch C4-Verbindungen) montiert werden und (ein) Chip(s) umfassend den RFIC-Chip 902 (kann) können an dem Interposer 998 (z.B. auch durch C4-Verbindungen) derart montiert sein, dass der Interposer 998 zwischen dem Packagesubstrat 999 und dem (den) Chip(s) gestapelt ist. Der Interposer wird idealerweise für Multi-Chip-Module verwendet und umfasst Durchkontaktierungen und eine Verdrahtung (z.B. Leistungsspuren, Signalspuren etc.), um elektrische Chip-zu-Chip-Verbindungen und elektrische Chip-zu-Substrat-Verbindungen bereitzustellen.
  • Das Chipmodul 900A-900C kann ein Radiofrequenz-Frontend (RFFE) 950 für eine RF-Kommunikationsvorrichtung umfassen. Die RF-Kommunikationsvorrichtung kann ein Empfänger, ein Sender oder ein Transceiver sein. Die Fachleute werden erkennen, dass sich das RFFE für einen Sender auf alle Schaltungen von einem Leistungsverstärker bis zu einer Antenne bezieht. Das RFFE für einen Empfänger bezieht sich auf alle Schaltungen von einer Antenne bis zu einem rauscharmen Verstärker. Zu Veranschaulichungszwecken wird die RF-Kommunikationsvorrichtung nachstehend als ein Transceiver beschrieben und in den Zeichnungen veranschaulicht. Das RFFE 950 für einen Transceiver kann beispielsweise einen Sender (TX)-Zweig 960 und einen Empfänger (RX)-Zweig 970 umfassen. Der TX-Zweig 960 kann beispielsweise einen Leistungsverstärker 965 und eine passive Vorrichtung und ein Anpassungsnetzwerk 961 umfassen, das in Reihe zwischen dem Leistungsverstärker 965 und einer TX-Antenne 969 verbunden ist. Der RX-Zweig 970 kann einen rauscharmen Verstärker 975 und eine passive Vorrichtung und ein Anpassungsnetzwerk 971 umfassen, das in Reihe zwischen einer RX-Antenne 979 und dem rauscharmen Verstärker 975 verbunden ist. Wie angezeigt, können der TX-Zweig 960 und der RX-Zweig 970 jeweils diskrete Antennen 969 bzw. 979 aufweisen. Alternativ könnten der TX-Zweig 960 und der RX-Zweig 970 mit einer gemeinsam genutzten Antenne 959 über einen Schalter 958 verbunden sein, der dazu konfiguriert ist, entweder die passive Vorrichtung und das Anpassungsnetzwerk 961 des TX-Zweigs 960 mit der gemeinsam genutzten Antenne 959 zum Senden von Signalen oder die passive Vorrichtung und das Anpassungsnetzwerk 971 des RX-Zweigs 970 mit der gemeinsam genutzten Antenne 959 zum Empfangen von Signalen selektiv zu verbinden.
  • In jedem Fall kann das RFFE 950 eine On-Chip-Sektion 950.1 (d.h. eine Sektion an dem RFIC-Chip 902 selbst) und eine Off-Chip-Sektion 950.2 (d.h. eine Sektion in dem Package 901) umfassen. Die On-Chip-Sektion 950.1 kann wenigstens einen Verstärker mit einem ersten Differenzial-Anschluss umfassen und die Off-Chip-Sektion 950.2 kann eine passive Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss umfassen, der mit jenem Verstärker elektrisch verbunden ist.
  • Beispielsweise kann, wie in der Chipmodulstruktur 900A von 9A veranschaulicht, für den TX-Zweig 960 des RFFE 950 eines Transceivers, die On-Chip-Sektion 950.1 einen Leistungsverstärker 965 mit einem Differenzial-Ausgangsanschluss 964 umfassen. Für den RX-Zweig 970 des RFFE 950 eines Transceivers, kann die On-Chip-Sektion 950.1 einen rauscharmen Verstärker 975 mit einem Differenzial-Eingangsanschluss 974 umfassen. Für den TX-Zweig 960 des RFFE 950 eines Transceivers kann die Off-Chip-Sektion 950.2 wenigstens eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk 961 mit einem Differenzial-Eingangsanschluss 962 umfassen, der mit dem Differenzial-Ausgangsanschluss 964 des Leistungsverstärkers 965 elektrisch verbunden ist. In einigen Ausführungsformen kann die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 961 in einer einzelnen Vorrichtung, wie etwa einem Balun mit einem Differenzial-Eingangsanschluss 962, kombiniert sein. Der Balun kann das Differenzial-Signal von dem Differenzial-Ausgangsanschluss 964 des Leistungsverstärkers 965 empfangen, kann das empfangene Differenzial-Signal in ein impedanzangepasstes Single-ended-Signal (d.h. ein impedanzangepasstes und unsymmetrisches Signal) umwandeln, und kann das impedanzangepasste Single-ended-Signal zu einer Antenne (optional über einen Schalter) für eine Übertragung ausgeben. In anderen Ausführungsformen könnten die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 961 eine Schaltung sein, die einen Differenzial-Eingangsanschluss 962 zum Empfangen des Differenzial-Signals von dem Leistungsverstärker 965, ein Anpassungsnetzwerk zum Durchführen eines Impedanzanpassens und eine mit dem Anpassungsnetzwerk verbundene passive Vorrichtung (z.B. einen Transformator, Phasenschieber etc.) zum Durchführen einer anderen Signalverarbeitung (z.B. Transformieren, Phasenverschieben etc.) vor einem Hindurchgehen zu einer Antenne (z.B. über einen optionalen Balun und/oder Schalter) für eine Übertragung umfasst. In ähnlicher Weise kann für den RX-Zweig 970 des RFFE 950 eines Transceivers die Off-Chip-Sektion 950.2 wenigstens eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk 971 mit einem Differenzial-Ausgangsanschluss 972 umfassen, der mit dem Differenzial-Eingangsanschluss 974 des rauscharmen Verstärkers 975 elektrisch verbunden ist. In einigen Ausführungsformen können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 971 in einer einzelnen Vorrichtung, wie etwa einem Balun mit einem Differenzial-Ausgangsanschluss 972, kombiniert sein. Der Balun kann ein Single-ended-Signal (d.h. ein unsymmetrisches Signal) von einer Antenne (optional über einen Schalter) empfangen, kann das Single-ended-Signal in ein impedanzangepasstes Differenzial-Signal umwandeln, und kann das impedanzangepasste Differenzial-Signal an den Differenzial-Eingangsanschluss 974 des rauscharmen Verstärkers 975 für eine nachfolgende On-Chip-Verarbeitung anlegen.
  • Alternativ könnte, wie in den Chipmodulstrukturen 900B von 9B oder 900C von 9C veranschaulicht, ein Zweig des RFFE 950 eine passive Vorrichtung und ein Anpassungsnetzwerk in der On-Chip-Sektion 950.1 umfassen und der andere Zweig des RFFE 950 könnte eine passive Vorrichtung und ein Anpassungsnetzwerk in der Off-Chip-Sektion umfassen. Es sollte angemerkt werden, dass die Merkmale der Off-Chip-Sektion 950.2 des RFFE 950, wie oben beschrieben (z.B. die passive Vorrichtung und das Anpassungsnetzwerk 961 des TX-Zweigs 960 und/oder die passive Vorrichtung und das Anpassungsnetzwerk 971 des RX-Zweigs 970) sich entweder an dem Packagesubstrat 999 (wie in 10 veranschaulicht) oder, falls zutreffend, an dem Interposer 998 (wie in 11 veranschaulicht) befinden können.
  • Weil das oben beschriebene Chipmodulverfahren einen komplexen Leistungsanpassprozess umfasst, der in Bezug auf jegliche Anschluss-zu-Anschluss-Verbindung zwischen einer passiven Off-Chip-Vorrichtung und einem Netzwerk und einem On-Chip-Verstärker durchgeführt wird, erfüllt nicht jeglicher On-Chip-Verstärker, der in der On-Chip-Sektion 950.1 des RFFE 950 ist und elektrisch mit einer passiven Off-Chip-Vorrichtung und einem Anpassungsnetzwerk in der Off-Chip-Sektion 950.2 verbunden ist, notwendigerweise eine Standardimpedanz (z.B. 50 Ohm). Stattdessen kann (können) (ein) derartige(r) On-Chip-Verstärker für eine optimale Performance etc. ausgewählt werden. Weil (eine) passive Vorrichtung(en) von wenigstens einem Zweig des RFFE 950 in der Off-Chip-Sektion 950.2 umfasst sind, kann die Gesamtgröße des RFIC-Chips während eines Designs signifikant skaliert werden, verglichen mit einem RFIC-Chip, wo das RFFE vollständig an dem Chip ist. Zusätzlich ist, weil jede passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk (z.B. 961 in dem TX-Zweig 960 und/oder 971 in dem RX-Zweig 970) in der Off-Chip-Sektion 950.2 basierend auf den Ergebnissen eines komplexen Leistungsanpassprozesses konfiguriert wird, der S-Parameter von dem RFIC-Chipdesign (im Gegensatz zu einem Standard-Impedanzziel) verwendet, der Differenzial-Anschluss der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks bei nicht einer, sondern mehreren verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite an den Differenzial-Anschluss des On-Chip-Verstärkers leistungsangepasst werden. Das heißt, in einem TX-Zweig 960 des RFFE 950, wo die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 961 ein Balun ist, kann der Differenzial-Eingangsanschluss 962 des Baluns an den Differenzial-Ausgangsanschluss 964 des Leistungsverstärkers 965 für Differenzial-Signale unterschiedlicher Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst werden. In ähnlicher Weise kann in dem RX-Zweig 970 des RFFE 950, wo die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk 971 ein Balun ist, der Differenzial-Ausgangsanschluss 972 des Baluns an den Differenzial-Eingangsanschluss 974 des rauscharmen Verstärkers 975 für Differenzial-Signale unterschiedlicher Frequenzen innerhalb der gleichen gegebenen Bandbreite leistungsangepasst werden. Diese gegebene Bandbreite, wo die Spannungsverstärkung (z.B. S21 oder S12) stabil auf ihrem Peak bleibt, kann relativ breit sein. Beispielsweise könnte der Unterschied zwischen der hohen Grenzfrequenz und der niedrigen Grenzfrequenz der gegebenen Bandbreite bis zu 5GHz oder mehr sein und kann für eine spezielle Anwendung kundenspezifisch zugeschnitten sein. Beispielsweise kann sich in einigen Ausführungsformen der Frequenzbereich der gegebenen Bandbreite von annähernd 77GHz bis annähernd 83GHz erstrecken - ein optimaler Bereich für Fahrzeugradare (z.B. siehe die detaillierte Erörterung von 6 oben).
  • Der RFIC-Chip 902 kann, für das Radiofrequenz-Frontend (RFFE), einen On-Chip-Verstärker umfassen, der einen ersten Differenzial-Anschluss aufweist. Die Chipmodulstruktur kann ferner ein Package für den RFIC-Chip umfassen. Dieses Package kann, für das RFFE, eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk mit einem zweiten Differenzial-Anschluss umfassen, der mit dem ersten Differenzial-Anschluss des On-Chip-Verstärkers elektrisch verbunden ist. Die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk können in einer einzelnen Vorrichtung, wie etwa einem Balun, kombiniert sein. Alternativ können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk diskrete elektrisch verbundene Komponenten (z.B. ein Transformator und ein Anpassungsnetzwerk; ein Phasenschieber und ein Anpassungsnetzwerk etc.) sein. In jedem Fall können die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk insbesondere basierend auf einem komplexen Leistungsanpassprozess derart konfiguriert werden, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst ist.
  • Es sollte klar sein, dass die hierin verwendete Terminologie zum Zweck des Beschreibens der offenbarten Strukturen und Verfahren dient und nicht beschränkend sein soll. Beispielsweise sollen die Singularformen „ein“, „eine“, „einer“ und „der“, „die“, „das“, wie hierin verwendet, auch die Pluralformen umfassen, sofern nicht der Kontext klar etwas anderes angibt. Zusätzlich spezifizieren die Begriffe „umfasst“, „umfassend“, „schließt ein“ und/oder „einschließend“, wie hierin verwendet, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten, schließen aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen von diesen aus. Außerdem sollen, wie hierin verwendet, Begriffe wie etwa „rechts“, „links“, „vertikal“, „horizontal“, „Oberseite“, „Unterseite“, „obere(r)(s)“, „untere(r)(s)“, „unter“, „unten“, „darunterliegend“, „über“, „darüberliegend“, „parallel“, „senkrecht“ etc. relative Orte beschreiben, wie sie in den Zeichnungen ausgerichtet und veranschaulicht sind (sofern nicht anders angegeben), und sollen Begriffe wie etwa „berührend“, „in direktem Kontakt“, „anliegend“, „direkt angrenzend an“, „unmittelbar angrenzend an“ etc. angeben, dass wenigstens ein Element ein anderes Element physisch kontaktiert (ohne dass andere Elemente die beschriebenen Elemente trennen). Der Begriff „lateral“ wird hierin verwendet, um die relativen Orte von Elementen zu beschreiben und insbesondere anzugeben, dass ein Element an der Seite eines anderen Elements im Gegensatz zu über oder unter dem anderen Element positioniert ist, wie diese Elemente in den Zeichnungen ausgerichtet und veranschaulicht sind. Beispielsweise ist ein Element, das lateral angrenzend an ein anderes Element positioniert ist, neben dem anderen Element, ein Element, das lateral unmittelbar angrenzend an ein anderes Element positioniert ist, direkt neben dem anderen Element, und ein Element, das ein anderes Element lateral umgibt, angrenzend an die äußeren Seitenwände des anderen Elements und diese umgrenzend. Die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Means- oder Step-plus-Function-Elemente in den nachstehenden Ansprüchen sollen jegliche Struktur, jegliches Material oder jegliche Aktion zum Durchführen der Funktion in Kombination mit anderen beanspruchten Elementen einschließen, wie insbesondere beansprucht.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Chipmodul umfassend: einen Chip umfassend einen On-Chip-Verstärker, der einen ersten Differenzial-Anschluss aufweist; und ein Package für den Chip und umfassend eine passive Off-Chip-Vorrichtung und ein Anpassungsnetzwerk, die einen zweiten Differenzial-Anschluss aufweisen, der elektrisch mit dem ersten Differenzial-Anschluss des On-Chip-Verstärkers verbunden ist, wobei der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite leistungsangepasst ist.
  2. Chipmodul nach Anspruch 1, wobei der On-Chip-Verstärker einen Leistungsverstärker für einen Sender oder einen Senderschenkel eines Transceivers umfasst, wobei der erste Differenzial-Anschluss unterschiedlichen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten für Ausgangs-Differenzial-Signale bei den unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite zugeordnet ist, und wobei der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf den unterschiedlichen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst ist, um eine gleiche maximale Vorwärtsspannungsverstärkung sicherzustellen, wenn ein Ausgangs-Differenzial-Signal irgendeine der unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite aufweist.
  3. Chipmodul nach Anspruch 1, wobei der On-Chip-Verstärker einen rauscharmen Verstärker für einen Empfänger oder einen Empfänger-Zweig eines Transceivers umfasst, wobei der erste Differenzial-Anschluss unterschiedlichen Eingangsanschluss-Spannungs-Reflexionskoeffizienten für Eingangs-Differenzial-Signale bei den unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite zugeordnet ist, und wobei der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf den unterschiedlichen Eingangsanschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst ist, um eine gleiche maximale Rückwärtsspannungsverstärkung sicherzustellen, wenn ein Eingangs-Differenzial-Signal irgendeine der unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite aufweist.
  4. Chipmodul nach einem der Ansprüche 1 bis 3, wobei ein Unterschied zwischen einer hohen Grenzfrequenz und einer niedrigen Grenzfrequenz der gegebenen Bandbreite wenigstens 5GHz ist.
  5. Chipmodul nach einem der Ansprüche 1 bis 4, wobei sich die gegebene Bandbreite von annähernd 77GHz bis annähernd 83GHz erstreckt.
  6. Chipmodul nach einem der Ansprüche 1 bis 5, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk einen Balun umfassen.
  7. Chipmodul nach einem der Ansprüche 1 bis 6, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk einen Transformator und ein Anpassungsnetzwerk oder einen Phasenschieber und ein Anpassungsnetzwerk umfassen.
  8. Chipmodul nach einem der Ansprüche 1 bis 7, wobei das Package umfasst: ein Substrat, wobei der Chip an dem Substrat montiert ist und wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk an dem Substrat lateral angrenzend an den Chip positioniert sind.
  9. Chipmodul nach einem der Ansprüche 1 bis 7, wobei das Package umfasst: ein Substrat; und einen Interposer, der an dem Substrat montiert ist, wobei der Chip an dem Interposer montiert ist, und wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk an dem Substrat oder dem Interposer sind.
  10. Verfahren umfassend: Zugreifen auf Details eines On-Chip-Verstärkers, der einen ersten Differenzial-Anschluss aufweist; und basierend auf den Details, Konfigurieren einer passiven Off-Chip-Vorrichtung und eines Anpassungsnetzwerks mit einem zweiten Differenzial-Anschluss, der elektrisch verbunden mit und leistungsangepasst an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite ist.
  11. Verfahren nach Anspruch 10, ferner umfassend ein Designen eines Chipmoduls, wobei das Designen des Chipmoduls umfasst: Designen eines Chips umfassend den On-Chip-Verstärker; und Designen eines Packages für den Chip derart, dass das Package die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk umfasst, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so durchgeführt wird, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf unterschiedlichen Anschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss, die Differenzial-Signalen bei den unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite zugeordnet sind, leistungsangepasst wird, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks in einer Reduktion eines Leistungsbedarfs für den Chip resultiert, wobei das Verfahren ferner ein iteratives Wiederholen des Designens des Chips und des Designens des Packages umfasst, und wobei das iterative Wiederholen umfasst: angesichts der Reduktion des Leistungsbedarfs für den Chip, Redesignen des Chips durch Skalieren von Vorrichtungsgrößen, wobei das Skalieren der Vorrichtungsgrößen in neuen Anschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss resultiert; und Redesignen des Packages durch Rekonfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf den neuen Anschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst wird.
  12. Verfahren nach Anspruch 10, ferner umfassend ein Designen eines Chipmoduls, wobei das Designen des Chipmoduls umfasst: Designen eines Chips umfassend den On-Chip-Verstärker; und Designen eines Packages für den Chip derart, dass das Package die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk umfasst, wobei der On-Chip-Verstärker einen Leistungsverstärker für einen Sender oder einen Senderschenkel eines Transceivers umfasst, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so durchgeführt wird, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf unterschiedlichen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss, die Ausgangs-Differenzial-Signalen bei den unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite zugeordnet sind, leistungsangepasst wird, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks in einer Reduktion eines Leistungsbedarfs für den Chip resultiert, wobei das Verfahren ferner ein iteratives Wiederholen des Designens des Chips und des Designens des Packages umfasst, und wobei das iterative Wiederholen umfasst: angesichts der Reduktion des Leistungsbedarfs für den Chip, Redesignen des Chips durch Skalieren von Vorrichtungsgrößen, wobei das Skalieren der Vorrichtungsgrößen in neuen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss resultiert; und Redesignen des Packages durch Rekonfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf den neuen Ausgangsanschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst wird, um eine gleiche maximale Vorwärtsspannungsverstärkung sicherzustellen, wenn ein Ausgangs-Differenzial-Signal irgendeine der unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite aufweist.
  13. Verfahren nach Anspruch 10, ferner umfassend ein Designen eines Chipmoduls, wobei das Designen des Chipmoduls umfasst: Designen eines Chips umfassend den On-Chip-Verstärker; und Designen eines Packages für den Chip derart, dass das Package die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk umfasst, wobei der On-Chip-Verstärker einen rauscharmen Verstärker für einen Empfänger oder einen Empfänger-Zweig eines Transceivers umfasst, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so durchgeführt wird, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf unterschiedlichen Eingangsanschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss, die Eingangs-Differenzial-Signalen bei den unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite zugeordnet sind, leistungsangepasst wird, wobei das Konfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks in einer Reduktion eines Leistungsbedarfs für den Chip resultiert, wobei das Verfahren ferner ein iteratives Wiederholen des Designens des Chips und des Designens des Packages umfasst, und wobei das iterative Wiederholen umfasst: angesichts der Reduktion des Leistungsbedarfs für den Chip, Redesignen des Chips durch Skalieren von Vorrichtungsgrößen, wobei das Skalieren der Vorrichtungsgrößen in neuen Eingangsanschluss-Spannungs-Reflexionskoeffizienten an dem ersten Differenzial-Anschluss resultiert; und ein Redesignen des Packages durch Rekonfigurieren der passiven Off-Chip-Vorrichtung und des Anpassungsnetzwerks so, dass der zweite Differenzial-Anschluss an den ersten Differenzial-Anschluss basierend auf den neuen Eingangsanschluss-Spannungs-Reflexionskoeffizienten leistungsangepasst wird, um eine gleiche maximale Rückwärtsspannungsverstärkung sicherzustellen, wenn ein Eingangs-Differenzial-Signal irgendeine der unterschiedlichen Frequenzen innerhalb der gegebenen Bandbreite aufweist.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei ein Unterschied zwischen einer hohen Grenzfrequenz und einer niedrigen Grenzfrequenz der gegebenen Bandbreite wenigstens 5GHz ist.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei sich die gegebene Bandbreite von annähernd 77GHz bis annähernd 83GHz erstreckt.
  16. Verfahren nach einem der Ansprüche 10 bis 15, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk innerhalb eines Baluns integriert sind.
  17. Verfahren nach einem der Ansprüche 10 bis 16, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk einen Transformator und ein Anpassungsnetzwerk oder einen Phasenschieber und ein Anpassungsnetzwerk umfassen.
  18. Verfahren nach einem der Ansprüche 10 bis 17, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk an einem Substrat eines Packages montiert sind.
  19. Verfahren nach einem der Ansprüche 10 bis 17, wobei die passive Off-Chip-Vorrichtung und das Anpassungsnetzwerk an einem Interposer montiert sind, der an einem Substrat eines Packages montiert ist.
  20. System umfassend: einen Prozessor; und ein Speichermedium, das durch den Prozessor lesbar ist, wobei das Speichermedium Details eines On-Chip-Verstärkers speichert, der einen ersten Differenzial-Anschluss aufweist, und ferner Programminstruktionen speichert, wobei die Programminstruktionen durch den Prozessor zum Durchführen eines Verfahrens ausführbar sind, und wobei das Verfahren umfasst: ein Zugreifen auf die Details des On-Chip-Verstärkers; und basierend auf den Details, Konfigurieren einer passiven Off-Chip-Vorrichtung und eines Anpassungsnetzwerks mit einem zweiten Differenzial-Anschluss, der elektrisch verbunden mit und leistungsangepasst an den ersten Differenzial-Anschluss bei verschiedenen Frequenzen innerhalb einer gegebenen Bandbreite ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11748545B2 (en) * 2021-08-04 2023-09-05 I-Shou University Method and electronic device for configuring signal pads between three-dimensional stacked chips
US11810876B1 (en) * 2023-03-10 2023-11-07 PseudolithIC, Inc. Heterogeneous integration of radio frequency transistor chiplets having interconnection tuning circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023909B1 (en) 2001-02-21 2006-04-04 Novatel Wireless, Inc. Systems and methods for a wireless modem assembly
US7138884B2 (en) 2002-08-19 2006-11-21 Dsp Group Inc. Circuit package integrating passive radio frequency structure
US20040075170A1 (en) * 2002-10-21 2004-04-22 Yinon Degani High frequency integrated circuits
EP1563570A1 (de) 2002-11-07 2005-08-17 Fractus, S.A. Integriertes schaltungsgehäuse mit miniaturantenne
US7944322B2 (en) * 2008-04-30 2011-05-17 Broadcom Corporation Method and system for flip chip configurable RF front end with an off-chip balun
US8412290B2 (en) 2008-10-16 2013-04-02 Atif SHAMIM Miniaturized, low power, wireless transmitter and receiver with on-chip antenna, and wireless coupling of on-chip and off-chip antenna
US9391650B2 (en) 2011-02-11 2016-07-12 Qualcomm Incorporated Front-end RF filters with embedded impedance transformation
CN103988424B (zh) * 2011-11-11 2017-03-08 天工方案公司 具有高功率附加效率的倒装芯片线性功率放大器
US9865934B2 (en) 2012-07-09 2018-01-09 The Ohio State University Ultra-wideband extremely low profile wide angle scanning phased array with compact balun and feed structure
US9570809B2 (en) * 2013-06-06 2017-02-14 Qualcomm Incorporated Techniques for designing millimeter wave printed dipole antennas
US11614514B2 (en) * 2020-03-27 2023-03-28 Intel Corporation Apparatus, system and method of generating radar perception data
KR102695146B1 (ko) * 2020-04-02 2024-08-13 삼성전기주식회사 칩 안테나
GB202012658D0 (en) * 2020-08-13 2020-09-30 Nordic Semiconductor Asa Low noise amplifier

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