CN108829937B - 一种优化pcb高速信号过孔的方法 - Google Patents
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Abstract
一种优化PCB高速信号过孔的方法，针对同一厚度叠层的PCB，保证高速信号走线长度不变的条件下将PCB上的不同长度过孔残桩改为U型过孔，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真，对比两者的仿真结果，获得过孔设计方案。针对不同长度via stub进行U形过孔设计，对比各种情况下设计前后的阻抗、损耗指标，得到U形过孔设计的适用条件，为过孔优化设计提供更精细的指导。即通过提前权衡U形设计的影响，细化设计范围，避免过设计。
Description
技术领域
本发明涉及信号处理技术领域，特别涉及一种优化PCB高速信号过孔的方 法。
背景技术
在传统数字系统设计中，高速互联现象常常可以忽略不计，因为它们对系 统的性能影响很微弱。然而，随着计算机技术的不断发展，在众多决定系统性 能的因素里，高速互联现象正起着主导作用，常常导致一些不可预见问题的出 现，极大的增加了系统设计的复杂性。因此在高速链路设计中，要尽量优化各 个模块，借助仿真工具提前评估设计可行性及风险点，并依据仿真结果优化设 计，提高系统设计成功率，缩短研发周期。
在服务器系统高速信号链路设计过程中，过孔的优化设计尤其重要，不当 的过孔设计会对链路阻抗连续性、损耗、串扰等方面产生重大影响，甚至导致 设计失败。因此在项目前期就要结合高速走线层面，通过仿真评估过孔的设计 方案，优化链路设计。
在高速链路过孔设计中，多数工程师比较重视过孔残桩(via stub)的影响， 尽量避免长via stub带来的谐振、反射的影响，往往通过设计U形过孔减小via stub,如图1所示。这种设计方案通过增加一个过孔以达到缩短via stub的影响。
虽然这种设计思想能够有效缩短via stub,但很多工程师却忽略了其应用范 围。
设计方案在缩短via stub的同时又多引入一个过孔，这样仍然会影响链路的 阻抗连续性和损耗，甚至比原设计更差。
因此，必须在减小via stub和多引入过孔之间做出权衡，明确U形设计的适 用情况。
发明内容
为克服现有技术中存在的问题，本发明提供了一种优化PCB高速信号过孔 的方法。
本发明解决其技术问题所采取的技术方案是：该种优化PCB高速信号过孔 的方法，针对同一厚度叠层的PCB，保证高速信号走线长度不变的条件下将PCB 上的不同长度过孔残桩改为U型过孔，对修改前的过孔残桩和修改后的U型过 孔进行插损和回损仿真，对比两者的仿真结果，获得过孔设计方案。
进一步地，对于同一通孔长度的PCB，改变过孔残桩长度，并对不同长度 的过孔残桩进行U型过孔设计，对修改前的过孔残桩和修改后的U型过孔进行 插损和回损仿真。
进一步地，过孔残桩长度以三层叠层厚度为计量单位改变，对修改前的过 孔残桩和修改后的U型过孔进行插损和回损仿真。
进一步地，过孔残桩长度以二层叠层厚度为计量单位改变，对修改前的过 孔残桩和修改后的U型过孔进行插损和回损仿真。
进一步地，过孔残桩长度以一层叠层厚度为计量单位改变，对修改前的过 孔残桩和修改后的U型过孔进行插损和回损仿真。
进一步地，过孔残桩长度大于通孔长度2/3时，U形过孔设计可有效降低损 耗，优化链路阻抗，减小链路反射。
综上，本发明的上述技术方案的有益效果如下：
针对不同长度via stub进行U形过孔设计，对比各种情况下设计前后的阻抗、 损耗指标，得到U形过孔设计的适用条件，为过孔优化设计提供更精细的指导。 即通过提前权衡U形设计的影响，细化设计范围，避免过设计。
附图说明
图1为U形过孔改进设计图示；
图2为原始设计链路拓扑图；
图3为优化设计链路拓扑图；
图4L3层走线优化设计链路拓扑图；
图5L3层走线优化设计链路插损和回损仿真(左图纵坐标为插入损耗，右 图纵坐标为回波损耗，横坐标都为频率)；
图6L3层走线优化设计链路TDR仿真(纵坐标为阻抗，横坐标为时间)；
图7L5层走线优化设计链路插损和回损仿真(左图纵坐标为插入损耗，右 图纵坐标为回波损耗，横坐标都为频率)；
图8L5层走线优化设计链路TDR仿真(纵坐标为阻抗，横坐标为时间)
图9L7层走线优化设计链路插损和回损仿真(左图纵坐标为插入损耗，右 图纵坐标为回波损耗，横坐标都为频率)；
图10L7层走线优化设计链路TDR仿真(纵坐标为阻抗，横坐标为时间)；
图中：
1发射端，2电容，3接收端，4过孔残桩，5U型过孔，6连接器。
具体实施方式
以下结合附图1-10对本发明的特征和原理进行详细说明，所举实施例仅用 于解释本发明，并非以此限定本发明的保护范围。
本发明解决其技术问题所采取的技术方案是：该种优化PCB高速信号过孔 的方法，针对同一厚度叠层的PCB，保证高速信号走线长度不变的条件下将PCB 上的不同长度过孔残桩改为U型过孔，对修改前的过孔残桩和修改后的U型过 孔进行插损和回损仿真，对比两者的仿真结果，获得过孔设计方案。
如图1所示，对于同一通孔长度的PCB，改变过孔残桩长度，并对不同长 度的过孔残桩进行U型过孔设计，对修改前的过孔残桩和修改后的U型过孔进 行插损和回损仿真。
过孔残桩长度以三层叠层厚度为计量单位改变，对修改前的过孔残桩和修 改后的U型过孔进行插损和回损仿真。
过孔残桩长度以二层叠层厚度为计量单位改变，对修改前的过孔残桩和修 改后的U型过孔进行插损和回损仿真。
过孔残桩长度以一层叠层厚度为计量单位改变，对修改前的过孔残桩和修 改后的U型过孔进行插损和回损仿真。
孔残桩长度大于通孔长度2/3时，U形过孔设计可有效降低损耗，优化链路 阻抗，减小链路反射。
为进一步说明该设计方法，以某特定拓扑为例详细说明。某PCIE简化链路 如图2所示，主板发射芯片经主板过孔、走线、电容到连接器，通过连接器接 到终端接收卡，图中标出了各段走线长度及过孔分布情况。主板叠层为16层， 厚度93mil。
通过图2可以看出，主板的发射端1与接收端3间有电容2和连接器6，高 速信号通过过渡残桩4，在左侧第一个过孔处有较长via stub,为了减小其对系统 的影响，通过U形过孔5设计缩短via stub,如图3所示。
为了便于仿真对比，优化后的链路拓扑保持了总的走线长度不变，仅在原 始设计中长via stub过孔右侧增加一个过孔，以达到缩短via stub长度的目的。 针对via stub不同长度情况，分别分仿真分析U形过孔设计的阻抗、损耗特性。
如图4所示，当主板内层走线为L3层时，原始设计左侧第一个过孔为L1 层到L3层，via stub为L3层到L16层。优化后的两个过孔分别为L1到L16(无 via stub)和L16到L3(viastub为L1层到L3层)。
对比U形过孔设计前后整体链路的loss特性，插损和回损仿真如图5所示， 可以看出优化后的链路损耗有所降低，谐振频率也增加至20G以上，对于链路 损耗有明显的优化作用。另外优化后的回损更低，反映了能量传输更优化，反 射回发射端的减少，有利于高速信号传输。
对比U形过孔设计前后的阻抗特性，TDR仿真如图6所示，可以看出在过 孔处阻抗变化幅度减小,阻抗连续性有所改善。
综合上述仿真结果，针对当前叠层，若原始内层走线为L3层即过孔stub为 L3至L16层时，通过U形过孔设计能有效改善链路插损、回损及阻抗连续性， 能够减小能量损耗，降低信号反射，提高信号传输质量。
当主板内层走线为L5层时，原始设计左侧第一个过孔为L1层到L5层，via stub为L5层到L16层。优化后的两个过孔为分别为L1到L16(无via stub)和 L16到L5(via stub为L1层到L5层)。
对比U形过孔设计前后整体链路的损耗特性，插损和回损仿真如图7所示， 可以看出优化后的loss有所降低，对于链路损耗有明显的优化作用。另外优化 后的回损一定程度降低，有利于高速信号传输。
对比U形过孔设计前后的阻抗特性，TDR(时域反射法)仿真如图8所示， 可以看出在过孔处阻抗变化幅度减小,阻抗连续性有所改善。
综合上述仿真结果，针对当前叠层，若原始内层走线为L5层即过孔stub为 L5至L16层时，通过U形过孔设计能在一定程度上改善链路插损、回损及阻抗 连续性，虽然没有当原始内层走线为L3层时改善明显，但仍能可以高信号传输 质量。
当主板内层走线为L7层时，原始设计左侧第一个过孔为L1层到L7层，via stub为L7层到L16层。优化后的两个过孔为分别为L1到L16(无via stub)和 L16到L7(via stub为L1层到L7层)。对比U形过孔设计前后整体链路的loss 特性，插损和回损仿真如图9所示，可以看出优化后的回损和插损与原始设计 相比没有明显的改善，对于信号传输没有明显的优化效果。
对比U形过孔设计前后的阻抗特性，TDR仿真如图10所示，可以看出在 过孔处阻抗变化幅度减小,阻抗连续性有一定程度改善，但相比内层走线为L3 层和L5层两种情况改善已不明显。
通过上述对比仿真可以看出，对于叠层16层的板卡而言，当via stub大于 通孔长度约2/3(L5至L16层)时，U形过孔设计能有效降低损耗，优化链路 阻抗，减小链路反射，明显改善高速信号传输质量。
当via stub小于上述值时，此种方法并没有明显的改善，反而会增加过孔数 量，增加传输延时。
上述实施例仅仅是对本发明的优选实施方式进行的描述，并非对本发明的 范围进行限定，在不脱离本发明设计精神的前提下，本领域相关技术人员对本 发明的各种变形和改进，均应扩入本发明权利要求书所确定的保护范围内。
Claims (6)
1.一种优化PCB高速信号过孔的方法，其特征在于，针对同一厚度叠层的PCB，保证高速信号走线长度不变的条件下将PCB上的不同长度过孔残桩改为U型过孔，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真，对比两者的仿真结果，获得过孔设计方案。
2.根据权利要求1所述的一种优化PCB高速信号过孔的方法，其特征在于，对于同一通孔长度的PCB，改变过孔残桩长度，并对不同长度的过孔残桩进行U型过孔设计，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真。
3.根据权利要求1或2所述的一种优化PCB高速信号过孔的方法，其特征在于，过孔残桩长度以三层叠层厚度为计量单位改变，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真。
4.根据权利要求1或2所述的一种优化PCB高速信号过孔的方法，其特征在于，过孔残桩长度以二层叠层厚度为计量单位改变，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真。
5.根据权利要求1或2所述的一种优化PCB高速信号过孔的方法，其特征在于，过孔残桩长度以一层叠层厚度为计量单位改变，对修改前的过孔残桩和修改后的U型过孔进行插损和回损仿真。
6.根据权利要求1或2所述的一种优化PCB高速信号过孔的方法，其特征在于，过孔残桩长度大于通孔长度2/3时，U形过孔设计可有效降低损耗，优化链路阻抗，减小链路反射。
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