CN107077176B - 两部分电气连接器 - Google Patents

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Abstract

一种两部分电气连接器包括底部连接器和顶部连接器。底部连接器包括电气接触件集合，其中的至少一个电气接触件具有相对较短的有效电气短截线长度，底部连接器可以安装在存储器总线上，存储器总线还包括标准存储器接收器。在这样的系统中，当通过存储器总线进行驱动时，底部连接器生成相比于常规系统而言明显减少的信号反射。

Description

两部分电气连接器
技术领域
所公开的技术总体涉及存储器系统，并且更特别地，涉及具有与目前系统相比增加的性能的存储器系统的物理配置。
背景技术
母板一般是在没有附接主存储器的情况下生产和销售的。取而代之，典型地在配置或构建计算机系统以用于稍后销售时添加计算机存储器。通过将存储器模块（诸如双列直插存储器模块（DIMM））插入到称为DIMM连接器或DIMM插槽的接收器中，将现代计算机存储器连接到母板。取决于被添加到存储器板的存储器的类型，常见的DIMM连接器容纳具有72个和288个之间的管脚的DIMM。母板中的双数据速率（DDR）存储器通道可以具有如一个那么少的DIMM连接器，但典型地具有2个、3个或4个DIMM连接器。此外，在单个母板上可以存在多个DDR通道，每一个DDR通道具有多个DIMM连接器。
计算机制造商或消费者常常至少最初利用存储器填充给定存储器通道中的仅单个DIMM连接器，留下一个或多个插槽可用于稍后的存储器扩充。当空的DIMM连接器存在于母板或其它类型的板上时，性能受损。例如，图1图示了从中央处理单元（CPU）发送至存储器模块DIMM 0的存储器信号，存储器模块DIMM 0被插入到DIMM连接器0中。DIMM连接器1为空。换言之，没有存储器模块被插入到DIMM连接器1中。因为输入信号通过板布线、存储器总线或其它电气连接而耦合至DIMM连接器0和DIMM连接器1二者，所以输入信号被路由至期望的DIMM连接器0，但还被路由至空的DIMM连接器1。由于其为空的连接器，DIMM连接器1生成回到存储器总线上的输入信号上的反射，这阻碍了性能。更具体地，空的DIMM连接器1在电气方面表现为通道中的短截线（stub）或者电气死端，并将电气信号反射回到存储器总线上。这些反射导致传输信号中的相位失配，引发失配阻抗条件，使符号间干扰的水平恶化，增加有害耦合，并放大串扰。它们还以减小的眼裕度的形式降低信号质量，这是信号质量的度量。
对由空的DIMM连接器导致的反射的先前解决方案包括：做出通道的其它部分上的设计折衷以吸收或部分地吸收负面电气影响。例如，这些解决方案包括使用未使用的DIMM连接器中的电阻性负载板，以较缓慢的速度运行，以及改进高速存储器通道中的其它组件（诸如路由、通孔等）的电气性能以补偿空连接器效应。这些解决方案中的每一个带来较高的成本、缓慢的性能，或者不足以解决插入损耗的问题。
附图说明
作为示例而不是作为限制，在各图中图示所公开的技术的实施例，并且在各图中相似的参考标记指代类似的元件。
图1是图示了由空的存储器连接器导致的常规电气反射的框图。
图2是图示了常规DIMM连接器内的内部连接导线的电气长度的横截面图。
图3是图示了来自对常规空存储器连接器进行建模的电气模拟的插入损耗的曲线图。
图4是根据本发明的实施例的两部分电气连接器及其环境的分解框图。
图5是根据本发明的实施例的两部分电气连接器的底部连接器的侧视图。
图6是图示了来自对根据本发明的实施例的空的两部分电气连接器的电气性能进行建模的电气模型的插入损耗的曲线图。
图7是图示了包括填充的常规存储器连接器和空的常规存储器连接器的常规母板布局的框图。
图8是图示了包括填充的常规存储器连接器和根据本发明的实施例的空的两部分电气连接器的母板布局的框图。
图9是来自被结构化成对图7的系统进行建模的模拟的各种S-参数的曲线图。
图10是来自被结构化成对图8的系统进行建模的模拟的各种S-参数的曲线图。
图11是图示了来自被结构化成对图7和图8的系统进行建模的模拟的眼高度的曲线图。
图12是图示了来自被结构化成对图7和图8的系统进行建模的模拟的眼宽度的曲线图。
图13是图示了来自被结构化成对图7和图8中所图示的存储器连接器的完全填充的版本进行建模的模拟的眼高度的曲线图。
图14是图示了来自被结构化成对图7和图8中所图示的存储器连接器的完全填充的版本进行建模的模拟的眼宽度的曲线图。
具体实施方式
来自空的DIMM连接器的噪声的特定反射或谐振频率与空的连接器中的电气线路的等效短截线长度直接相关。当谐振频率低时，输入信号的高速信令性能可以被经反射的信号严重降级。常规的DIMM连接器具有长的短截线长度或电气长度，这造成低谐振频率。这进而造成来自存储器子系统的降低的性能。图2是常规DIMM连接器50的横截面图，常规DIMM连接器50包括数十个或数百个内部连接导线55，每一个内部连接导线55连接到不同的存储器通道。DIMM连接器通常被创建以满足某些尺寸和电气标准，使得来自各种厂商的连接器大部分可互换。命名为JEDEC固态技术协会的贸易组织和标准团体设定许多电气组件的标准尺寸、机械和电气性质，这些电气组件包括DIMM连接器，诸如图2中所图示的DIMM连接器50。如以上参照图1所提到，无端接的存储器通道中的噪声反射大部分由电气连接器的等效电气短截线长度导致。根据JEDEC标准制作的图2中所图示的内部连接导线55相对较长，具有超过6mm的长度，该长度计及存储器系统的等效短截线长度的全部或大部分。
图3是图示了由高频结构模拟器生成的插入损耗输出的曲线图，该高频结构模拟器被设定成模拟图2的空的DIMM连接器50的全波电气性能。由该曲线图图示的插入损耗由如以上阐述的来自DIMM连接器50的反射导致。要指出的是，大量信号损耗以近似5GHz为中心，这意味着：随着存储器总线上所承载的信号逼近5GHz，性能大幅降低。由于增加CPU到存储器通信的频率提高性能，并且因为目前的通信速度已经超过2GHz，所以系统设计者正在逼近关于常规DIMM连接器的坚固性能壁垒。
图4是根据本发明的实施例的两部分电气连接器及其环境的分解框图。CPU 110耦合到母板100。母板100是多层板，其具有穿过其行进的多个电导层。CPU 110典型地安置在电气插座112中，且通过母板通孔（未示出）连接到母板100。母板100将CPU 110连接到存储器总线，存储器总线包括母板内的电气连接。存储器总线还通过母板管脚域（pinfield）（未示出）附接到DIMM连接器120和DIMM连接器150。DIMM连接器120是常规的，而DIMM连接器150是两部分电气连接器。DIMM连接器150包括两个片段——底部DIMM连接器、底部部分、底部分或简称为底部连接器152；以及顶部DIMM连接器、顶部部分、顶部分或简称为顶部连接器156。通常，如以上所提到，存储器系统仅包括填充单个DIMM连接器的单个DIMM。在图3中所图示的示例中，DIMM 128填充标准DIMM连接器120。如果仅一个存储器模块附接到母板100，则存储器模块优选地填充常规的DIMM连接器120。换言之，存在对留下低身DIMM连接器150为空的性能益处，如与在低身DIMM连接器150中插入存储器模块并且留下标准DIMM连接器120为空形成对照，如以下详细描述的那样。
仍旧参照图4，低身DIMM连接器150包括底部连接器152和顶部连接器156。底部连接器152可以被形成为使得其作为短的短截线而存在于存储器通道上。例如，回想上文，标准DIMM连接器具有近似6mm的电气短截线长度。根据本发明的实施例，底部连接器152的电气短截线长度在1.5mm和3.0mm之间，且更优选地，在2.25mm和2.75mm之间。具有该电气短截线长度提供了相比于常规系统的系统益处，如以下详细描述。
顶部连接器156可以通过将其机械插入到底部连接器152中而机械和电气耦合至底部连接器152。更详细地，顶部连接器156可以包括一个或多个突起158，该突起158被底部连接器152中的机械接收器154所接收。在机械接收器154和突起158内可以是弹簧类型电气连接器或下述其它电气连接器：当顶部连接器156被插入到底部连接器152中时，该其它电气连接器变成电气耦合至彼此。机械接收器154和它们内的电气连接器可以单独或集体称为底部连接器152的配对结构。同样地，突起158和附接到它们的电气连接器可以单独或集体称为顶部连接器156的配对结构。存储器模块129可以被插入到顶部连接器156中。当顶部连接器156包括存储器模块129并且顶部连接器被插入到底部连接器152中时，并且电气路径存在于底部连接器通过顶部连接器到存储器模块之间。因此，图4中图示的系统可以包括一个或两个存储器模块。如果仅一个存储器模块被插入，则其优选地被插入到常规的DIMM连接器120中，而底部连接器152保持为空，即，没有顶部连接器156或存储器模块129耦合至它。取而代之，如果两个存储器模块安装在母板100上，则存储器模块128之一被插入到常规的DIMM连接器120中，而第二存储器模块129被插入到DIMM连接器150的顶部连接器部分156中，顶部连接器部分156进而被插入到DIMM连接器150的底部连接器152部分中。
在实际操作中，底部连接器152可以通过总线连接器的集合而永久地焊接到母板100。顶部连接器156被保持从底部连接器分离，即，其被不插到底部连接器中，直至当用户希望安装附加存储器时的这样的时间。然后，用户将顶部连接器156插到底部连接器152中，以创建可保持存储器模块的完整连接器。然后，用户将存储器模块129插到顶部连接器156中，以完成存储器模块129、连接器150、母板100和CPU 110之间的电气连接。
在一些实施例中，存储器总线或存储器通道可以由CPU 100如图4中所图示那样或者通过可扩充组件（诸如例如存储器缓冲器、快速外围组件接口（PCIe）设备或存储器构造）实现。高容量存储器可以通过这样的可扩充组件而实现。
图5是根据本发明的实施例的两部分电气连接器的底部连接器202的侧视图。底部连接器202可以是以上在图4中所图示的两部分电气连接器150的底部连接器152的示例。底部连接器202包括主体部分210，其典型地由塑料或其它耐久材料制成。主体210优选地包括两个插槽214，其接收低身存储器连接器（在图5中未示出）的上部分的配对表面，如以上所描述。插槽214内的电气连接器220在顶部连接器被插入在插槽内时提供到顶部连接器的电气连接。电气连接器220或插槽214中的一个或全部二者可以称为配对结构。典型地，在底部连接器202中存在如在存储器模块上存在对应连接器那样多的电气连接器220。典型的模块包括72个和288个之间的连接器管脚，尽管本发明的实施例可以取决于实现而使用任何数目的管脚。电气连接器220还电气连接到延伸腿222，延伸腿222进一步进而电气耦合至垫226。垫226可以是母板（诸如，图4中所描述的母板100）上的存储器通道的一部分或连接到该存储器通道，或者可以是通过另一连接器（未示出）进一步连接至母板100的垫。这些垫226可以是将底部连接器202电气耦合至存储器总线的总线连接器的集合的一部分，或者垫226可以电气耦合至这样的总线连接器。两部分电气连接器的底部连接器202可以由用于称为板到板连接器或连接器到连接器类型连接器的内容的现有设计来体现或与该现有设计类似。
如以上所描述，空的连接器202的电气连接器220的等效短截线长度确定反射回到存储器总线上的经反射的信号的谐振频率。当谐振频率低时（诸如在具有长的短截线长度的常规DIMM连接器的情况下），高速信令性能可以被经反射的信号严重降级。这先前参照图2和3进行了描述。相反，根据本发明的实施例的两部分电气连接器的底部连接器具有相比于常规DIMM连接器而言短得多的等效短截线长度，因而谐振频率高得多。更具体地，电气连接器220的实际长度直接贡献于底部连接器202的等效短截线长度。因此，因为底部连接器的电气连接器220的实际长度在1.0mm和3.0mm之间，所以这还创建了1.0mm和3mm之间的底部连接器202的有效短截线长度，这是由于电气连接器220的长度计及底部连接器202的电气短截线长度的全部或几乎全部。
图6是图示了来自高频结构模拟器的插入损耗的曲线图，该高频结构模拟器被设定成模拟根据本发明的实施例的空的两部分电气连接器的全波电气性能。与图3中所图示的插入损耗曲线图一样，由图6中的曲线图图示的插入损耗由来自两部分电气连接器（诸如，图4和5中图示的两部分电气连接器）的底部连接器的反射导致。具有底部连接器的较短电气短截线长度或有效短截线长度提高了系统的性能。参照图6和3，由根据本发明的实施例的两部分电气连接器中的反射导致的信号损耗以比标准存储器连接器高得多的频率为中心。更具体地，由于这些效应所致的插入损耗并不实质地存在，直到存储器总线的数据传输速度以近似17GHz测速，这是从常规解决方案的大幅增加。图3和6中所图示的插入损耗之间的差异与未填充的存储器连接器的有效短截线长度直接相关。换言之，减小电气连接器的实际或有效短截线长度（诸如在以上描述的两部分连接器的底部连接器中）提高了性能。具有带有小于3.0mm的短截线长度或有效短截线长度的底部连接器导致插入损耗变得突出的频率以显著量升高，从图3中的近似5GHz到图6中的近似17GHz。
图7是图示了具有包括填充的常规存储器连接器和空的常规存储器连接器的常规母板布局的系统300的框图。更特别地，在系统300中，母板302包括耦合至两个常规存储器连接器（第一常规连接器320和第二常规连接器330）的CPU 310。存储器模块328填充第一常规连接器320，而第二常规连接器330保持为空。该系统可以缩写为2SPC/1DPC系统。2SPC标签指示存在每存储器通道两个插槽，即，在存储器连接器320和330中存在两个插槽，每个存储器连接器中一个插槽。1DPC标签指示存在仅1个DIMM被插入在通道中的，即，被插入到常规连接器320中的DIMM 328。
图8是图示了具有包括填充的常规存储器连接器和根据本发明的实施例的空的两部分电气连接器的母板布局的系统400的框图。更特别地，在系统400中，母板402包括耦合至常规连接器420和根据本发明的实施例的两部分电气连接器的CPU 410。两部分电气连接器的仅下部分430在图8中图示，这是由于两部分电气连接器在该配置中为空。存储器模块428填充常规连接器420，而下部分430保持为空。图8的系统也是2SPC/1DPC系统。
图9是来自被结构化成对图7的系统300进行建模的模拟的各种S-参数的曲线图，而图10是来自被结构化成对图8的系统400进行建模的模拟的各种S-参数的曲线图。如在图9中看到的那样，数据曲线图350图示了图7的系统300的插入损耗。数据曲线图350中的插入损耗包括先前在图3中图示的5GHz处的大谐振下降，该大谐振下降由系统300（图7）的空的第二常规连接器330导致。同样如上所述，该插入损耗造成传输信号中的相位失配，引发失配阻抗条件，使符号间干扰的水平恶化，增加有害耦合，并放大串扰。
相比于示出图7的系统300的插入损耗的数据曲线图350，图9中的数据曲线图450示出图8的系统400的插入损耗。数据曲线图450不具有10GHz以下的谐振下降。回想到，图6和7的系统300和400之间的差异在于：系统400包括根据本发明的实施例的两部分电气连接器的底部连接器430，而不是常规连接器330。因此，将谐振下降推出到10GHz以上允许好得多的存储器总线性能以用于在下述情形中在CPU之间输送数据：其中计算系统中的一个或多个存储器连接器未完全填充有存储器模块。
图9和10还包括在图9和10中分别由曲线图360和曲线460指示的图7和8的系统的回波损耗的曲线图。包括两部分电气连接器的系统400具有低得多的回波损耗，即，由于反射所致的功率损耗。换言之，包括标准DIMM连接器330的图7的标准系统300在其未被完全填充时生成比包括两部分电气连接器的底部连接器430的图8的系统400所生成的回波损耗更多的回波损耗。如上所述，具有较低回波损耗提供了具有更好数据输送特性的系统。
同样在图9和10中图示的是针对远端串扰（FEXT）和近端串扰（NEXT）的曲线图。FEXT是第一线路上的信号对邻近线路上的信号影响（典型地通过在相邻线路上生成噪声）有多少的度量。例如，置于存储器通道0上的数据可能通过通道1上的数据受通道0上的信号影响来影响存储器通道1上的数据的保真度。一个通道对相邻通道影响有多少的度量被测量为噪声，且被反映在FEXT中，如在曲线图370和470上可以看到的那样，FEXT在图8的发明系统400中比在图7的常规系统300中好得多。最后，NEXT测量对近端串扰进行测量，这是一个通道上的数据如何造成该通道的开端而不是末端附近的邻近通道上的噪声的度量，如关于FEXT的情况那样。如曲线图380和480中所图示，在图8的发明系统400中比在图7的常规系统300中也存在更少的由NEXT导致的噪声。
图11包括图示了来自被结构化成对图7和图8的系统进行建模的模拟的眼高度的曲线图，而图12包括图示了来自相同系统的眼宽度的曲线图。图11和12中的曲线图均包括多个数据点。首先，模拟针对各种路由长度而运行以模拟多个潜在存储器通道长度。例如，模拟在5英寸、10英寸和15英寸处运行。这些通道长度可能性覆盖可受益于本发明的实施例的潜在存储器系统的大百分比，且说明了本发明的实施例具有广泛的用途。此外，以多个数据传输数据速率收集了眼高度数据。例如，针对以上提到的所有经模拟的存储器通道长度，以2.333Gbps、4Gbps和5Gbps收集了数据。参照图11的曲线图510和520，图7中所图示的常规存储器系统300的平均眼高度被图示为曲线图520，而包括根据本发明的实施例的两部分电气连接器的图8中的存储器系统400的平均眼高度被图示为曲线图510。图11的眼高度测量结果来自用于测量由通道噪声和符号间干扰导致的信号失真的眼图示波器显示器。在眼图中，更高的眼高度对应于更好的通道性能。如图11中所图示，曲线图510示出图8的系统400具有比曲线图520明显更高的眼高度，曲线图520呈现来自图7的常规系统300的数据。
图12类似于图11，只是曲线图530示出包括本发明的实施例的图8的系统400具有比曲线图540更大的眼宽度，曲线图540呈现来自图7的常规系统300的数据。具有更大的眼宽度对应于更好的通道性能，这是由于其指示在接收器处存在准确地对置于数据通道上的数据进行解码的附加时间。增加眼宽度裕度是关于包括具有空连接器的双数据速率（DDR）存储器拓扑的系统的最迫切性能限制之一。
图9、10、11和12中的以上曲线图示出了在存储器系统中具有未填充的两部分电气连接器而不是未填充的常规存储器连接器如何提供由于置于存储器通道上的减少的反射所致的几乎每个数据信号测量类别中的性能增益。这些性能增益包括减小的符号间干扰、定时抖动的减小、减小的噪声、如通过眼高度和宽度而测量的信号保真度的增加的裕度、和改进的信号完整性。
图13和14类似于图11和12，只是图13和14是分别针对具有完全填充的存储器通道的图6和7的系统300和400的模拟。换言之，图13包括对在第一常规连接器320和第二常规连接器330二者中包括存储器模块328的图7的系统300进行模拟的曲线图。类似地，图14包括对包括常规连接器420和两部分电气连接器二者的存储器模块428的图8的系统400进行模拟的曲线图。当然，除存储器模块428外，所图示的下部分430的匹配的上部分也将连接到下部分。换言之，对于图12和13，模拟是可称为2SPC/2DPC的系统，即，每通道两个插槽以及每通道两个DIMM。
参照图13，曲线图550图示了针对以与在图11中相同的通道长度和比特率完全填充有存储器的图7的系统300的平均眼高度。类似地，曲线图555图示了针对完全填充有存储器的图8的系统400的平均眼高度。由于曲线图550和555几乎扩及同空间（co-extensive），因此这意味着：如通过平均眼高度而测量的那样，当两个DIMM连接器完全填充有存储器时，诸如图8中所图示的根据本发明的实施例的两部分电气连接器的存在不阻碍性能。图14类似地示出平均眼宽度也不受根据本发明的实施例的两部分电气连接器的存在影响，如在曲线图560和565中所图示。
图10-14的组合一起图示了空插槽拓扑的平均眼高度和眼宽度的显著改进使得它们能够超越完全填充的拓扑（2SPC/2DPC、3SPC/3DPC）而更快地运行。
本发明的实施例适用于任何形式的可扩充存储器配置。这样的系统包括例如消费电子器件、桌面、移动和企业市场。本发明的实施例还可以被用在封装技术和电子组件技术（诸如连接器）中。
本发明的实施例可以提供允许具有空连接器的印刷电路板上的更复杂设计和更高数据速率信令的潜力，特别是针对存储器通道连接器。由本发明的实施例提供的增益缩放至比主流存储器产品的当前信令速率高得多的频率，且可以实现未来存储器接口上的更高数据速率信令。
本发明的实施例包括一种具有底部连接器和顶部连接器的两部分存储器插座。底部连接器包括被结构化成电气耦合至存储器总线的总线连接器的集合、至少一个配对结构以及第一电气接触件集合。顶部连接器包括被配置成与底部连接器的所述至少一个配对结构机械接口连接的配对结构、第二电气接触件集合以及被结构化成接收存储器模块的接收插槽。在一些实施例中，当顶部连接器的配对结构与底部连接器的所述至少一个配对结构机械接口连接时，电气连接存在于接收插槽与总线连接器集合中的一个或多个总线连接器之间。
在一些实施例中，第一电气接触件集合中的电气接触件具有小于近似3mm且更优选地在近似2.0mm和2.75mm之间的有效电气短截线长度。
在一些实施例中，顶部连接器中的接收插槽被结构化成接收双数据速率双列直插存储器模块（DDR DIMM）。
本发明的附加实施例包括一种包括存储器系统的主板。主板包括：中央处理单元（CPU）底座、电气耦合至CPU底座的存储器总线、被结构化成接收存储器模块的第一DIMM连接器；以及第二DIMM连接器，具有被结构化成接收存储器模块的插槽。第二DIMM连接器包括底部连接器和可分离的顶部连接器。底部连接器具有：总线连接器，被结构化成电气耦合至存储器总线且包括第一电气接触件集合。顶部连接器包括被结构化成接收存储器模块的插槽。在一些实施例中，底部连接器包括被结构化成耦合至顶部连接器的机械接口的机械接口。在一些实施例中，当顶部连接器耦合至底部连接器时，在顶部连接器的插槽与底部连接器的总线连接器之间形成电气路径。在一些实施例中，底部连接器包括电气接触件集合，其中的至少一个电气接触件具有小于近似3mm且更优选地在2.0mm和2.75mm之间的有效电气短截线长度。
本发明的又另外实施例包括一种包括存储器系统的主板。主板包括：中央处理单元（CPU）底座、电气耦合至CPU底座的存储器总线、被结构化成接收存储器模块的第一DIMM连接器；以及两部分部件，具有被结构化成接收存储器模块的插槽。两部分部件可以包括底部部件和可分离的顶部部件。底部部件具有：总线连接器，被结构化成电气耦合至存储器总线且包括第一电气接触件集合。顶部部件包括被结构化成接收存储器模块的插槽。在一些实施例中，底部部件包括被结构化成耦合至顶部连接器的机械接口的接口部件。在一些实施例中，当顶部部件耦合至底部部件时，在顶部部件的插槽与底部部件的总线连接器之间形成电气路径。在一些实施例中，底部部件包括电气接触件集合，其中的至少一个电气接触件具有小于近似3mm且更优选地在2.0mm和2.75mm之间的有效电气短截线长度。
其它实施例包括一种制作具有存储器系统的主板的方法。这样的方法包括：在主板上形成存储器总线；将被结构化成接收存储器模块的第一存储器连接器附接到主板的存储器总线；以及将两部分存储器连接器的底部部分附接到主板的存储器总线。
在一些实施例中，将两部分存储器连接器的底部部分附接到主板的存储器总线包括附接两部分存储器连接器的包括接触件集合的底部部分，其中的至少一个接触件具有小于近似3mm且更优选地在2.0mm和2.75mm之间的有效电气短截线长度。
其它方法包括一种在数据总线上发送数据信号的方法。这样的方法包括：生成数据信号；将具有信号的数据总线驱动到设置于数据总线上的第一存储器连接器中的第一存储器；以及与将具有数据信号的数据总线驱动到第一存储器同时，将具有数据信号的数据总线驱动到安装于数据总线的两部分数据连接器的底部连接器。在一些实施例中，该方法进一步包括将顶部连接器附接到底部连接器以及将第二存储器附接到顶部连接器。在一些方法中，将顶部连接器附接到底部连接器包括将顶部连接器机械和电气耦合至底部连接器。在一些实施例中，两部分存储器连接器的底部部分包括接触件集合，其中的至少一个接触件具有小于近似3mm且更优选地在近似2.0mm和2.75mm之间的有效电气短截线长度。
尽管已经在本文中说明和描述了具体实施例，但是本领域普通技术人员将领会到，在不脱离所公开的技术的实施例的范围的情况下，多种多样的可替换和/或等效的实现可以取代所示出和描述的具体实施例。本申请意图覆盖本文所说明和描述的实施例的任何适配或变型。因此，清楚地意图在于，所公开的技术的实施例应当仅受随附权利要求及其等同物限制。

Claims (16)

1.一种包括存储器系统的主板，所述主板包括：
中央处理单元（CPU）底座；
电气耦合至CPU底座的存储器总线；
第一存储器连接器，具有第一多个电气接触件，并且所述第一多个电气接触件中的至少一个电气接触件具有6mm或更大的短截线长度；以及
两部分存储器连接器的底部连接器，所述底部连接器包括总线连接器，所述总线连接器被结构化成电气耦合至存储器总线且包括第二多个电气接触件，并且所述底部连接器被结构化成接收顶部连接器，所述顶部连接器能够在所述顶部连接器内接收存储器模块，所述第二多个电气接触件中的至少一个电气接触件具有小于3mm的有效电气短截线长度。
2.根据权利要求1所述的包括存储器系统的主板，其中，底部连接器包括被结构化成耦合至顶部连接器的机械接口的机械接口。
3.根据权利要求2所述的包括存储器系统的主板，其中，当顶部连接器耦合至底部连接器时，在顶部连接器的插槽与底部连接器的总线连接器之间形成电气路径。
4.根据权利要求1所述的包括存储器系统的主板，其中，电气接触件中的所述至少一个具有在2.25mm和2.75mm之间的有效电气短截线长度。
5.一种制作包括存储器系统的主板的方法，所述方法包括：
在主板上形成存储器总线；
将被结构化成接收存储器模块的第一存储器连接器附接到主板的存储器总线，所述第一存储器连接器包括其中至少一个接触件具有6mm或更大的有效短截线长度的接触件集合；以及
将两部分存储器连接器的底部部分附接到主板的存储器总线，所述底部部分包括接触件集合，并且接触件中的至少一个具有小于3mm的有效电气短截线长度。
6.根据权利要求5所述的制作包括存储器系统的主板的方法，其中，将两部分存储器连接器的底部部分附接到主板的存储器总线包括附接两部分存储器连接器的包括接触件集合的底部部分，所述接触件集合中的至少一个接触件具有在2.25mm和2.75mm之间的有效电气短截线长度。
7.根据权利要求5所述的制作包括存储器系统的主板的方法，进一步包括将两部分存储器连接器的顶部部分附接到底部部分。
8.根据权利要求7所述的制作包括存储器系统的主板的方法，进一步包括将第二存储器模块插入到顶部部分中。
9.一种在数据总线上发送数据信号的方法，包括：
生成数据信号；
将具有信号的数据总线驱动到设置于数据总线上的第一存储器连接器中的第一存储器，所述第一存储器连接器包括其中至少一个接触件具有6mm或更大的有效短截线长度的接触件集合；以及
与将具有数据信号的数据总线驱动到第一存储器同时，将具有数据信号的数据总线驱动到安装于数据总线的两部分存储器连接器的底部连接器，所述两部分存储器连接器的底部部分包括其中至少一个接触件具有小于3mm的有效电气短截线长度的接触件集合。
10.根据权利要求9所述的在数据总线上发送数据信号的方法，进一步包括：
将顶部连接器附接到底部连接器；以及
将第二存储器附接到顶部连接器。
11.根据权利要求10所述的在数据总线上发送数据信号的方法，其中，将顶部连接器附接到底部连接器包括将顶部连接器机械和电气耦合至底部连接器。
12.根据权利要求9所述的在数据总线上发送数据信号的方法，其中，两部分存储器连接器的底部部分包括接触件集合，其中的至少一个接触件具有2.25mm和2.75mm之间的有效电气短截线长度。
13.一种制作包括存储器系统的主板的设备，包括用于执行根据权利要求5至8中任一项所述的方法的步骤的装置。
14.一种包括指令的机器可读介质，所述指令在被执行时使机器执行根据权利要求5至8中任一项所述的方法。
15.一种在数据总线上发送数据信号的设备，包括用于执行根据权利要求9至12中任一项所述的方法的步骤的装置。
16.一种包括指令的机器可读介质，所述指令在被执行时使机器执行根据权利要求9至12中任一项所述的方法。
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