KR20140113566A - 적응성 백채널 등화 - Google Patents

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KR20140113566A
KR20140113566A KR20140030598A KR20140030598A KR20140113566A KR 20140113566 A KR20140113566 A KR 20140113566A KR 20140030598 A KR20140030598 A KR 20140030598A KR 20140030598 A KR20140030598 A KR 20140030598A KR 20140113566 A KR20140113566 A KR 20140113566A
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윤 헤
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    • H04L25/03878—Line equalisers; line build-out devices

Abstract

적응성 백채널 등화에 대한 기법이 제공된다. 총 등화값은 사전선택된 트레이닝 기간에 걸쳐 결정된다. 총 균형 등화값은 사전선택된 트레이닝 기간에 걸쳐 결정된다. 송신기 등화 계수는 총 등화값과 총 균형 등화값에 기초하여 결정된다. 데이터는 송신기 등화 계수를 이용하여 직렬 링크를 통해 전송된다.

Description

적응성 백채널 등화{ADAPTIVE BACKCHANNEL EQUALIZATION}
본 발명의 실시예들은 고속의 상호접속(interconnections)에 관한 것이다. 더 상세하게는, 본 발명의 실시예들은 고속 직렬 링크들 및 연관된 송신기(transmitter) 제어에 관한 것이다.
<우선권>
본 출원은 Yun He와 Sanjib Sarkar에 의해 "ADAPTIVE BACKCHANNEL EQUALIZATION"라는 명칭으로, 2013년 3월 15일에 출원된, 미국 가출원 제61/801,014호의 우선권을 주장한다.
고속 직렬 입력/출력(I/O) 인터페이스는 최근에 8-10 기가비트 속도를 목표로 하여 왔다. 신뢰할 수 있는 데이터 통신을 이러한 속도로 제공하는 것은 종종 복잡하고 어려운데, 이는 심볼간 간섭(inter-symbol interference, ISI), 랜덤 및 확정 지터(random and deterministic jitter), 크로스토크(crosstalk) 그리고 서플라이 노이즈가 신호를 심각하게 저하시키기 때문이며, 이로 인하여 수신기 측에서 신호를 복구하기 어렵게 하는 결과를 초래한다. PCIe내에, (3세대) 사양, 예를 들면, 인터랙티브 백채널 등화(an interactive back channel equalization) 프로토콜이 정의된다. 이러한 프로토콜은 링크 파트너들이 정보를 교환하는 것을 허용하고 시간 윈도우를 각 수신기에 대하여 할당하여 그 링크 파트너의 송신기 설정(setting)을 조정하도록 한다. 그러나, 이러한 프로토콜이 수신기가 적응하는 방법을 명시하지 않지만, 링크 파트너의 송신기 측은 해당 요청에 응답해야한다.
링크 등화를 활용하기 위한 현재의 방법은 모든 플랫폼과 애드인(add-in) 카드가 신뢰할 수 있는 운영을 위하여 개별적으로 특징지어지고 설정되도록 하는 것이 필요하다. 이렇게 개별적인 플랫폼 커스터마이징과 결합되면 전기적 유효성에 대해서는 매우 큰 물류적 어려움이 나타난다.
본 발명의 실시예들은, 첨부되는 도면의 그림에, 한정으로서가 아닌, 예로서 설명되었으며, 도면 내의 유사한 참조번호는 유사한 구성요소를 참조한다.
도 1은 적응성 백채널 등화를 활용할 수 있는 링크들을 갖는 컴퓨터 시스템에 대한 일 실시예의 블록도이다.
도 2는 적응성 등화 프로세스의 일 실시예에 대응하는 타이밍 시퀀스이다.
도 3은 적응성 등화 프로세스의 일 실시예 내의 분석에 대한 데이터 패턴을 보여준다.
도 4는 균형 등화 및 총 등화를 계산하는 예제 기법의 흐름도이다.
도 5는 예시 등화 맵이다.
도 6은 적응성 백채널 등화를 활용하는 일 실시예에 따른 송신기 등화의 컨버전스 궤적과 수신기 연속 시간 선형 등화기(continuous time linear equalizer, CTLE) 피킹 조정을 도시한다.
도 7은 주변장치 인터커넥트 익스프레스(peripheral component interconnect express, PCIe) 호환 아키텍처를 포함하는 컴퓨팅 시스템의 일 실시예를 도시한다.
도 8은 계층형 스택을 포함하는 PCIe 호환 인터커넥트 아키텍처의 실시예를 도시한다.
도 9는 인터커넥트 아키텍처 내에 생성되거나 수신되는 PCIe 호환 요청 또는 패킷을 도시한다.
도 10은 PCIe 호환 인터커넥트 아키텍처에 대한 송신기 및 수신기의 쌍의 일 실시예를 도시한다.
도 11은 컴퓨팅 시스템에 대한 블록도의 일 실시예를 도시한다.
도 12는 컴퓨팅 시스템에 대한 블록의 다른 실시예를 도시한다.
도 13은 컴퓨팅 시스템에 대한 블록도의 또 다른 실시예를 도시한다.
다음의 설명에서, 많은 특정 세부 사항들이 설명된다. 그러나 본 발명의 실시예들은 이러한 특정 세부사항들 없이 실현될 수 있다. 다른 사례에서는, 본 상세한 설명에 대한 이해를 방해하지 않기 위하여, 잘 알려진 회로, 구조 및 기법들에 대한 자세한 설명을 생략한다.
송신기 링크 등화를 제공하기 위한 현행 해결책은 송신기 최적화에 기초하여 수신기 아이 마진(eye margin) 테스트를 수행하는 것이다. 이 해결책은 송신기의 모든 등화 설정(setting)에 대해 진행되며 타임 마진 및/또는 전압 마진 DFT(design for test) 함수를 활용함으로써 수신기 마진을 테스트한다. 이 해결책은 아이 마진 테스팅이 모든 링크 파트너의 송신기 등화 설정을 남김없이 거친 후, 테스트 동안 획득된 최고의 마진에 대응하는 송신기 등화를 선택한다. 송신기 최적화에 기초한 아이 마진 테스트는 전형적으로 시스템이 파워업(power up) 되는 동안 바이오스에 의해 수행되지만, 그러나 PCIe 컨트롤러나 시스템 에이전트로도 통합될 수 있다. 이는 "소프트웨어 등화"라고 지칭될 수 있으며 또한 많은 결점을 갖고 있다. 이러한 결점은 하나 이상의 다음 사항들을 포함한다.
송신기 최적화에 기초한 아이 마진은 부팅 시간을 상당히 증가시키는데, 이는 링크 파트너의 송신기 등화 설정에 대항하여 마진 테스트의 완전한 세트를 요구하기 때문이다. 이는 파워 업 동안 수행되기 때문에, 사용자 경험에 부정적인 영향을 나타낸다. 송신기 최적화에 기초한 아이 마진은 매 수행마다 동일한 결과를 낳지는 않는다. 마진 테스트의 신뢰성은 수신기가 비트 에러율을 확인하면서 시간 및/또는 전압의 추가적인 스트레스를 부가하는 유지 시간(dwell time)과 직접적으로 관련된다. 신뢰성 있는 결과를 획득하기 위하여, 풀 마진 테스트는 완료되는 데 몇 분걸릴 수 있다.
송신기 최적화에 기초한 아이 마진은 파워업 동안 PCIe GEN 3 호환을 알리기 위하여 애드인(add-in) 카드를 필요로 하며 추가적인 리셋 신호를 제공한다. 이러한 추가적인 요구사항들은 시스템 정보처리 상호운영(interoperability) 이슈를 야기할 수 있다. 송신기 최적화에 기초한 아이 마진은 시스템 안정성 위험을 소개하는 설정을 선택할 수 있다. 송신기 최적화에 기초한 아이 마진은 마진을 보기만 할 뿐이며 내부 수신기 상태에 대한 지식을 갖지는 않는다. 이는 수신기를 내부 회로들에 대한 안정성 클리프(cliff)의 경계 조건에 근접하게 하는 설정을 선택할 것이다.
송신기 최적화에 기초한 아이 마진은 오직 다른 프리셋(presets)으로부터 선택할 뿐인데, 이는 링크 성능 개선을 제한한다. 프리셋은 가능한 등화 설정들 중의 단지 작은 부분이며 최적 설정들은 프리셋에 일치하지 않는 플랫폼 의존적일 수 있다. 많은 수신기 아날로그 설정들은 프로세스, 운영 온도 및 전압에 상당히 의존적이다. 새로운 수신기 파라미터들을 아이 마진 테스트에 추가하는 것은 최적화 시간을 기하급수적으로 증가시키게 되며 또한 실세계에 실현 가능하지 않다. 자동 조정식(self-adjusting) 수신기 구성의 성능 결핍은 링크 성능 개선에 대한 또 다른 제약이다.
도 1은 적응성 백채널 등화를 활용할 수 있는 링크들을 갖는 컴퓨터 시스템의 일 실시예의 블록도이다. 일 실시예에서, 링크들은 PCIe-호환 링크들, 예를 들면, PCIe, 3세대 또는 그 이후의 호환 링크들이다. 이 예에서 컴퓨터 시스템은 프로세서(100), 링크 파트너(150) 및 채널(170)로 구성된다. 일 실시예에서, 링크 파트너(150)는 PCIe Gen3 호환 송신기(160)를 포함한다. 일 실시예에서, 송신기(160)는 송신기 아날로그 프론트엔드(TxAFE) 블록(161) 내에 3-탭(3-tap) 등화 FIR 필터를 구현한다. 3-탭 FIR 필터는 각각 TX 등화 계수{Cm1, C0, 및 Cp1}에 의해 제어된다. Cm1은 프리-커서(pre-cursor) 탭이고, C0는 메인 커서 탭이며 Cp1은 포스트-커서(post-cursor) 탭이다. 송신기(160)는 바이너리 데이터 스트림을 차동(differential) 아날로그 신호로 변환하고, 또한 출력 TXP와 TXN을, 계수{Cm1, C0, 및 Cp1}에 따라서 등화한다. 전송 신호는 채널(170)에 연결된다.
일 실시예에서, 프로세서(100)는 PCIe Gen3 수신기(110)를 구현한다. 채널 출력으로부터의 약화되고 품질저하된 신호 RXP와 RXN은 수신기(110)에 연결된다. 연속 시간 선형 등화기(CTLE) 블록(111)은 입력 신호들을 증폭하고 훈련시킨다. CTLE(111)는 자동 이득 제어 계수(automatic gain control coefficient, AGCCoef)를 수신하는 가변 이득 증폭기, 그리고 CTLEPeak 계수(CTLEPeak)를 수신하는 주파수 피킹(peaking) 등화기를 갖는다. CTLE(111)는 결정 피드백 등화기(decision feedback equalizer, DFE) 블록(112)으로의 출력들 outp, outn 상에 안정된 차동 신호를 제공한다. DFE(112)는 결정 피드백 등화기 계수(DFECoef)에 의해 조정된다.
일단 차동 신호가 DFE(112)에 의해 보상되면, 이는 샘플러 블록(116)에 제공되어 디지털 데이터와 에러를 샘플링하게 된다. 샘플러(116)는 DFE 출력 신호 vxp, vxn이, 클록(clock) 신호 ck의 상승 에지(rising edge) 또는 하강 에지(falling edge)에서 참조 값보다, 예를 들면 참조 전압보다, 큰지 또는 작은지 여부를 결정하도록 동작한다.
일 실시예에서, 만일 DFE 전압이 0보다 크면, 이는 디지털 데이터 "1"에 대응된다. 만일, DFE 전압이 0보다 작으면, 이는 디지털 데이터 "0"에 대응된다. 만일 DFE 전압의 크기가, 예를 들면, 100mV, 150mV, 또는 다른 선택된 값과 같은, 참조 전압 레벨(예를 들면 vref)보다 크다면, 이는 디지털 에러 "1"에 대응된다. 만일 DFE 전압의 크기가, 참조 전압 레벨보다 작다면, 디지털 에러 "0"에 대응된다. 데이터 및 에러 정보에 대한 로직 레벨은 다른 시간대에, 로직 레벨이 예약되도록 여러 실시예에서 예약되거나 다양한 방법으로 인코딩된다.
데이터 및 에러 신호는 최소 제곱 평균(LMS) 에러 블록(115)과 연속 시간 오프셋 저감(continuous time offset cancellation, CTOC) 블록(114)에 제공되고, 이들은 결정 피드백 등화기 계수(DFECoef), 자동 이득 제어 계수(AGCCoef), 및 CTLE 오프셋 보정 계수(CTOCCoef)를 각각 DFE(112)와 CTLE(111)에 제공한다. DFECoef, 데이터 및 에러 신호는 클록과 데이터 복구(CDR) 블록(117)으로 전달되고, 이 블록은 수신기 데이터와 클록 출력 RxData 및 RxClk를 생성하고, 그리고 샘플링 위상 정보 pi_dac1을 추출하여 위상 보간기 블록(113)을 제어한다. 위상 보간기는 입력 PLL 클록 CLKPLLI와 CLLPLLQ를 pi_dac1에 따라 혼합하고, DFE 블록(112)으로 출력되는 piclk를 생성한다.
일 실시예에서, 적응성 백채널 등화 블록(120)은, 초기 링크 트레이닝 동안 AGCCoef와 DFECoef와 더불어, 데이터 및 에러 신호를 분석한다. 본원에 기술되는 기법으로, 백채널 등화는 하드웨어 적응성 튜닝을 활용하여 수신기에 최적인 송신기 등화 설정{Cm1, C0, 및 Cp1}을 선택할 수 있다. 일 실시예에서, 이 기법은 하드웨어 적응성을 통해 적응적으로 피킹하는 연속 시간 선형 등화기(CTLE)를 선택하는 것을 포함한다. 일 실시예는 백 채널 등화에서의 PCIe Gen3의 요구사항을 만족하는 하드웨어 송신기의 구현을 가능하게 한다. 일 실시예에서, 이러한 기술은 고속 수렴(fast convergence)에 대한 그레디언트(gradient) 검색 전략을 사용한다. 일반적으로, 이 기법은 결정 피드백 등화기(DEF)를 갖는 어떤 수신기에도 채택될 수 있다.
본원에 기술되는 기법은 다음 이점 중에 하나 이상을 제공할 수 있다. 일 실시예에서, 송신기 등화 계수와 수신기 CTLE 피킹 설정은 모두 연대하여 최적화되는데, 이들은 링크 성능에 있어서 가장 중요한 파라미터들 중의 두 가지 파라미터들이다. 이는 전기적 강건함을 향상시킬 수 있다. 전기적 마진이 더 높을수록 링크 안정성이 더 좋다. 일 실시예에서, 본원에 기술되는 메커니즘은 상대적으로 작은 공간(footprint)을 요구하고 PCIe Gen 3 디자인에 맞추어질 수 있다.
일 실시예에서, 본원에 기술되는 기법은 퍼-레인(per-lane)을 기반으로 하여 운영되고 각 레인에 대한 전체 등화 공간에 거쳐 최적화할 수 있다. 대조적으로, 송신기 최적화를 기반으로 하는 아이 마진은 퍼-번들(per-bundle)(두 개의 레인) 또는 퍼-포트(per-port)(모든 레인)이며 번들이나 포트에 대한 프리셋 중에 선택할 수 있을 뿐이다.
도 2는 적응성 등화 프로세스의 일 실시예에 대응하는 타이밍 시퀀스이다. 일 실시예에서, 적응성 등화는 아날로그 프론트엔드(analog front end, AFE)에 상주하는 디지털 유한 상태 머신(finite state machine, FSM)에 의해 제공될 수 있다. 일 실시예에서, FSM은 수신기 회로를 제어하고, 최적화 등화 설정을 계산하고, 또한 트레이닝 동안 I/O(예를 들면, PCIe) 시스템 에이전트(SA)나 컨트롤러와 통신한다. 도 2의 예는 PCIe 트레이닝과 관련된다; 그러나, 본원에서 설명되는 기법은 다른 인터페이스에 적용될 수 있으며 PCIe에 한정되지 않는다.
일 실시예에서, PCIe 컨트롤러가 (예를 들면, Gen3 데이터율의) 속도 변화(210)를 개시한 후에, 수신기 회로는 제1 획득 시퀀스(ACQ)(215)를 통과한다. 수신기는 ACQ(215) 동안 비트락(bit lock)을 시도하고, 동시에 클록 및 데이터 복구 루프(concurrently converging clock and data recovery loop, CDR), 자동 이득 제어(AGC), 결정 피드백 등화(DFE), 그리고 연속 오프셋 저감(continuous offset cancellation, CTOC)을 수렴한다. ACQ(215)가 완료되면, 수신기는 디폴트 링크 파트너의 송신기 등화 및 수신기 CTLE 피크 설정에 주어진 가장 좋은 동작 상태를 성취한다.
일 실시예에서, 적응성 등화는 ACQ(215)의 종료에서 시작한다. 일 실시예에서, 전반적인 링크 평가는 피드 전방 등화(feed forward equalization, FFE)를 사용하여 과-등화(over-equalization)와 균형 등화의 그레디언트(gradient)를 찾음으로써 수행된다. 일 실시예에서, 등화의 그레디언트는 반복의 제1 반기(220) 동안에 송신기 등화 적응성을 구동하고, 또한 반복의 제2 반기(260)에 송신기 등화(TxEQ)와 수신기 CTLE(RxCTLE)를 연합하여 최적화하도록 사용된다.
일 실시예에서, FFE는 새로운 TxEQ와 RxCTLE 계수를 계산하고 이 새로운 값을 시스템 에이전트에 전달하도록 사용된다. 시스템 에이전트는 이 새로운 설정을 링크 파트너와 주고받을 수 있으며, 새로운 값이 SA 세그먼트 동안 유효해지기를 기다린다. 일 실시예에서, 적응성 등화는 이때 사전선택된 반복 횟수 동안 수행되어 TxEQ와 RxCTLE가 마침내 최적의 설정에 도달하도록 보장한다. PCIe에서, 예를 들면, 24 ms는 최대 트레이닝 시간이고 본원에서 설명되는 프로세스는 1.5 ms 내외에서 성취될 수 있어서, 시스템 성능을 상당히 향상시킨다.
도 3은 적응성 등화 프로세스의 일 실시예 내의 분석에 대한 데이터 패턴을 보여준다. 일 실시예에서, 데이터 패턴 "x101x" 및 "x010x"은 총 등화의 표식을 검색하기 위하여 DFE 에러 샘플러에서 분석된다. 일 실시예에서, 세 비트의 중앙이 샘플링 비트이며, 적응성 등화 프로세스 동안 비교되고 사용된다. 일 실시예에서, 샘플링된 비트는 참조 전압(+vref, -vref)에 대하여 비교된다.
일 실시예에서, 도 3A에 도시된 것처럼, 만일 중앙의 싱글 전이 비트(single transition bit)가 컨버전스 참조 전압보다 작은 한편 비-전이 비트(non-transition bits)가 참조 전압보다 크다면, 저-등화(under-equalized)로 간주 된다. 일 실시예에서, 식 △cp1 + △cm1 = -1이 저-등화를 표현하도록 사용된다. 일 실시예에서, 도 3B에 도시된 것처럼, 만일 중앙의 싱글 전이 비트가 컨버전스 참조 전압보다 더 큰 한편 비-전이 비트가 참조 전압보다 작다면, 과-등화로 간주 된다. 일 실시예에서, 식 △cp1 + △cm1 = +1이 과-등화를 표현하도록 사용된다. 변수 "TEQ"는, 적응성 등화 프로세스 동안, 과-등화라면 TEQ = +1이고 저-등화라면 TEQ = -1이고, 그리고 등격(leveled) 등화에 대해서는 TEQ = 0이 되도록 사용된다.
일 실시예에서, 데이터 패턴 "x1100x"와 "x0011x"은 균형 등화의 표식을 검색하기 위하여 DFE 에러 샘플러에 의해 분석된다. 2개의 중심 비트의 전압 진폭은 컨버전스 참조 전압과 비교된다. 일 실시예에서, 도 3C에 도시된 것처럼, 중심에 있는 제1 비트가 컨버전스 참조 전압을 초과하고 제2 비트가 참조 전압에 못 미친다면, "프리슈트(pre-shoot) 중량초과(overweight)"로 여겨진다. 일 실시예에서, 도 3D에 도시된 것처럼, 중심에 있는 제1 비트가 컨버전스 참조 전압에 못 미치고 제2 비트가 참조 전압을 초과하면, "디엠퍼시스(de-emphasis) 중량초과(overweight)"로 여겨진다. 적응성 등화 프로세스 동안, 변수 "BEQ"는 디엠퍼시스 중량초과라면 BEQ = +1이고 프리슈트 중량초과라면 BEQ = -1이고, 그리고 등화가 균형이라면 BEQ = 0이 되도록 사용된다.
일 실시예에서, FFE 트레이닝 세그먼트(예를 들면, 64k UI 시간 윈도우) 동안, 입력 비트 스트림이 샘플링되고 데이터 패턴 분석을 통해 필터링되어 TEQ와 BEQ 통계를 수집한다. 총 TEQ와 BEQ 계산에 대한 예제 흐름도가 도 4에 도시된다. 도 4의 예는 64k UI의 트레이닝 윈도우에 대한 것이다; 그러나, 더 길거나 더 짧은 다른 트레이닝 윈도우도 지원될 수 있다.
FFE TxEQ 트레이닝 세그먼트가 UI 카운트를 0으로 시작된다(단계 410). 만일 UI 카운트가 지정된(designated) 윈도우(예를 들면, 64k)보다 더 크다면(단계 420), 새로운 TxEQ 계산이 수행되고(단계 430), FFE TxEQ 트레이닝 세그먼트가 종료된다(단계 440). 만일 UI 카운트가 지정된 윈도우(예를 들면, 64k)보다 더 크지 않다면(단계 420), 총 등화(TEQ) 검출이 수행된다(단계 450). 일 실시예에서, TEQ 검출이 전술된 바와 같이 수행된다. 검출된 TEQ 값은 총 TEQ(teq_total)에 합산된다(단계 460).
다음으로 균형 등화(BEQ)가 수행된다(단계 470). 일 실시예에서, BEQ 검출이 상기에 설명된 것처럼 수행된다. 검출된 BEQ 값은 총 BEQ(beq_total)에 합산된다(단계 480). UI 카운트가 증가되고(단계 490), 프로세스가 반복된다.
일단 총 TEQ와 총 BEQ가 계산되면, 새로운 TxEQ 값들이 계산된다. 다음의 설명에서, △cp1은 TxEQ 디엠퍼시스 계수 변화를 표현하고, △cm1은 TxEQ 프리슈트 계수 변화를 표현하고, +△c0는 메인 탭 변화를 표현한다. 일 실시예에서, 다음의 식이 활용된다.
Figure pat00001
일 실시예에서, 만일, 풀스윙(full swing, FS) 레벨, 저주파수(LF) 레벨, 그리고 계수 극성(polarity)을 포함하는, 경계 조건(boundary conditions)이 충족된다면, △cm1, △c0, △cp1이 현재의 TxEQ에 합산되어 새로운 값을 산출한다. 만일 경계 조건이 충족되지 않는다면, △cm1, △c0, △cp1이 경계 조건에 따라서 적용된다.
일 실시예에서, (도 2에 도시된 것 처럼) 적응성 반복의 제2 반기에서, FFE는 TxEQ와 RxCTLE를 함께 최적화하도록 활용될 수 있다. 일 실시예에서, CTLE는 프로세스, 전압, 온도(PVT) 의존적인 특징을 갖는 아날로그 회로이다. 이는 또한 부분적으로 바뀔 수도 있다.
일 실시예에서, 숫자 피크 인덱스 0-15의 예가 CTLE 등화의 정도를 표현하도록 할당된다. 0은 플랫 밴드 응답, 또는 비 등화(no equalization)를 표현하고; 1은 등화의 약간의 증가를 표현하고; 그리고 15는 가장 않은 양의 등화를 표현한다. 숫자 인덱스는 예시에 불과하고, 다른 모수화(parameterization)가 다음의 동일한 원리에 적용될 수 있다.
보통, CTLE에 대한 더 높은 피크 설정은 등화 펄스를 후속하는 UI로 확장하게 하며, 이는 짧은 채널 및 중간 채널에서 과등화를 유발할 수 있다. 공통적인 증상은 CTLE로부터 오는 과도한 EQ 펄스의 보정을 시도하는 낮은(또는 음의) DFE 값이다.
마진 및 링크 안정성 이슈는 DFEs가 너무 많은 작업을 해서 CTLE에 의해 야기되는 과등화를 취소할 수 없을 때 일어날 수 있다. 어떠한 상황에서는, DFE가 심볼간 간섭(ISI)을 단독으로 다룰 수 있을 때, CTLE 피킹은 0이면 충분하다. CTLE는 ISI가 심각한 긴 채널에서의 링크 성능을 향상시킬 수 있다.
일 실시예에서, CTLE 적응성은 ACG 및 DFE 루프에 의해 제어될 수 있다. 일 실시예에서, CTLE 적응성은 초기 피크 = 0인 TxEQ 반복의 제1 위상(도 2 참조) 이후에 시작한다. 다음으로, △peak는 CTLE 피크 값 변화를 표현하고 그 다음은 CTLE 적응성을 위해 사용될 수 있다.
△peak=+1, 이는 DFE 제 1 탭이 동작(operating) 용량의 50%를 초과할 때이고, 이것은 상당한 ISI를 나타내고;
△peak=-1, 이는 DFE 제2 탭이 제 1 탭의 반대 방향에 있고 제 1 탭 크기의 50%를 초과할 때이고, 이것은 CTLE 과등화를 나타내며; 그리고
△peak는 AGC 포화(saturation) 및 CTLE 피크 범위의 경계 조건에 따라 적용된다.
동작 기능은 프로그램가능한 값으로 일련의 채널 조건 세트 전체에서 결정 피드백 등화기의 타당한 범위를 나타낸다.
도 5는 예시적인 등화 맵이다. 프리셋 P4, P7, 역(reversed) P7(rP7) 및 P8은 적응성 등화 프로세스에 대한 초기의 TxEQ 설정의 예를 보여준다. 도 5의 등화 맵은 링크 파트너 TxEQ 계수들의 모든 조합에 대한 수신기 마진 상의 장점을 도시한다. 수평 축은 TxEQ 포스트-커서(post-cursor) 값이고 수직 축은 프리-커서(pre-cursor) 값이다. 각 포스트-커서 및 프리-커서 쌍에 대해, 수신기 마진이 참조 전압(예를 들면, vref)과 관련된 샘플링 인스턴스에서 DFE 출력의 평균 제곱 오차(mean-squared-error, MSE)에 관해서 측정된다.
도 5의 예에서, 520 그룹의 셀들은 과도하게 너무 높은 최종 MSE 값을 갖는 TxEQ 설정이고, 530 및 560 그룹의 셀들은 적절하게 높은 최종 MSE 값을 갖는 TxEQ 설정이고, 540 그룹의 셀들은 허용할 수 있지만, 최적은 아닌 최종 MSE 값을 갖는 TxEQ 설정이고, 550 그룹의 셀들은 바람직한 최종 MSE 값을 갖는 TxEQ 설정이다. 일 실시예에서, 적응성 등화 프로세스는, P4, P7, 역 P7(rP7) 및 P8을 포함하는 서로 다른 시작 TxEQ 설정들로부터 550 그룹 내의 동일한 셀들(551)로 수렴한다.
이 예에서 TxEQ 프리셋 P4로부터 시작하는 수렴 궤적이 도 6에 도시된다. PCIe Gen3 백채널 등화에 대해서, 예를 들면, 60회 반복이 수행될 수 있으며, 첫 30회 반복은 수신기 CTLEPeak를 0으로 설정하여 링크 파트너 TxEQ를 조정하고, 그리고 나머지 30회 반복은 TxEQ와 RxCTLE 합동 최적화를 수행한다. 60회보다 더 많거나 더 적은, 다른 횟수의 반복이 사용될 수 있다. 커브(curve) 610은 TxEQ C0 수렴의 궤적을 보여주고, 커브 630은 TxEQ Cm1 수렴의 궤적을 보여주고, 커브 620은 TxEQ Cp1 수렴의 궤적을 보여주고, 그리고 선 640은 CTLEPeak 수렴의 궤적을 보여준다. MSE 성능 개선(660)은 또한 비교의 목적으로 도시되었다.
일 실시예에서, 적응성 등화는 P7, P4, P8, 역 P7을 포함하는 서로 다른 초기 TxEQ 설정으로부터 시작할 수 있다. 일 실시예에서, 초기 수신기 CTLEPeak는 0으로 고정된다. 일 실시예에서, 최종 수렴된 TxEQ 계수와 수신기 CTLEPeak는 서로 다른 초기의 설정에 비해 동일하다. 통상적인 조건하에서, 60회 반복은 약 1.5mS정도 걸리는데, 이는 PCIe Gen3 사양에 의해서 요구되는 명시된 24mS 트레이닝 윈도우 보다 상당히 작다.
상술한 바와 같이, 본원에서 설명되는 기법은 PCI 또는 PCIe 아키텍처 내에 활용될 수 있다. 하나의 인터커넥트 패브릭 아키텍처(interconnect fabric architecture)는 주변장치 컴포넌트 인터커넥트(PCI) 익스프레스(PCIe) 아키텍처를 포함한다. PCIe의 최상의 목표는 서로 다른 벤더의 컴포넌트와 디바이스들이 오픈 아키텍처에서 상호-운영가능하도록 하여, 복수의 마켓 세그먼트들(클라이언트(데스크탑 및 모바일), 서버(스탠더드 및 엔터프라이즈), 그리고 임베디드 및 통신 디바이스들)을 포괄하는 것이다. PCI 익스프레스는 고성능의, 다방면에 걸친 미래 컴퓨팅 및 통신 플랫폼에 대해 정의된 범용 I/O 인터커넥트이다. 사용량(usage) 모델, 로드-스토어 아키텍처, 및 소프트웨어 인터페이스와 같은, 일부 PCI 속성은 개정(revision)을 통해 유지되어 온 반면, 이전의 병렬 버스 구현은 고도로 확장가능하고(scalable), 완전 직렬 인터페이스로 대체되어 왔다. 좀 더 최근 버전의 PCI 익스프레스는 포인트-투-포인트 인터커넥트, 스위치-기반의 기술, 그리고 새로운 레벨의 성능과 특징을 제공하는 패킷화된 프로토콜의 발전에 편승하고 있다. 전력 관리, 서비스 품질(QoS), 핫플러그/핫스왑(hot-plug/hot-swap) 지원, 데이터 무결성, 그리고 에러 핸들링은 PCI 익스프레스에 의해 지원되는 몇가지 발전된 특징에 속한다.
도 7을 참조하면, 컴포넌트 세트를 상호 연결하는 포인트-투-포인트(point-to-point) 링크로 구성된 패브릭(fabric)의 실시예가 도시되어 있다. 시스템(700)은 컨트롤러 허브(715)에 연결된 프로세서(705)와 시스템 메모리(710)를 포함한다. 프로세서(705)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 다른 프로세서와 같은, 여느 프로세싱 요소를 포함한다. 프로세서(705)는 프론트-사이드 버스(FSB)(706)를 통해 컨트롤러 허브(715)에 연결된다. 일 실시예에서, FSB(706)는 아래에서 설명되는 것처럼 직렬 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(706)는 직렬의, 서로 다른 인터커넥트 표준을 호환하는 상이한 인터커넥트 아키텍처를 포함한다.
시스템 메모리(710)는 랜덤 액세스 메모리(RAM), 비-휘발성(NV) 메모리, 또는 시스템(700) 내의 디바이스들에 의해 접근 가능한 다른 메모리와 같은, 모든 메모리 디바이스를 포함한다. 시스템 메모리(710)는 메모리 인터페이스(716)를 통해 컨트롤러 허브(715)에 연결된다. 메모리 인터페이스의 예는 2배속(DDR) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 컨트롤러 허브(715)는 주변장치 컴포넌트 인터커넥트 익스프레스(PCIe, 또는 PCIE) 내의 루트 허브, 루트 컴플렉스, 또는 루트 컨트롤러이다. 컨트롤러 허브(715)의 예는 칩셋, 메모리 컨트롤러 허브(MCH), 노스브리지(north bridge), 인터커넥트 컨트롤러 허브(ICH), 사우스브리지(south bridge), 그리고 루트 컨트롤러/허브를 포함한다. 때로는, 칩셋이라는 용어는 두 개의 물리적으로 분리된 컨트롤러 허브, 즉, 인터커넥트 컨트롤러 허브(ICH)에 연결된 메모리 컨트롤러 허브(MCH)를 지칭한다. 현행 시스템은 때로는 프로세서(705)와 통합된 MCH를 포함하는 한편, 컨트롤러(715)는, 이하 설명되는 바와 유사한 방식으로, I/O 디바이스와 통신하게 된다는 것을 주목하라. 몇몇 실시예에서, 피어-투-피어 라우팅은 루트 컴플렉스(715)를 통해 선택적으로 지원된다.
여기서, 컨트롤러 허브(715)는 직렬 링크(719)를 통해 스위치/브리지(720)에 연결된다. 인터페이스/포트(717, 721)로도 지칭될 수 있는, 입력/출력 모듈(717, 721)은 계층형 프로토콜 스택을 포함/구현하여, 컨트롤러 허브(715)와 스위치(720)간의 통신을 제공한다. 일 실시예에서, 복수의 디바이스가 스위치(720)에 연결될 수 있다.
스위치/브리지(720)는 패킷/메시지를, 디바이스(725) 업스트림으로부터, 즉 루트 컴플렉스를 향하는 계층 구조(hierarchy)를 상향하여, 컨트롤러 허브(715)로 라우팅하고, 그리고, 다운스트림, 즉 루트 컨트롤러로부터, 프로세서(705) 또는 시스템 메모리(710)로부터 멀어지는 계층 구조를 하향하여, 디바이스(725)로 라우팅한다. 일 실시예에서, 스위치(720)는 복수의 가상 PCI-투-PCI 브리지 디바이스의 논리 어셈블리로서 지칭된다. 디바이스(725)는 전자적인 시스템에 연결되는 어떠한 내부 또는 외부 디바이스라도 포함할 수 있는데, 예를 들면, I/O 디바이스, 네트워크 인터페이스 컨트롤러(NIC), 애드-인 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 스토리지 디바이스, CD/DVD 롬, 모니터, 프린터, 마우스, 키보드, 라우터, 휴대용 스토리지 디바이스, 파이어와이어 디바이스, 유니버셜 직렬 버스(USB) 디바이스, 스캐너, 그리고 다른 입력/출력 디바이스 같은 것들이 있다. 때로는 PCIe 용어로, 디바이스는 엔드포인트(endpoint)로 지칭될 수 있다. 비록 명시적으로 도시되지는 않았지만, 디바이스(725)는 레거시(legacy)나 다른 버전의 PCI 디바이스를 지원하는 PCIe 투 PCI/PCI-X 브리지를 포함할 수 있다. PCIe에서의 엔드포인트 디바이스는 종종 레거시, PCIe, 또는 루트 컴플렉스 통합 엔드포인트로서 분류된다.
그래픽 가속기(730)는 또한 직렬 링크(732)를 통해 컨트롤러 허브(715)에 연결된다. 일 실시예에서, 그래픽 가속기(730)는 ICH에 연결되는 MCH에 연결된다. 스위치(720), 그리고 이에 따른 I/O 디바이스(725)는 ICH에 연결된다. I/O 모듈(731, 718)은 또한 계층형 프로토콜 스택을 구현하여 그래픽 가속기(730)와 컨트롤러 허브(715) 사이에서 통신한다. 상술한 MCH와 유사하게, 그래픽 컨트롤러 또는 그래픽 가속기(730)는 자체적으로 프로세서(705)에 통합될 수 있다.
도 8을 참조하면, 계층형 프로토콜 스택의 실시예가 도시된다. 계층형 프로토콜 스택(800)은 퀵 패스 인터커넥트(Quick Path Interconnect, QPI) 스택, PCie 스택, 차세대 고성능 컴퓨팅 인터커넥트 스택, 또는 다른 계층형 스택과 같은, 여느 형태의 계층형 통신 스택을 포함한다. 비록 이하의 논의는 PCIe 스택에 관련되지만, 동일한 개념이 다른 인터커넥트 스택에 적용될 수 있다. 일 실시예에서, 포로토콜 스택(800)은 트랜잭션 계층(805), 링크 계층(810), 및 물리적 계층(820)을 포함하는 PCIe 프로토콜 스택이다. 통신 프로토콜 스택으로서의 표현은 또한 프로토콜 스택을 구현하는/포함하는 모듈이나 인터페이스로도 지칭될 수 있다.
PCI 익스프레스는 패킷을 사용하여 컴포넌트들간의 정보를 전송한다. 패킷은 트랜잭션 계층(805)과 데이터 링크 계층(810) 내에 형성되어 정보를 전송 컴포넌트로부터 수신 컴포넌트로 운반한다. 전송된 패킷들이 다른 계층을 통해 흘러감에 따라, 이 패킷들은 이러한 계층에서 패킷들을 처리하는데 필요한 정보가 추가되어 확장된다. 수신측에서는 역 프로세스(reverse process)가 발생하고 패킷들은 그들의 물리적 계층(820) 표현으로부터 데이터 링크 계층(810) 표현으로 변환되어 마침내 (트랜잭선 계층 패킷들의 경우) 수신 디바이스의 트랜잭션 계층(805)에 의해 처리될 수 있는 형태가 된다.
일 실시예에서, 트랜잭션 계층(805)은, 데이터 링크 계층(810) 및 물리적 계층(820)과 같은, 디바이스의 프로세싱 코어와 인터커넥트 아키텍처 간의 인터페이스를 제공하는 것이다. 이와 관련하여, 트랜잭션 계층(805)의 주요한 책임은 패킷들(즉, 트랜잭션 계층 패킷들, 또는 TLPs)의 조립(assembly)과 해체(diassembly)이다. 트랜잭션 계층(805)은 전형적으로 TLPs에 대하여 신용-기반의 흐름 제어(credit-base flow control)를 관리한다. PCIe는 분할 트랜잭션(split transactions), 즉 시간에 의해 분리된 요청과 응답을 갖는 트랜잭션을 구현하여, 타겟 디바이스가 응답을 위한 데이터를 수집하는 동안 링크가 다른 트래픽을 운반하게 해준다.
또한, PCIe는 신용-기반의 흐름 제어를 활용한다. 이러한 방식에서, 디바이스는 트랜잭션 계층(805) 내의 각 수신기 버퍼에 대한 초기 신용 분량을 광고한다. 도 8의 컨트롤러 허브(115) 같은, 링크의 반대편 끝의 외부 디바이스는 각 TLP에 의해 소모되는 신용의 수를 카운트한다. 만일 트랜잭션이 신용 한도를 초과하지 않는다면 트랜잭션이 전송될 수 있다. 응답을 수신함에 따라, 신용 분량이 복원된다. 신용기법의 이점은, 신용 한도에 도달하지 않는 한, 신용 복귀의 지연이 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네개의 트랜잭션 어드레스 공간은 구성(configuration) 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 그리고 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 위치로/부터 옮기기 위한 하나 이상의 읽기 요청과 쓰기 요청을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은, 예를 들면, 32-비트 어드레스 같은, 짧은 어드레스 포맷, 또는 64-비트 어드레스 같은, 긴 어드레스 포맷과 같은, 두 개의 다른 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 스페이스에 액세스하기 위해 사용된다. 구성 공간으로의 트랜잭션은 읽기 요청과 쓰기 요청을 포함한다. 메시지 공간 트랜잭션(또는, 단순히 메시지)은 PCIe 에이전트 간의 대역내(in-band) 통신을 지원하도록 정의된다.
따라서, 일 실시예에서, 트랜잭션 계층(805)은 패킷 헤더/페이로드(806)를 조립한다. 현행 패킷 헤더/페이로드에 대한 포맷은 PCIe 사양(specification) 웹 사이트의 PCIe 사양 내에서 발견될 수 있다.
바로 도 9를 참조하면, PCIe 트랜잭션 디스크립터(descriptor)의 실시예가 도시된다. 일 실시예에서, 트랜잭션 디스크립터(900)는 트랜잭션 정보를 운반하는 메카니즘이다. 이와 관련하여, 트랜잭션 디스크립터(900)는 시스템 내에서 트랜잭션의 식별을 지원한다. 다른 잠재적인 사용은 디폴트 트랜잭션 오더링의 변경 및 채널과의 결합을 트랙킹하는 것을 포함한다.
트랜잭션 디스크립터(900)는 글로벌 식별자 필드(902), 속성 필드(704) 그리고 채널 식별자 필드(906)를 포함한다. 도시된 예에서, 글로벌 식별자 필드(902)는 로컬 트랜잭션 식별자 필드(908)와 소스 식별자 필드(910)를 포함하는 것으로 묘사된다. 일 실시예에서, 글로벌 트랜잭션 식별자(902)는 모든 미해결 요청(outstanding request)에 대해 유일하다.
구현에 따르면, 로컬 트랜잭션 식별자 필드(908)는 요청 에이전트에 의해 생성된 필드이며, 또한 이것은 요청 에이전트에게 완결을 요구하는 모든 미해결 요청에 대해 유일하다. 게다가, 이 예에서, 소스 식별자(910)는 유일하게 PCIe 계층 구조 내의 요청자 에이전트를 식별한다. 따라서, 소스 ID(910)와 더불어, 로컬 트랜잭션 식별자(908) 필드는 계층 구조 도메인 내에 트랜잭션의 글로벌 식별자를 제공한다.
속성 필드(904)는 트랜잭션의 특징과 관계를 명시한다. 이와 관련하여, 속성 필드(904)는 잠재적으로 추가적인 정보를 제공함으로써 트랜잭션의 디폴트 처리의 변경을 허용하도록 사용된다. 일 실시예에서, 속성 필드(904)는 우선순위 필드(912), 예약 필드(914), 오더링 필드(916), 그리고 비-스누프(no-snoop) 필드(918)를 포함한다. 여기서, 우선순위 서브-필드(912)는 트랜잭션에 우선순위를 할당하도록 개시자(initiator)에 의해 변경될 수 있다. 예약 속성 필드(914)는 미래를 위하여 예약되거나, 또는 벤더-정의용이다. 우선 순위 또는 보안 속성을 사용하는 가능한 사용(usage) 모델은 예약 속성 필드를 사용하여 구현될 수 있다.
이 예에서, 오더링 속성 필드(916)는 디폴트 오더링 규칙을 변경하는 오더링 유형을 전달하는 선택적인 정보를 제공하도록 사용된다. 하나의 예시적인 구현에 따르면, 오더링 속성 "0"은 디폴트 오더링 규칙이 적용되는 것을 의미하며, 한편 오더링 속성 "1"은 느슨한(relaxed) 오더링을 나타내며, 쓰기는 동일한 방향으로의 쓰기를 건너 뛸 수 있고, 읽기 완료는 동일한 방향으로의 쓰기를 건너뛸 수 있다. 스누프 속성 필드(918)는 트랜잭션이 스누핑될지 여부를 결정하도록 활용된다. 도시된 것처럼, 채널 ID 필드(906)는 트랜잭션과 연관된 채널을 식별한다.
도 10은 PCIe 호환 인터커넥트 아키텍처에 대한 송신기 및 수신기의 쌍의 일 실시예를 보여준다. 데이터 링크 계층(1010)이라고도 지칭되는, 링크 계층(1010)은 트랜잭선 계층(1005)과 물리적 계층(1020) 간의 중개 스테이지로서 행동한다. 일 실시예에서, 데이터 링크 계층(1010)의 책임은 두 컴포넌트 링크 간에 트랜잭션 계층 패킷(TLPs)을 교환하는 신뢰할 수 있는 메카니즘을 제공하는 것이다. 데이터 링크 계층(1010)의 일측은 트랜잭션 계층(1005)에 의해 조립되는 TLPs를 수락하고, 패킷 시퀀스 식별자(1011), 즉 식별 번호나 패킷 번호를 적용하고, 에러 검출 코드, 즉 CRC(1012)를 계산하고 적용하고, 그리고 변경된 TLPs를 물리에서 외부 디바이스로의 전송을 위해 물리적 계층(1020)으로 제출한다.
일 실시예에서, 물리 계층(1020)은 패킷을 물리적으로 외부 디바이스로 전송하기 위하여 논리적 서브 블록(1021)과 전기적 서브-블록(1022)을 포함한다. 여기서, 논리적 서브-블록(1021)은 물리적 계층(1021)의 "디지털" 기능을 책임진다. 이와 관련하여, 논리적 서브-블록은 물리적 서브-블록(1022)에 의한 전송을 위해 아웃고잉(outgoing) 정보를 준비하는 전송 섹션, 그리고 링크 계층(1010)으로 패스하기 전에 수신한 정보를 식별하고 준비하는 수신기 섹션을 포함한다.
물리적 블록(1022)은 송신기와 수신기를 포함한다. 송신기는 논리적 서브-블록(1021)에 의해 심볼을 제공받고, 이를 송신기가 직렬화하여(serialize) 외부 디바이스로 전송한다. 수신기는 직렬화된 심볼을 외부 디바이스로부터 제공받아서 수신한 신호를 비트-스트림으로 변환한다. 비트-스트림은 비-직렬화되어(de-serialized) 논리 서브-블록(1021)에 제공된다. 일 실시예에서, 8b/10b 전송 코드가 채용되어, 10-비트 심볼들이 전송되고/수신된다. 여기서, 특별한 심볼들이 프레임(1023)을 갖는 패킷을 구성하도록 사용된다. 또한, 일 예에서, 수신기는 또한 인커밍(incoming) 직렬 스트림으로부터 복구된 심볼 클록(clock)을 제공한다.
위에 언급한 것처럼, 트랜잭션 계층(1005), 링크 계층(1010), 및 물리적 계층(1020)이 PCIe 프로토콜 스택의 특정 실시예를 참조하여 논의되었지만, 계층형 프로토콜 스택은 그와 같이 한정되지 않는다. 사실, 어떠한 계층형 프로토콜이라도 포함/구현될 수 있다. 예를 들면, 계층형 프로토콜로서 표시되는 포트/인터페이스는 (1) 패킷을 어셈블링하는 제1 계층, 즉 트랜잭션 계층; 패킷을 차례로 나열하는 제2 계층, 즉 링크 계층; 그리고 패킷을 전송하는 제3 계층, 즉 물리적 계층을 포함한다. 특정 예로서, 공통 표준 인터페이스(common standard interface, CSI) 계층형 프로토콜이 활용된다.
다음의 도 10을 참조하면, PCIe 직렬 포인트-투-포인트 패브릭의 실시예가 도시된다. 비록, PCIe 직렬 포인트-투-포인트 링크의 실시예가 도시되었지만, 직렬 포인트-투-포인트 링크는 그와 같이 제한되지 않으며, 직렬 데이터를 전송하기 위한 어떠한 전송 경로도 포함할 수 있다. 실시예에서 보여주듯이, 베이직 PCIe 링크는 두 개의, 저-전압, 차별적으로 구동되는 신호 쌍들: 전송 쌍(1006/1011)과 수신 쌍(1012/1007)을 포함한다. 이에 따라, 디바이스(1005)는 데이터를 디바이스(1010)로 전송하는 전송 로직(1006)과 데이터를 디바이스(1010)로부터 수신하는 수신 로직(1007)을 포함한다. 즉, 두 전송 경로, 즉 경로(1016 및 1017)과 두 수신 경로, 즉 경로(1018 및 1019)는 PCIe 링크 내에 포함된다.
전송 경로는, 전송 선로, 구리 선로, 광 선로, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이, 데이터를 전송하는 모든 경로를 지칭한다. 디바이스(1005) 및 디바이스(1010)와 같은 두 디바이스간의 연결은 링크, 즉 링크(1015)로 지칭된다. 하나의 링크는 하나의 레인을 지원할 수 있는데, 각 레인은 한 세트의 차동(different) 신호 쌍들(전송용 한 쌍, 수신용 한 쌍)을 표현한다. 밴드폭을 스케일하기(scale) 위하여, 링크는 xN으로 표시되는 복수의 레인을 통합할 수 있으며, 여기서 N은 지원되는 링크폭, 예를 들면, 1, 2, 4, 8, 12, 16, 32, 64, 또는 더 넓은 폭이다.
차동 쌍은, 라인(1016) 및 라인(1017)과 같은, 차동 신호를 전송하는 두 개의 전송 경로를 지칭한다. 예로서, 라인(1016)이 낮은 전압 레벨에서 높은 전압 레벨, 즉 상승 에지로 바뀔때, 라인(1017)은 높은 로직 레벨로부터 낮은 로직 레벨로, 즉 하강 에지로 옮겨진다. 차동 신호(differential signals)는 잠재적으로, 더 나은 신호 무결성, 즉 크로스-커플링(cross-coupling), 전압 오버슈트/언더슈트 (overshoot/undershoot), 상승(rising), 등과 같은, 더 나은 전기적 특성을 입증한다. 이는 더 나은 타이밍 윈도우를 허용함으로써, 더 빠른 전송 주파수를 가능하게 한다.
전술한 장치, 방법, 그리고 시스템은 앞서 언급한 어떠한 전기적 장치 또는 시스템에서도 구현될 수 있다. 특정 예시로서, 이하의 특징들은 본원에 기술되는 발명을 활용하는 예제 시스템을 제공한다. 이하 시스템이 좀 더 상세하게 설명됨에 따라, 많은 다른 인터커넥트가 개시되고, 설명되고 그리고 앞선 논의가 재 거론될 것이다. 그리고 명백하게, 위에 설명된 발전 사항들은 이러한 인터커넥트, 패브릭, 또는 아키텍처 중 어느 것에도 적용될 수 있다.
이제 도 11을 참조하면, 본 발명의 일 실시예에 따른 컴퓨터 시스템의 컴포넌트의 블록도가 도시된다. 도 11에 도시된 것처럼, 시스템(1100)은 어느 조합의 컴포넌트도 포함한다. 이러한 컴포넌트는 ICs, 그 일부, 분리된 전자 디바이스, 또는 다른 모듈, 로직, 하드웨어, 소프트웨어, 펌웨어, 또는 컴퓨터 시스템에 채택된 그들의 조합으로서, 또는 컴퓨터 시스템의 섀시 내에 병합되는 컴포넌트로서 구현될 수 있다. 도 11의 블록도는 컴퓨터 시스템의 수 많은 컴포넌트의 고차원 뷰를 보여주려고 의도된 것임을 주목하라. 그러나, 어떤 컴포넌트는 제외될 수 있고, 추가적인 컴포넌트가 나타날 수 있고, 그리고 다른 컴포넌트 배치가 다른 구현에서 발생할 수 있다는 것이 이해되어야 한다. 결과로서, 위에 설명된 발명은 이하 도시되고 설명되는 하나 이상의 인터커넥트의 어떤 부분에서도 구현될 수 있다.
도 11에 도시된 것처럼, 일 실시예에서, 프로세서(1110)는 마이크로프로세서, 멀티-코어 프로세서, 멀티스레디드 프로세서, 초 저전력 프로세서, 임베디드 프로세서, 또는 다른 알려진 프로세싱 요소를 포함한다. 예시된 구현에서, 프로세서(1110)는 시스템(1100)의 많은 다양한 컴포넌트와의 통신을 위하여 주 프로세싱 유닛과 함께 중앙 허브로서 동작한다. 일 예로서, 프로세서(1100)는 시스템 온 칩(system on chip, SoC)으로서 구현된다. 특정 예시된 예로서, 프로세서(1110)는, i3, i5, i7 또는 캘리포니아 산타 클라라의 인텔사로부터 입수할 수 있는 다른 유사한 프로세서와 같은, 인텔 아키텍처 코어-기반의 프로세서를 포함한다. 그러나, 캘리포니아 서니베일의 어드밴스드 마이크로 디바이스사(AMD)로부터 입수할 수 있는 다른 저전력 프로세서, 캘리포니아 서니베일에 위치한 MIPS 테크놀러지사로부터의 MIPS-기반의 디자인, ARM 홀딩스사 또는 그 고객, 또는 라이센스 받은 측이나 어댑터들에 의해 라이센싱된 ARM-기반의 디자인은 대신 다른 실시예, 즉 애플 A5/A6 프로세서, 퀄컴 스냅드래곤 프로세서, 또는 TI OMAP 프로세서에서 나타날 수 있음이 이해되어야 한다. 이러한 프로세서의 많은 고객 버전은 변경되고 다양화되지만: 그러나, 이들은 프로세서 라이센서에 의해 제시되어 정의되는 알고리즘을 수행하는 특정 명령 세트를 지원하고 인지할 것이라는 것을 주목하라. 여기서, 마이크로아키텍처적인 구현은 다양하지만, 그러나 프로세서의 아키텍처적인 기능은 보통 일관적이다. 일 구현에서의 아키텍처와 관련된 특정 세부사항과 프로세서(1110)의 동작은 예시된 예를 제공하여 이하 좀더 상세하게 논의될 것이다.
일 실시예에서, 프로세서(1110)는 시스템 메모리(1115)와 통신한다. 도시된 바와 같이, 일 실시예의 예는 주어진 시스템 메모리 용량에 대하여 복수의 메모리 디바이스를 통해 구현될 수 있다. 예로서, 메모리는 국제 반도체 표준 협의 기구(Joint Electron Devices Engineering Council, JEDEC) 저전력 이배속(LPDDR)-기반의 디자인, 즉 JEDEC JESD 209-2E(2009년 4월 출판)에 따른 현행의 LPDDR2 표준, 또는 대역폭 증가를 위해 LPDDR2의 확장을 제안할 LPDDR3나 LPDDR4로 지칭되는 차세대 LPDDR 표준과 같은, 디자인에 따를 수 있다. 다양한 구현에서 각 메모리 디바이스는 싱글 다이 패키지(single die package, SDP), 듀얼 다이 패키지(dual die package, DDP) 또는 쿼드 다이 패키지(quad die package, Q17P)와 같은, 서로 다른 패키지 유형일 수 있다. 어떤 실시예에서, 이러한 디바이스들은 직접 마더보드에 납땜되어 더 낮은 프로파일 솔루션을 제공하는 한편, 다른 실시예에서는 디바이스가 하나 이상의 메모리 모듈로 구성되어 주어진 커넥터에 의해 마더보드에 연결된다. 물론, 다른 메모리 구현이 가능한데, 즉 다른 유형의 메모리 모듈, 예를 들면, 서로 다른 종류의 듀얼 인라인 메모리 모듈(DIMMs)과 같은 것이 있는데, 이는 microDIMMs, MiniDIMMs를 포함하지만 이에 한정되지는 않는다. 특정 예시의 실시예에서, 메모리는 2GB와 16GB 사이의 크기이며, DDR3LM 패키지 또는 볼 그리드 어레이(ball grid array, BGA)를 통해 마더보드에 납땜되는 LPDDR2나 LPDDR3 메모리로 구성될 수 있다.
데이터, 애플리케이션, 하나 이상의 운영 체제 등과 같은 정보에 대한 영속적인 스토리지를 제공하기 위해, 대용량 스토리지(1120)가 프로세서(1110)에 결합될 수 있다. 여러 실시예에서, 시스템 응답성을 개선할 뿐만 아니라 더 작고 더 가벼운 시스템을 가능하게 하기 위하여, 이러한 대용량 스토리지가 SSD를 통해 구현될 수 있다. 그러나, 다른 실시예에서, 대용량 스토리지는 더 작은 용량의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 구현되어 파워다운 이벤트 동안 컨텍스트 상태 및 다른 그러한 정보의 비-휘발성 스토리지를 가능하게 하는 SSD 캐시(cache)로서 작동함으로써 고속 파워업이 시스템 액티비티의 재-개시시 발생할 수 있도록 한다. 또한, 도 11에 도시된 것처럼, 플래시 디바이스(1122)는 프로세서(1110)에 연결될 수 있는데, 예를 들면, 직렬 주변장치 인터페이스(SPI)를 통해 연결된다. 이러한 플래시 디바이스는, 시스템의 다른 펌웨어뿐만 아니라 베이직 입력/출력 소프트웨어(BIOS)를 포함하는, 시스템 소프트웨어의 비-휘발성 스토리지를 제공할 수 있다.
여러 실시예에서, 시스템의 대용량 스토리지는 SSD 단독으로 또는 SSD 캐시를 갖는 디스크, 광 드라이브 또는 다른 드라이브로서 구현될 수 있다. 어떤 실시예에서, 대용량 스토리지는 복구(RST) 캐시 모듈과 함께 SSD 또는 HDD로서 구현될 수 있다. 여러 실시예에서, HDD는 320GB-4테라바이트(TB) 및 상위 스토리지를 구비하며, 반면 RST 캐시는 24GB 내지256GB의 용량을 갖는 SSD로 구현된다. 이와 같은 SSD 캐시는 적절한 응답성 레벨을 제공하도록, 싱글 레벨 캐시(single level cache, SLC) 또는 멀티 레벨 캐시(multi-level cache, MLC) 옵션으로 구성될 수 있다는 것에 주목하라. SSD-단독 옵션에서, 모듈은 다양한 위치, 즉 mSATA나 NGFF 슬롯내에 수용될 수 있다. 예로서, SSD 는 120GB-1TB 범위의 용량을 갖는다.
다양한 입력/출력(I/O) 디바이스가 시스템(1100) 내에 존재할 수 있다. 특히 도 11의 실시예에 도시되는 디스플레이(1124)는 섀시의 덮개 부분 내에 구성되는 고선명(high definition) LCD 또는 LED 패널일 수 있다. 이러한 디스플레이 패널은 터치스크린(1125)으로도 구비될 수 있는데, 예를 들면, 디스플레이 패널 전체의 외부에 구성됨으로써 이러한 터치스크린과의 사용자 인터랙션을 통해, 사용자 입력이 시스템에 제공되어 원하는 동작, 예를 들면, 정보의 디스플레이, 정보의 액세스 등과 관련된 동작이 가능해 지도록 한다. 일 실시예에서, 디스플레이(1124)는 고성능 그래픽 인터커넥트로서 구현될 수 있는 디스플레이 인터커넥트를 통해 프로세서(1110)에 연결될 수 있다. 터치스크린(1125)은 다른 인터커넥트를 통해 프로세서(1110)에 연결될 수 있는데, 일 실시예에서, 이는 I2C 인터커넥트일 수 있다. 도 11에 도시된 것처럼, 터치스크린(1125)에 부가하여, 터치에 의한 사용자 입력은 터치패드(1130)를 통해 발생할 수 있는데, 이는 섀시 내에 구성될 수 있으며 또한 동일한 I2C 인터커넥트에 터치스크린(1125)으로서 연결될 수 있다.
디스플레이 패널은 복수 모드로 동작할 수 있다. 첫번째 모드에서, 디스플레이 패널은 디스플레이 패널이 가시광선에 투명한(transparent) 투명 상태로 배치될 수 있다. 여러 실시예에서, 대다수의 디스플레이 패널은 주변장치 주위의 베젤(bezel)을 제외한 디스플레이일 수 있다. 시스템이 노트북 모드에서 동작하고 디스플레이 패널이 투명 상태로 동작할 때, 사용자는 디스플레이 패널에 표시되는 정보를 볼 수 있고 한편으로 디스플레이 뒤의 오브젝트를 볼 수도 있다. 추가로, 디스플레이 패널에 디스플레이되는 정보는 디스플레이 뒤에 위치한 사용자가 볼 수 있다. 또는 디스플레이 패널의 동작 상태는 가시광선이 디스플레이 패널을 통해 전송되지 않는 불투명한(opaque) 상태일 수 있다.
태블릿 모드에서, 베이스 패널의 하부 표면이 외관상 미작동 중이거나 사용자에 의해 잡혔을 때, 시스템은 접혀서 닫힘으로써 디스플레이의 백 디스플레이 표면은 외관상으로 사용자를 향하는 자세에서 휴지 상태에 들어가게 된다. 태블릿 동작 모드에서, 백 디스플레이 표면은 디스플레이와 사용자 인터페이스의 역할을 수행하는데, 이는 표면이 터치스크린 기능을 가지며 또한, 태블릿 디바이스 같은, 종래의 터치스크린 디바이스의 다른 알려진 기능을 수행할 수 있기 때문이다. 이를 위하여, 디스플레이 패널은 터치스크린 계층과 프론트 디스플레이 표면 사이에 배치되는 투명도-조정(transparancy-adjusting) 층을 포함할 수 있다. 몇몇 실시예에서, 투명도-조정 층은 일렉트로크로믹 층(EC), LCD 층, 또는 EC와 LCD 층의 조합일 수 있다.
여러 실시예에서, 디스플레이는 서로 다른 사이즈일 수 있는데, 예를 들면, 11.6" 또는 13.3" 스크린일 수 있고, 또한 16:9 종횡비(aspect ratio) 그리고 적어도 300 nits 밝기를 가질 수 있다. 또한, 디스플레이는 풀 고화질(HD) 해상도(적어도 1920 x 1080p)일 수 있고, 임베디드 디스플레이 포트(eDP)와 호환되고, 또한 패널 자체 리프레쉬되는 저전력 패널일 수 있다.
터치스크린 호환성(compatibility)과 관련하여, 시스템은 멀티-터치 용량형이고, 적어도 5개 손가락 성능의 디스플레이 멀티-터치 패널을 구비할 수 있다. 어떤 실시예에서는, 디스플레이가 10개 손가락 성능을 가질 수 있다. 일 실시예에서, 터치스크린은 손상 및 스크래치-방지 유리와 저마찰 코팅(예를 들면, Gorilla GlassTM 또는 Gorilla Glass2TM) 내부에 수용되어 "손가락 화상"을 감소시키고 "손가락 스키핑"을 피할 수 있다. 강화된 터치 경험과 응답성을 제공하기 위하여, 어떤 구현에서는, 터치패널은, 핀치 줌(pinch zoom) 동안 고정뷰(static view) 당 2 프레임(30Hz) 미만의, 멀티-터치 기능성과 200ms의 프레임(30Hz) 당 1cm 미만의 싱글-터치 기능성(래그 또는 핑거투포인터)을 갖는다. 어떤 구현에서는, 디스플레이는 패널 표면과 수평인 최소 스크린 베젤을 갖는 에지-투-에지(edge-to-edge) 글래스를 지원하며, 또한 멀티-터치로 사용될 때 제한된 IO 간섭을 지원한다.
지각(perceptual) 컴퓨팅 및 다른 목적을 위하여, 다양한 센서가 시스템 내에 제공될 수 있으며 서로 다른 방식으로 프로세서(1110)에 연결될 수 있다. 소정의 관성 및 환경 센서가 센서 허브(1140), 예를 들면 I2C 인터커넥트를 통해, 프로세서(1110)에 연결될 수 있다. 도 11에 도시된 실시예에서, 이러한 센서들은 가속도계(1141), 주변 광량 센서(ambient light sensor, ALS)(1142), 나침판(1143) 및 자이로스코프(1144)를 포함할 수 있다. 다른 환경 센서는, 몇몇 실시예에서 시스템 관리 버스(SMBus)를 통해 프로세서(1110)에 연결되는, 하나 이상의 열센서(1146)를 포함할 수 있다.
상술한 바와 같이, 다른 실시예에서 시스템은 컨버터블(convertible) 태블릿 시스템으로 구성되어 적어도 두 개의 서로 다른 모드, 태블릿 모드와 노트북 모드로 사용될 수 있다. 컨버터블 시스템은 두 개의 패널, 즉 디스플레이 패널과 베이스 패널을 가짐으로써, 태블릿 모드에서는 두 패널이 포개져서 배치될 수 있다. 태블릿 모드에서, 디스플레이 패널은 바깥쪽으로 향하게 되고 종래의 태블릿에서 발견되는 것과 같은 터치스크린 기능성을 제공할 수 있다. 노트북 모드에서, 두 패널은 열린 조개 껍데기(cramshell) 구성으로 배열될 수 있다.
여러 실시예에서, 가속도계는 적어도 50Hz의 데이터율을 갖는 3-축 가속도계일 수 있다. 자이로스코프도 포함될 수 있는데, 이는 3-축 자이로스코프일 수 있다. 또한, e-나침판/자력계가 제공될 수 있다. 또한, 하나 이상의 근접(proximity) 센서가 (예를 들면, 사람이 시스템에 근접하는지(또는 근접하지 않은지)를 센싱하여 뚜껑이 열리도록 하고 전력/성능을 조정하여 배터리 수명을 연장하기 위해) 제공될수 있다. 가속도계, 자이로스코프 및 나침판을 포함하는 몇몇 OS의 센서 융합(sensor fusion) 성능을 위해, 강화된 특징이 제공될 수 있다. 또한, 실-시간 클록(real-time clock, RTC)을 갖는 센서 허브를 통해, 센서 메카니즘으로부터의 깨어남(wake)이 실현되어, 시스템의 나머지가 저전력 상태에 있을 때, 센서 입력을 수신하게 된다.
도 11에 도시된 것처럼, 다양한 주변 디바이스들이 낮은 핀 카운트(LPC) 인터커넥트를 통해 프로세서(1110)에 연결될 수 있다. 도시된 실시예에서, 여러가지 컴포넌트들이 임베디드 컨트롤러(1135)를 통해 연결될 수 있다. 이와 같은 컴포넌트들은 키보드(1136)(예를 들면, PS2 인터페이스를 통해 연결된), 팬(1137), 그리고 열센서(1139)를 포함할 수 있다. 어떤 실시예에서, 터치패드(1130)는 또한 PS2 인터페이스를 통해 EC(1135)에 연결될 수 있다. 또한, 2003년 10월 2일, 트러스티드 컴퓨팅 그룹(TCG) TPM 사양 버전 1.2에 따르는 트러스티드 플랫폼 모듈(trusted platform module, TPM)(1138)과 같은, 보안 프로세서는 이러한 LPC 인터커넥트를 통해 프로세서(1110)에 연결될 수 있다. 그러나, 본 발명의 범주는 이와 관련하여 제한되지 않으며, 보안 프로세싱과 보안 정보의 스토리지는 보안 코프로세서 내의 정적 랜덤 액세스 메모리(SRAM)와 같은 다른 보호된 위치에 있거나, 또는 보안 인클레이브(secure enclave, SE) 프로세서 모드에 의해 보호될 때만 해독되는 암호화된 데이터 부분(blobs)으로서 존재될 수 있음이 이해되어야 한다.
특정 구현에서, 주변장치 포트들은 (풀사이즈, 미니 또는 마이크로 같은 서로 다른 유형의 팩터에 속할 수 있는) 고화질 미디어 인터페이스(HDMI) 커넥터; 하나 이상의 USB 포트들, 예를 들면, 유니버셜 시리얼 버스 리비전 3.0 사양(2008년 11월)에 따르는 풀-사이즈 외부 포트이며, 시스템이 접속 대기상태(connected standby state)에 있고 벽에 부착된 AC 벽 전원에 플러그를 접속했을 때, USB 디바이스(스마트폰 같은)의 충전을 위한 적어도 하나의 동력원을 갖는, 그러한 USB 포트들을 포함할 수 있다. 또한, 하나 이상의 선더볼트(ThunderboltTM) 포트가 제공될 수 있다. 다른 포트는 외부적으로 접근가능한 카드리더, 예를 들면, 풀사이즈 SD-XC 카드리더 및/또는 WWAN을 위한 SIM 카드리더(예를 들면, 8핀 카드 리더)를 포함할 수 있다. 오디오의 경우, 스테레오 사운드와 마이크로폰 성능을 갖는 3.5mm 잭(예를 들면, 결합 기능성)이, 잭 탐지 지원과 함께 제공될 수 있다(예를 들면, 덮개 내의 마이크로폰을 사용하면서 헤드폰만 지원되거나 또는 케이블 내에 마이크로폰이 구비된 헤드폰). 어떤 실시예에서, 이러한 잭은 스테레오 헤드폰과 스테레오 마이크로폰 입력 사이에서 리-태스커블(re-taskable) 할 수 있다. 또한, 파워잭이 AC 브릭에 연결되도록 구비될 수 있다.
시스템(1100)은 외부 디바이스와, 무선을 포함하여 다양한 방법으로 통신할 수 있다. 도 11의 실시예에서, 각자 특정 무선 통신 프로토콜을 위해 구성된 라디오에 대응될 수 있는, 여러가지 무선 모듈들이 제시될 수 있다. 근거리장(near field)과 같은 짧은 범위에서의 무선 통신의 한 방법은 근거리장 통신(NFC) 유닛(1145)을 통하는 것인데, 이는 일 실시예에서, SMBus를 거쳐 프로세서(1110)와 통신할 수 있다. 이러한 NFC 유닛(1145)을 통해, 근접한 디바이스들이 서로 통신할 수 있다는 것을 주목하여야 한다. 예를 들면, 사용자는 두 디바이스를 밀접한 관계로 채택하여 식별 정보, 지불 정보 같은 정보, 이미지 데이터 같은 데이터 등의 전송을 가능하게 함으로써, 시스템(1100)이 사용자의 스마트폰 같은 다른 이동 가능한 디바이스와 통신하도록 할 수 있다. 무선 전력 전송은 또한 NFC 시스템을 사용하여 수행될 수 있다.
본원에 기술되는 NFC 유닛을 사용하여, 사용자는 디바이스들을 나란히 이동시키거나(bump), 디바이스들을 근거리장(near field) 커플링 기능(예를 들면 근거리 통신 및 무선 전력 전송(WPT))을 위하여 하나 이상의 디바이스의 코일간 커플링에 영향력을 행사하여 나란히 위치시킬 수 있다. 보다 더 상세하게 하자면, 실시예는 디바이스에 전략적으로 형상화되고 위치된 페라이트(ferrite) 재료를 제공하여, 코일의 더 나은 커플링을 제공한다. 각 코일은 그와 연관된 인덕턴스를 가지는데, 이는 저항성, 용량성, 그리고 시스템에 대한 동일 공진 주파수를 가능하게 하는 시스템의 다른 특징과 결부하여 선택될 수 있다.
도 11에 도시된 것처럼, 추가적인 무선 유닛은 WLAN 유닛(1150)과 블루투스 유닛(1152)을 포함하는 다른 짧은 범위의 무선 엔진를 포함할 수 있다. WLAN 유닛(1150)을 이용하여, 전기전자 기술자 협회(Institute of Electrical and Electronics Engineers, IEEE) 802.11 표준에 따른 WiFiTM 통신이 실현될 수 있으며, 한편 블루투스 유닛(1152)을 통해, 블루투스 프로토콜을 따라 짧은 범위의 통신이 발생할 수 있다. 이들 유닛은 예를 들면, USB 링크나 유니버셜 비동기 수신기 송신기(UART) 링크를 통해 프로세서(1110)와 통신할 수 있다. 또는 이러한 유닛은, 예를 들면, PCI 익스프레스TM 사양 베이스 사양 버전 3.0(2007년 1월 17일 공표)이나 또는 직렬 데이터 입력/출력(SDIO) 표준 같은 다른 그러한 프로토콜에 부합하는, 주변장치 컴포넌트 인터커넥트 익스프레스TM(CIeTM) 프로토콜에 따르는 인터커넥터를 통해 프로세서(1110)에 연결될 수 있다. 물론, 하나 이상의 애드-인 카드 상에 구성될, 주변장치 디바이스들 간의 실제적인 물리적 연결은 마더보드에 적응되는 NGFF 커넥터를 통할 수 있다.
또한, 예를 들면, 셀룰러나 다른 무선 광역 프로토콜에 따르는, 무선 광역 통신은 WWAN 유닛(1156)을 통해 발생할 수 있고, 이 유닛은 가입자 식별 모듈(subscriber identity module, SIM)(1157)에 연결될 수 있다. 또한, 위치 정보의 수신과 사용을 가능하게 하기 위하여, GPS 모듈(1155)이 또한 제공될 수 있다. 도 11에 도시된 실시예에서, WWAN 유닛(1156) 및 카메라 모듈(1154) 같은 통합된 캡쳐 디바이스는 USB 2.0이나 3.0 링크, 또는 UART나 I2C 프로토콜 같은 주어진 USB 프로토콜을 통해 통신할 수 있다는 것에 주목하라. 되풀이 하자면, 이러한 유닛들의 실제적인 물리적 연결은 마더보드 상에 구성된 NGFF 커넥터에 GFF 애드-인 카드를 적응시킴으로써 이루어질 수 있다.
특정 실시예에서, 무선 기능성은 예를 들면, 윈도우8 CS를 지원하는 WiFiTM 802.11ac 솔루션(예를 들면, IEEE 802.11abgn과 하위 호환성을 갖는(backward compatible) 애드-인 카드)과 함께 모듈식으로 제공될 수 있다. 이러한 카드는 내부 슬롯(예를 들면, NGFF 어댑터를 통해)에 구성될 수 있다. 추가적인 모듈은 블루투스 기능(예를 들면, 하위 호환성을 갖는 블루투스 4.0)과 인텔 무선 디스플레이 기능성으로 구비될 수 있다. 또한 NFC 지원은 별도의 디바이스나 멀티-기능 디바이스를 통해 제공될 수 있으며, 쉬운 접근을 위해, 예를 들면, 섀시의 전방 우측 부분에 배치될 수 있다. 이외에도 추가적인 모듈은 3G/4G/LTE 및 GPS에 대한 지원을 제공할 수 있는 WWAN 디바이스일 수 있다. 이와 같은 모듈은 내부(예를 들면, NGFF) 슬롯에 구현될 수 있다. 통합된 안테나 지원이 WiFiTM, 블루투스, WWAN, NFC 및 GPS에 대해 구비되어, WiFiTM에서 WWAN 라디오, 무선 기가비트 사양(2010년 7월)에 부합하는 무선 기가비트(WiGig)로, 또한 그 역으로, 중단없는 전이를 가능하게 해줄 수 있다.
위에 설명된 것처럼, 통합된 카메라는 커버에 병합될 수 있다. 일 실시예에서, 이러한 카메라는 고해상도 카메라, 예를 들면, 적어도 2.0 메가픽셀(MP)의 해상도를 갖고 6.0 MP 이상으로 확장되는 카메라일 수 있다.
오디오 입력과 출력을 제공하기 위하여, 오디오 프로세서는 디지털 신호 프로세서(DSP)를 통해 구현되어, 고품질 오디오(HDA) 링크를 통해 프로세서(1110)에 연결될 수 있다. 유사하게, DSP(1160)는 통합된 코더/디코더(CODEC) 및 섀시 내에 구현될 출력 스피커(1163)에 연결되는 증폭기(1162)와 통신할 수 있다. 유사하게, 증폭기와 코덱(1162)은 오디오 입력을 마이크로폰(1165)으로부터 수신하도록 연결지어질 수 있는데, 일 실시예에서, 마이크로폰은 듀얼 어레이 마이크로폰(디지털 마이크로폰 어레이 같은)을 통해 구현되어 고품질 오디오 입력을 제공함으로써 시스템 내의 다양한 동작에 대한 음성-기동의(voice-activated) 제어를 가능하게 할 수 있다. 또한 오디오 출력은 증폭기/CODEC(1162)로부터 헤드폰 잭(1164)으로 제공될 수 있다는 것을 주목하라. 비록, 도 11의 실시예에서 이러한 특정 컴포넌트들과 함께 설명되었지만, 본 발명의 영역은 이와 관련되어 제한되지 않는 다는 것이 이해되어야 한다.
특정 실시예에서, 디지털 오디오 코덱과 증폭기는 스테레오 헤드폰 잭, 스테레오 마이크로폰 잭, 내부 마이크로폰 어레이 및 스테레오 스피커를 구동할 수 있다. 다른 구현예에서, 코덱은 오디오 DSP로 통합되거나 HD 오디오 경로를 통해 주변장치 컨트롤러 허브(PCH)로 연결될 수 있다. 어떤 실시예에서는, 통합된 스테레오 스피커에 추가하여, 하나 이상의 베이스 스피커가 제공될 수 있으며, 스피커 솔루션은 DTS 오디오를 지원할 수 있다.
어떤 실시예에서는, 프로세서(1110)는 외부 전압 조정기(VR) 및, 풀통합 전압 조정기(fully integrated voltage regulators, FIVRs)로 지칭되는, 프로세서 다이(die) 내부에 통합된 복수의 내부 전압 조정기에 의해 전력이 제공될 수 있다. 프로세서에서 복수의 FIVR의 사용은 컴포넌트를 별개의 전력 계획(power plane)에 따라 그룹핑하도록 함으로써, 전력이 FIVR에 의해 조정되고 그룹 내의 컴포넌트에게만 공급되도록 할 수 있다. 전력 관리 동안, 프로세서가 특정 저전력 상태에 들어갈 때, 한 FIVR의 주어진 전력이 다운되거나 차단되는 한편, 다른 FIVR의 다른 파워 계획이 활성화 상태로 남거나, 풀 가동될 수 있다.
일 실시예에서, 유지(sustain) 전력 계획이 어떤 깊은 수면(deep sleep) 상태 동안 사용되어 수 개의 I/O 신호, 즉 프로세서와 PCH 간의 인터페이스, 외부 VR과의 인터페이스 및 EC(1135)와의 인터페이스에 대해 I/O 핀 상에 동력을 제공한다. 유지 전력 계획은 또한 온-다이(on-die) 전압 조정기에 동력을 주는데, 이는 온-보드(on-board) SRAM 또는 수면 상태 동안 프로세서 컨텍스트가 저장되는 다른 캐시 메모리를 지원한다. 유지 전력 계획은 또한 여러 가지 웨이크업 소스 신호를 모니터링하고 프로세싱하는 프로세서의 웨이크업(wakeup) 로직에 동력을 주도록 사용된다.
전력 관리 동안, 프로세서가 특정한 깊은 수면 상태에 진입할 때, 다른 전력 계획은 전력이 다운되거나 차단되지만, 유지 전력 계획은 상기-참조된 컴포넌트를 지원하도록 파워 온 상태를 유지한다. 그러나, 이것은 그러한 컴포넌트들이 필요치 않을 때, 불필요한 전력 소모나 소멸로 이끌게 된다. 이를 위하여, 실시예들은 전용 전력 계획을 이용하여 프로세서 컨텍스트를 유지하는 연결 대기(connected standby) 수면상태를 제공할 수 있다. 일 실시예에서, 연결 대기 수면상태는 프로세서와 같이 패키지안에 존재하는 PCH의 자원을 활용하여 프로세서 웨이크업을 가능하게 한다. 일 실시예에서 연결 대기 수면 상태는 PCH 내의 프로세서 아키텍처적 기능을 프로세서 웨이크업까지 유지하게 하는데, 이는 모든 클록의 동력 차단을 포함하여, 이전에는 깊은 수면 상태 동안에 동력이 제공된 상태로 남아있던 모든 불필요한 프로세서 컴포넌트의 동력차단을 가능하게 해준다. 일 실시예에서, PCH는 타임 스탬프 카운터(TSC)와 연결 대기 상태 동안 시스템을 제어하는 연결 대기 로직을 포함한다. 유지 전력 계획을 위해 통합 전압 조정기 역시 PCH에 상주할 수 있다.
일 실시예에서, 연결 대기 상태 동안, 통합 전압 조정기는 전용 캐시 메모리를 지원하기 위하여 가동 상태로 남아 있는 전용(dedicated) 전력 계획으로서 기능 할 수 있는데, 이 전용 캐시 메모리내에, 프로세서가 깊은 수면 상태와 연결 대기 상태에 진입할 때, 프로세서 상황이 임계(critical) 상태 변수로 저장된다. 이러한 임계 상태는 아키텍처적, 마이크로-아키텍처적, 디버그 상태와 연관된 상태 변수, 및/또는 프로세서와 연관된 유사한 상태 변수를 포함할 수 있다.
EC(1135)로부터의 웨이크업 소스 신호들은 연결 대기 상태 동안 프로세서 대신 PCH로 보내짐으로써 PCH가 프로세서 대신 웨이크업 프로세싱을 처리할 수 있도록 할 수 있다. 또한, TSC는 프로세서 아키텍처적 기능을 지속하도록 PCH 내에 유지될 수 있다. 도 11의 실시예는 이러한 특정 컴포넌트들로 도시되었지만, 본 발명의 범위가 이로 인하여 제한되지 않는다는 것이 이해되어야 한다.
프로세서 내의 전력 제어는 강화된 전력 절약을 이끌 수 있다. 예를 들면, 전력은 코어들 간에 동적으로 할당되고, 각 코어는 주파수/전압을 변경할 수 있고, 복수의 깊은 저전력 상태가 제공되어 매우 낮은 전력 소모를 가능하게 할 수 있다. 또한, 코어 또는 독립 코어 부분의 동적 제어가 구비되어, 사용되지 않을 때 컴포넌트들의 전력을 차단함으로써 전력 소모를 감소시킬 수 있다.
어떤 구현은 특정 전력 관리 IC(PMIC)를 제공하여 플랫폼 전력을 제어할 수 있다. 이러한 솔루션을 사용하면, 시스템은, 특정 대기 상태, 예를 들면 Win8 연결 대기 상태에 있을 때, 확장된 지속기간(예를 들면, 16시간)을 넘어 매우 낮은(예를 들면, 5% 미만의) 배터리 품질 저하를 이룰 수 있다. Win8 아이들(idle) 상태에서, 예를 들면 9 시간을 초과하는, 배터리 수명이 실현될 수 있다(예를 들면, 150 니트에서). 비디오 재생과 관련하여, 긴 배터리 수명이 실현될 수 있는데, 예를 들면, 풀 HD 비디오 재생은 최소 6시간 동안 수행될 수 있다. 일 실시예에서 플랫폼은 예를 들면, Win8 CS에 대해 SSD를 사용하여 35 와트 시간(Whr), 그리고 Win8 CS에 대해 RST 캐시 구성을 갖는 HHD를 사용하여 40-44 Whr의, 에너지 용량을 가질 수 있다.
어떤 구현은, 대략 최대 25W TDP 설계 포인트의 컨피규어러블(configurabel) CPU TDP에 의해, 15W 공칭(nominal) CPU 열 설계 전력(thermal design power, TDP)에 대한 지원을 제공한다. 플랫폼은 위에 설명한 열 특성 때문에 아주 작은 벤트(vent)를 포함할 수 있다. 또한, 플랫폼은 (어떤 뜨거운 공기도 사용자에게 날리지 않는) 필로-친화적(pillow-friendly)이다. 서로 다른 최고의 온도 포인트가 섀시 재료에 따라 구현될 수 있다. (적어도 플라스틱으로 된 덮개나 베이스 부분을 갖는) 플라스틱 섀시의 일 구현에서, 최고 동작 온도는 섭씨 52도(C)일 수 있다. 메탈 섀시의 구현에 대하여, 최고 동작 온도는 섭씨 46℃일 수 있다.
다른 구현에서, TPM 같은 보안 모듈은 프로세서에 통합되거나 TPM 2.0 디바이스와 같이 분리된 디바이스일 수 있다. 플랫폼 트러스트 기술(Platform Trust Technology, PTT)로 지칭되기도 하는, 통합 보안 모듈과 함께, 바이오스/방화벽이 특정 하드웨어 특징을 특정 보안 특징에 대해 노출하도록 인에이블될 수 있는데, 특정 보안 특징은 보안 명령들, 보안 부팅, 인텔 도난 방지 기술(Anti-Theft Technology), 인텔 식별 보호 기술(Identity Protection Technology), 인텔 트러스티드 실행 기술(Trusted Execution Technology, TXT), 그리고 보안 키보드와 디스플레이 같은 보안 사용자 인터페이스와 함께 인텔 메니저빌러티 엔진 기술(Manageability Engine Technology)을 포함한다.
도 12를 참조하면, 명령을 실행하는 실행 유닛을 포함하는 프로세서로 형성되고, 하나 이상의 인터커넥트가 본 발명의 일 실시예에 따른 하나 이상의 특성을 구현하는 예시적 컴퓨터 시스템의 블록도가 도시된다. 시스템(1200)은 컴포넌트, 예를 들면, 본원에 기술된 실시예에서와 같이, 본 발명에 따른, 프로세스 데이터를 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 채택하는 프로세서(1202)를 포함한다. 시스템(1200)은 캘리포니아 산타클라라에 위치한 인텔사로부터 구할 수 있는 펜티엄3(PENTIUM IIITM), 펜티엄4(PENTIUM4TM), 제온(XeonTM), 아이타니엄(Itanium), XScaleTM 및/또는 StrongARMTM 마이크로 프로세서들에 기초한 프로세싱 시스템을 보여주는데, 그러나 다른 시스템들(다른 마이크로프로세서, 엔지니어링 워크스테이션, 셋톱 박스 등을 갖는 PC들을 포함하는)도 사용될 수 있다. 일 실시예에서, 샘플 시스템(1200)은 워싱턴 레드몬드의 마이크로소프트사의 윈도우즈(WINDOWSTM) 운영 체제의 버전을 실행하지만, 다른 운영체제(예를 들면 유닉스 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 사용자 인터페이스가 사용될 수 있다. 따라서, 본 발명의 실시예는 하드웨어 회로(circuitry)와 소프트웨어의 어떠한 특정 조합에도 한정되지 않는다.
실시예는 컴퓨터 시스템에 한정되지 않는다. 본 발명의 다른 실시예가 핸드헬드(handheld) 디바이스와 임베디드 애플리케이션 같은 다른 디바이스에서 사용될 수 있다. 핸드헬드 디바이스의 몇몇 예는 셀룰러폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말기(personal digital assistant, PDAs), 그리고 핸드헬드 PC를 포함한다. 임베디드 애플리케이션은 마이크로 컨트롤러, 디지털 신호 프로세서(DSP), 시스템온칩(system on a chip), 네트워크 컴퓨터(NetPC), 셋톱박스, 네트워크 허브, 광역 네트워크(WAN) 스위치, 또는 적어도 하나의 실시예에 따른 하나 이상의 명령을 실행할 수 있는 다른 어떤 시스템을 포함할 수 있다.
예시된 본 실시예에서, 프로세서(1202)는 적어도 하나의 명령을 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(1208)을 포함한다. 일 실시예는 싱글 프로세서 데스크탑이나 서버 시스템의 맥락에서 설명될 수도 있지만, 그러나 다른 실시예들은 멀티프로세서 시스템 내에 포함될 수 있다. 시스템(1200)은 '허브(heb)' 시스템 아키텍처의 예이다. 컴퓨터 시스템(1200)은 데이터 신호를 처리하는 프로세서(1202)를 포함한다. 하나의 예시적인 예로서, 프로세서(1202)는, 예를 들면, 복합 명령 세트 컴퓨터(CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령 워드(VLIW) 마이크로프로세서, 명령 세트의 조합을 구현하는 프로세서, 또, 디지털 신호 프로세서 같은 여느 다른 프로세서를 포함한다. 프로세서(1202)는 프로세서(1202)와 시스템(1200) 내의 다른 컴포넌트 간의 데이터 신호를 전송하는 프로세서 버스(1210)에 연결된다. 시스템(1200)의 구성요소(예를 들면, 그래픽 가속기(1212), 메모리 컨트롤러 허브(1216), 메모리(1220), I/O 컨트롤러 허브(1224), 무선 트랜시버(1226), 플래시 바이오스(1228), 네트워크 컨트롤러(1244), 오디오 컨트롤러(1236), 직렬 확장 포트(1238), I/O 컨트롤러(1240) 등)는 본 기술에서 통상의 지식을 가진 자들에게 잘 알려진 종래의 기능을 수행한다.
일 실시예에서, 프로세서(1202)는 레벨1(L1) 내부 캐시 메모리(1204)를 포함한다. 아키텍처에 따라, 프로세서(1202)는 싱글 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특정 구현과 요구에 따라 내부 및 외부 캐시의 조합을 포함한다. 레지스터 파일(1206)은 정수 레지스터, 부동 소수점(floating point) 레지스터, 벡터 레지스터, 뱅크드(banked) 레지스터, 쉐도우(shadow) 레지스터, 체크포인트 레지스터, 상태 레지스터 및 명령 포인터 레지스터를 포함하는 다양한 레지스터 내에 서로 다른 유형의 데이터를 저장한다.
실행 유닛(1208)은, 정수와 부동 소수점 동작을 수행하는 로직을 포함하며, 또한 프로세서(1202)에 상주한다. 프로세서(1202)는, 일 실시예에서, 실행될 때, 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함하며, 이 프로세서는 특정 매크로명령에 대한 알고리즘을 수행하거나 복잡한 시나리오를 처리하게 된다. 여기서, 마이크로코드는 프로세서(1202)에 대한 로직 버그/픽스(bugs/fixes)를 처리하도록 잠재적으로 갱신가능하다. 일 실시예에서, 실행 유닛(1208)은 패킹된 명령 세트(1209)를 처리하는 로직을 포함한다. 패킹된 명령 세트(1209)를 범용 프로세서(1202)의 명령 세트 내에 포함시킴으로써, 명령을 실행하는 연관된 회로와 더불어, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산들은 범용 프로세서(1202) 내 패킹된 데이터를 사용하여 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션이 패킹된 데이터상의 연산을 수행하는 프로세서의 데이터 버스의 전폭(full width)을 사용함으로써 좀 더 효율적으로 가속되고 실행될 수 있다. 이것은 잠재적으로 하나 이상의 연산, 한번에 하나의 데이터 요소를 수행하기 위하여 프로세서의 데이터 버스를 가로질러서 더 작은 데이터 유닛을 전송할 필요를 제거한다.
실행 유닛(1208)의 다른 실시예들이 마이크로 컨트롤러, 임베디드 프로세서, 그래픽 디바이스, DSPs, 그리고 다른 유형의 논리 회로 내에 사용될 수 있다. 시스템(1200)은 메모리(1220)를 포함한다. 메모리(1220)는 다이나믹 랜덤 액세스 메모리(DRAM) 디바이스, 스태틱 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스, 또는 다른 메모리 디바이스를 포함한다. 메모리(1220)는 프로세서(1202)에 의해 실행될 데이터 신호로 표현되는 명령 및/또는 데이터를 저장한다.
앞서 언급한 발명의 어떠한 특징이나 양상이 도 12에 도시된 하나 이상의 인터커넥트 상에서 활용될 수 있다는 것이 인지되어야 한다. 예를 들면, 도시되지 않은, 프로세서(1202)의 내부 유닛을 연결하기 위한 온-다이(on-die) 인터커넥트(ODI)는 위에 설명된 발명의 하나 이상의 양상을 구현한다. 또는, 본 발명은 프로세서 버스(1210)(예를 들면, 인텔 퀵 패스 인터커넥트(QPI) 또는 다른 알려진 고성능 컴퓨팅 인터커넥트), 메모리(1220)로의 고대역폭 메모리 경로(1218), 그래픽 가속기(1212)로의 포인트-투-포인트 링크(예를 들면, 주변장치 컴포넌트 인터커넥트 익스프레스(PCIe) 호환 패브릭), 컨트롤러 허브 인터커넥트(1222), I/O 또는 다른 예시된 컴포넌트를 연결하는 다른 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 이와 같은 컴포넌트에 대한 어떤 예는 오디오 컨트롤러(1236), 펌웨어 허브(플래시 바이오스)(1228), 무선 트랜시버(1226), 데이터 스토리지(1224), 사용자 입력과 키보드 인터페이스(1242)를 포함하는 레거시 I/O 컨트롤러(1210), 유니버셜 직렬 포트(USB) 같은 직렬 확장 포트(1238) 및 네트워크 컨트롤러(1234)를 포함한다. 데이터 스토리지 디바이스(1224)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스 또는 다른 대용량 스토리지 디바이스를 포함할 수 있다.
이제, 도 13을 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(1300)의 블록도를 보여준다. 도 13에 도시된 것처럼, 멀티프로세서 시스템(1300)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(1350)를 통해 연결되는 제1 프로세서(1370)와 제2 프로세서(1380)를 포함한다. 각 프로세서(1370, 1380)는 프로세서의 어떤 버전일 수 있다. 일 실시예에서, (1352 및 1354)는, 인텔의 퀵 패스 인터커넥트(QPI) 아키텍처 같은, 직렬의, 포인트-투-포인트 코히렌트(coherent) 인터커넥트 패브릭의 부분이다. 결과적으로, 본 발명은 QPI 아키텍처 내에 구현될 수 있다.
두 개의 프로세서(1370, 1380)만 도시되었지만, 본 발명의 범주는 그와 같이 제한되지 않는다. 다른 실시예에서, 하나 이상의 추가적인 프로세서가 특정 프로세서로 제공될 수 있다.
프로세서(1370, 1380)는 각각 통합된 메모리 컨트롤러 유닛(1372, 1382)을 포함하는 것으로 도시된다. 프로세서(1370)는 또한 버스 컨트롤러 유닛의 부분으로서 포인트-투-포인트(P-P) 인터페이스(1376 및 1378)를 포함하며; 유사하게, 제2 프로세서(1380)는 P-P 인터페이스(1386 및 1388)를 포함한다. 프로세서(1370, 1380)는 P-P 인터페이스 회로(1378 및 1388)를 사용하여 포인트-투-포인트(P-P) 인터페이스(1350)를 통해 정보를 교환할 수 있다. 도 13에 도시된 것처럼, IMCs(1372, 1382)는 프로세서를 각각 메모리, 즉 메모리(1332) 및 메모리(1334)에 연결하는데, 이는 각 프로세서 근처에 부착된 메인 메모리의 부분일 수 있다.
각 프로세서(1370, 1380)는 칩셋(1390)과 각 P-P 인터페이스(1352, 1354)를 통해 포인트-투-포인트 인터페이스 회로(1376, 1394, 1386, 1398)를 사용하여 정보를 교환한다. 칩셋(1390)은 또한 고성능 그래픽 회로(1338)와 인터페이스 회로(1392)를 통해 고성능 그래픽 인터페이스(1339)를 따라 정보를 교환한다.
공유 캐시(도시되지 않음)가 두 프로세서의 내부 또는 외부에 포함될 수 있는데; P-P 인터커넥트를 통해 프로세서와 연결됨으로써, 만일 한 프로세서가 저전력 모드로 들어가면, 각 또는 두 프로세서의 지역 캐시 정보가 공유 캐시에 저장될 수 있다.
칩셋(1390)은 인터페이스(1396)를 통해 제1 버스(1316)로 연결될 수 있다. 일 실시예에서, 제1 버스(1316)는 주변장치 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스 버스 같은 버스 또는 다른 제3 세대 I/O 인터커넥트 버스일 수 있지만, 그러나 본 발명의 범주는 그와 같이 제한되지 않는다.
도 13에 도시된 것처럼, 여러 가지 I/O 디바이스(1314)가, 제1 버스(1316)를 제2 버스(1320)에 연결하는 버스 브리지(1318)와 함께, 제1 버스(1316)에 연결된다. 일 실시예에서, 제2 버스(1320)는 낮은 핀 카운트(LPC) 버스를 포함한다. 여러 가지 디바이스가 제2 버스(1320)에 연결되는데, 예를 들면, 키보드 및/또는 마우스(1322), 통신 디바이스(1327), 그리고 디스크 드라이브나 다른 대용량 스토리지 디바이스와 같은, 일 실시예에서, 종종 명령/코드 및 데이터(1330)를 포함하는, 스토리지 유닛(1328)을 포함한다. 더욱이, 오디오 I/O(1324)는 제2 버스(1320)에 연결되어 있다. 포함되는 컴포넌트 및 인터커넥트 아키텍처가 바뀌는 다른 아키텍처가 가능하다는 것이 주지되어야 한다. 예를 들면, 도 13의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스(a multi-drop bus)나 다른 그와 같은 아키텍처를 구현할 수 있다.
본 명세서에서 "하나의 실시예" 또는 "일 실시예"라고 언급하는 것은 해당 실시예와 연관된 특정 특징, 구조, 또는 특성이 적어도 본 발명의 하나의 실시예에 포함된다는 것을 의미한다. 본 명세서의 여러 곳에서 어구 "일 실시예에서"의 등장은 모두 반드시 동일한 실시예를 참조하는 것은 아니다.
본 발명은 몇몇 실시예의 맥락에서 설명되었지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자는 본 발명이 설명된 실시예들로 한정되지 않고, 다만 첨부되는 청구항의 정신과 영역 내에서 변경과 수정을 가하여 실시될 수 있다는 것을 인정할 것이다. 본 상세한 설명은 따라서 한정이 아닌 설명을 위한 것으로 간주되어야 한다.

Claims (25)

  1. 트레이닝 기간에 걸쳐 총 등화값(a total equalization value)을 결정하는 단계와,
    사전선택된 트레이닝 기간에 걸쳐 총 균형 등화값(a total balance equalization value)을 결정하는 단계와,
    상기 총 등화값과 상기 총 균형 등화값에 기초하여 송신기 등화 계수를 결정하는 단계와,
    상기 송신기 등화 계수를 이용하여 직렬 링크(a serial link)를 통해 데이터를 전송하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    사전선택된 트레이닝 기간에 걸쳐 총 등화값을 결정하는 단계는,
    상기 트레이닝 기간 내의 각 인터벌에 대하여, 상기 인터벌에 대한 총 등화 검출값을 결정하는 단계와,
    상기 사전선택된 트레이닝 기간에 걸쳐 상기 총 등화값을 결정하도록 복수의 인터벌에 대하여 상기 총 등화값을 합산하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    복수-비트 패턴 내의 중심 비트(a center bit)가 참조 전압값을 초과한다면, 상기 인터벌에 대한 상기 총 등화 검출값은 양의 값(a positive value)인
    방법.
  4. 제 2 항에 있어서,
    복수-비트 패턴 내의 중심 비트가 참조 전압값 미만이라면, 상기 인터벌에 대한 상기 총 등화 검출값은 음의 값(a negative value)인
    방법.
  5. 제 1 항에 있어서,
    전송 계수들은 총 등화 및 균형 등화를 검출함으로써 그리고
    Figure pat00002

    를 결정함으로써 결정되는
    방법.
  6. 제 1 항에 있어서,
    사전선택된 트레이닝 기간에 걸쳐 균형 등화값을 결정하는 단계는,
    상기 트레이닝 기간 내의 각 인터벌에 대하여 상기 인터벌에 대한 균형 등화 검출값을 결정하는 단계와,
    상기 사전선택된 트레이닝 기간에 걸쳐 상기 균형 등화값을 결정하도록 복수의 인터벌에 대하여 상기 균형 등화값을 합산하는 단계를 포함하는
    방법.
  7. 제 6 항에 있어서,
    복수-비트 패턴 내의 2개의 중심 비트 중 제 1 중심 비트가 참조 전압값을 초과하고 상기 2개의 중심 비트 중 제 2 중심 비트가 상기 참조 전압값 미만이라면, 상기 인터벌에 대한 상기 균형 등화 검출값은 양의 값인
    방법.
  8. 제 6 항에 있어서,
    복수-비트 패턴 내의 2개의 중심 비트 중 제 1 중심 비트가 참조 전압값 미만이고 상기 2개의 중심 비트 중 제 2 중심 비트가 상기 참조 전압값을 초과한다면, 상기 인터벌에 대한 상기 균형 등화 검출값은 음의 값인
    방법.
  9. 제 1 항에 있어서,
    제 1 결정 피드백 등화기(decision feedback equalizer, DFE) 탭(tap)이 최대 용량의 제 1 사전선택 퍼센티지(a first preselected percentage)를 초과한다면, 연속 시간 선형 등화기(continuous time linear equalizer, CTLE) 피크값(peak value)을 증가시키고,
    제 2 DFE 탭이 상기 제 1 DFE 탭과 반대 방향의 크기를 갖고 그리고 상기 제 1 DFE 탭의 크기의 제 2 사전선택 퍼센티지를 초과한다면, 상기 CTLE 피크값을 감소시킴으로써,
    CTLE 피크값 변화를 결정하는 단계를 더 포함하는
    방법.
  10. 제 9 항에 있어서,
    상기 제 1 사전선택 퍼센티지 및 상기 제 2 사전선택 퍼센티지는 프로그램가능한
    방법.
  11. 제 1 항에 있어서,
    상기 직렬 링크는 주변장치 컴포넌트 인터커넥트(Peripheral Component Interconnect, PCI) 호환 링크를 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 PCI 호환 링크는 PCI 익스프레스(PCIe), 제 3 세대 또는 더 고차 세대 호환 링크를 포함하는
    방법.
  13. 링크 컨트롤 에이전트를 포함하며,
    상기 링크 컨트롤 에이전트는,
    트레이닝 기간에 걸쳐 총 등화값을 결정하고, 사전선택된 트레이닝 기간에 걸쳐 총 균형 등화값을 결정하고, 상기 총 등화값과 상기 총 균형 등화값에 기초하여 송신기 등화 계수를 결정하고, 상기 송신기 등화 계수를 이용하여 직렬 링크를 통해 데이터를 전송하는
    장치.
  14. 제 13 항에 있어서,
    사전선택된 트레이닝 기간에 걸쳐 총 등화값을 결정하는 것은,
    상기 트레이닝 기간 내의 각 인터벌에 대하여, 상기 인터벌에 대한 총 등화 검출값을 결정하는 것과,
    상기 사전선택된 트레이닝 기간에 걸쳐 상기 총 등화값을 결정하도록 복수의 인터벌에 대하여 상기 총 등화값을 합산하는 것을 포함하는
    장치.
  15. 제 14 항에 있어서,
    복수-비트 패턴 내의 중심 비트가 참조 전압값을 초과한다면, 상기 인터벌에 대한 상기 총 등화 검출 값은 양의 값인
    장치.
  16. 제 14 항에 있어서,
    복수-비트 패턴 내의 중심 비트가 참조 전압값 미만이라면, 상기 인터벌에 대한 상기 총 등화 검출 값은 음의 값인
    장치.
  17. 제 13 항에 있어서,
    전송 계수들은 총 등화 및 균형 등화를 검출함으로써 그리고
    Figure pat00003

    를 결정함으로써 결정되는
    장치.
  18. 제 13 항에 있어서,
    사전선택된 트레이닝 기간에 걸쳐 균형 등화값을 결정하는 것은
    상기 트레이닝 기간 내의 각 인터벌 마다, 상기 인터벌에 대한 균형 등화 검출값을 결정하는 것과,
    상기 사전선택된 트레이닝 기간에 걸쳐 상기 균형 등화값을 결정하도록 복수의 인터벌에 대하여 상기 균형 등화값을 합산하는 것을 포함하는
    장치.
  19. 제 18 항에 있어서,
    복수-비트 패턴 내의 2개의 중심 비트 중 제 1 중심 비트가 참조 전압값을 초과하고 상기 2개의 중심 비트 중 제 2 중심 비트가 상기 참조 전압값 미만이라면, 상기 인터벌에 대한 상기 균형 등화 검출값은 양의 값인
    장치.
  20. 제 18 항에 있어서,
    복수-비트 패턴 내의 2개의 중심 비트 중 제 1 중심 비트가 참조 전압값 미만이고 상기 2개의 중심 비트 중 제 2 중심 비트가 상기 참조 전압값을 초과한다면, 상기 인터벌에 대한 상기 균형 등화 검출값은 음의 값인
    장치.
  21. 제 13 항에 있어서,
    상기 링크 컨트롤 에이전트는 또한,
    제 1 결정 피드백 등화기(DFE) 탭(tap)이 최대 용량의 제 1 사전선택 퍼센티지를 초과한다면, 연속 시간 선형 등화기(CTLE) 피크값을 증가시키고,
    제 2 DFE 탭이 상기 제 1 DFE 탭과 반대 방향의 크기를 갖고 그리고 상기 제 1 DFE 탭의 크기의 제 2 사전선택 퍼센티지를 초과한다면, 상기 CTLE 피크값을 감소시킴으로써,
    CTLE 피크값 변화를 결정하는
    장치.
  22. 제 21 항에 있어서,
    상기 제 1 사전선택 퍼센티지는 50%이고 상기 제 2 사전선택 퍼센티지는 50%인
    장치.
  23. 제 13 항에 있어서,
    상기 직렬 링크는 주변장치 컴포넌트 인터커넥트(PCI) 호환 링크를 포함하는
    장치.
  24. 제 23 항에 있어서,
    상기 PCI 호환 링크는 PCI 익스프레스(PCIe), 제 3 세대 또는 더 고차 세대 호환 링크를 포함하는
    장치.
  25. 제 13 항에 있어서,
    상기 트레이닝 기간은 사전선택된 트레이닝 기간인
    장치.
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