CN103828028A - 等离子体蚀刻方法 - Google Patents

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Abstract

本发明的解决课题在于提供一种可于宽能隙半导体基板形成锥形的凹部的等离子体蚀刻方法。解决手段如下：在宽能隙半导体基板K的表面，形成蚀刻速度大于该宽能隙半导体基板K的高速蚀刻膜E，并于其上形成具有开口部的屏蔽M。然后，将形成有高速蚀刻膜E及屏蔽M的宽能隙半导体基板K载置于基台上，并将该宽能隙半导体基板K加热至200℃以上，之后，将供给至处理腔室内的蚀刻气体等离子体化并且对基台供给偏压电位，由此蚀刻宽能隙半导体基板K。

Description

等离子体蚀刻方法
技术领域
本发明关于一种对宽能隙半导体基板进行等离子体蚀刻的等离子体蚀刻方法，特别是关于一种在宽能隙半导体基板上形成锥形的槽或孔的等离子体蚀刻方法。
背景技术
近年来，作为半导体的材料，宽能隙半导体基板受到关注。该宽能隙半导体基板与先前以来广泛使用的硅基板或砷化镓（GaAs）基板等相比，具有结晶的晶格常数较小且带隙较大的特征，且具有优异的物性，因而有望应用于硅基板或GaAs基板无法覆盖的领域。作为宽能隙半导体基板，通常包含有属于周期表第2周期的碳（C）或氮（N）、氧（O）等元素的化合物，例如碳化硅（SiC）和氧化锌（ZnO），或者如氮化镓（GaN）、氮化铝（AlN）、氮化硼（BN）、磷化硼（BP）等所谓的Ⅲ-V族化合物等。
然而，如上所述，用作宽能隙半导体基板的碳化硅等具有以下缺点：与硅等相比结晶的晶格常数较小，即各原子间牢固地键结，故难以切断原子间的键，且与硅基板等相比难以进行蚀刻加工。因此，本案申请人等提出有日本专利特开2011-096700号公报中揭示的等离子体蚀刻方法作为对此种宽能隙半导体基板进行等离子体蚀刻的方法。
该等离子体蚀刻方法是将一种宽能隙半导体基板-碳化硅基板的表面形成的二氧化硅（SiO2）膜作为蚀刻对象，将He气体等惰性气体供给至处理腔室内进行等离子体化而生成来自惰性气体的离子等，并且对载置有碳化硅基板的基台供给偏压电位，使所生成的离子入射至碳化硅基板，以将该碳化硅基板加热至200℃～400℃的温度范围内的特定蚀刻处理温度。其次，将SF6等蚀刻气体供给至处理腔室内进行等离子体化而生成离子或反应种等，并且对基台供给偏压电位，在将碳化硅基板的温度维持于上述蚀刻处理温度的状态下，通过利用所生成的离子的溅镀或与自由基的化学反应而对该碳化硅基板进行蚀刻。
根据该等离子体蚀刻方法，将载置于基台的碳化硅基板加热至特定蚀刻处理温度，从而可供给切断构成碳化硅基板的硅（Si）或碳（C）间的键所需的一部分能量，从而容易切断原子间的键，故容易进行蚀刻加工，又，亦可实现高精度的蚀刻加工。
先前技术文献
专利文献
专利文献1：日本专利特开2011-096700号公报
发明内容
发明所欲解决的问题
然而，在通过蚀刻而形成于半导体基板上的构造即槽或孔等（以下称为「凹部」）中，例如于后续步骤中填充金属而形成电路，此时，凹部的形状为难以较密地填充金属的形状，例如弯弓形状的情形时，因凹部的内部未较密地填充金属，故电路产生缺陷，从而产生导通不良等问题。因此，凹部的形状较佳为容易较密地填充金属的形状，例如锥形状。
然而，在通过上述先前的等离子体蚀刻方法而对碳化硅基板实施蚀刻处理时，凹部的形状为弯弓形状，无法形成锥形的凹部。可认为是由以下原因所引起。
在通过上述先前的等离子体蚀刻方法对碳化硅基板实施蚀刻处理时，如上所述，因容易切断各原子间的键，故容易利用与自由基等反应种的化学反应的各向同性蚀刻，但由于碳化硅基板的屏蔽正下部，碳化硅基板与反应种的接触稀薄，故该各向同性蚀刻不怎么进行。又，屏蔽正下部的附近难以通过上述离子而溅镀，相对于此，其以外的部分（特别是凹部侧壁的中央部分）容易利用离子的溅镀而蚀刻，故上述正下部附近与其以外的部分相比，蚀刻的进度较慢。因此，可认为形成于碳化硅基板的凹部的形状为上述所谓的弯弓形状。
本发明根据以上实际情况而完成，其目的在于提供一种可容易且高精度地进行蚀刻加工，并且可在宽能隙半导体基板上形成锥形的凹部的等离子体蚀刻方法，且可使凹部的锥角度为所需的角度的等离子体蚀刻方法。
解决问题的技术手段
用以达成上述目的的本发明是一种等离子体蚀刻方法，其特征在于：
其使用等离子体化的反应性蚀刻气体，对载置于处理腔室内的基台上的宽能隙半导体基板进行等离子体蚀刻的方法；且进行以下步骤：
成膜步骤，利用所述反应性蚀刻气体等离子体化生成的反应种，而将包含以快于所述宽能隙半导体基板的构成成分的速度蚀刻的成分的高速蚀刻膜形成于所述宽能隙半导体基板的表面；
屏蔽形成步骤，在形成于所述宽能隙半导体基板的表面的高速蚀刻膜上，形成具有开口部的屏蔽；及
蚀刻步骤，将所述宽能隙半导体基板载置于所述处理腔室内的基台上，并将该宽能隙半导体基板加热至200℃以上，将所述反应性蚀刻气体供给至所述处理腔室内进行等离子体化，并且对载置有所述宽能隙半导体基板的基台施加偏压电位，利用所述等离子体化的反应性蚀刻气体，而通过所述开口部蚀刻所述高速蚀刻膜及所述宽能隙半导体基板。
根据本发明，首先，在对宽能隙半导体基板进行等离子体蚀刻时，在该宽能隙半导体基板的表面，通过与反应种的化学反应而形成包含以快于宽能隙半导体基板的构成成分的速度蚀刻的成分的高速蚀刻膜。再者，反应性蚀刻气体可以为氟系气体或氯系气体。
其次，在形成于宽能隙半导体基板的表面的高速蚀刻膜上形成具有开口部的屏蔽。
然后，将形成有该高速蚀刻膜及屏蔽的宽能隙半导体基板载置于所述基台上并加热至200℃以上，将反应性蚀刻气体供给至处理腔室内进行等离子体化，并且对载置有宽能隙半导体基板的基台供给偏压电位，利用等离子体化的反应性蚀刻气体而蚀刻宽能隙半导体基板及高速蚀刻膜。再者，宽能隙半导体基板的加热温度较佳为200℃～1000℃。
以下，参照图1说明在宽能隙半导体基板上形成锥形的凹部的过程。再者，于图1中，宽能隙半导体基板附注符号为K，高速蚀刻膜附注符号为E，屏蔽附注符号为M。
首先，如图1（a）所示，高速蚀刻膜E的E1部位通过利用将反应性蚀刻气体等离子体化而生成的离子的溅镀或与反应种的化学反应而被蚀刻，并且高速蚀刻膜E的E2部位通过与反应种的化学反应而被蚀刻。藉此，宽能隙半导体基板K的K1部位露出，并且位于屏蔽下的K2部位亦露出。
其次，如图1（b）所示，通过蚀刻高速蚀刻膜E的E1部位而露出的宽能隙半导体基板K的K1部位被蚀刻。又，因高速蚀刻膜E的蚀刻速度快于宽能隙半导体基板K，故E2部位较作为宽能隙半导体基板K的侧壁的K3部位更快速地被蚀刻。藉此，宽能隙半导体基板K的K2部位进一步露出，所述反应种进入至该K2部位与屏蔽M之间，进行K2部位的各向同性蚀刻。
如图1（c）所示，其后亦同样地，进行宽能隙半导体基板K的K1部位的蚀刻。又，通过进行高速蚀刻膜E的E2部位的蚀刻，而由高速蚀刻膜E覆盖的宽能隙半导体基板K的K2部位逐渐露出，该K2部位亦逐渐地被各向同性蚀刻。
而且，与宽能隙半导体基板K的K2部位逐渐被蚀刻的同时，K1部位亦逐渐被蚀刻，最终，如图1（d）所示，形成锥形的凹部（蚀刻构造）。
如此，于本发明的等离子体蚀刻方法中，可通过在宽能隙半导体基板与屏蔽之间形成比宽能隙半导体基板容易被蚀刻且蚀刻速度较快的高速蚀刻膜，而使高速蚀刻膜被蚀刻，从而在宽能隙半导体基板与屏蔽之间产生间隙，通过使反应性蚀刻气体等离子体化而生成的反应种进入至该间隙，而蚀刻位于宽能隙半导体基板的屏蔽下的部位，以形成锥形的凹部。再者，本申请案中所谓的「锥形」，是指凹部中的开口部的宽度大于底面的宽度、且侧壁近似直线。又，于本申请案中，如图1（d）所示，将凹部底面与侧壁面所成的角度θ定义为「锥角度」。
再者，宽能隙半导体基板可以为碳化硅基板，但并不限定于此，例如亦可为氧化锌（ZnO）、或氮化镓（GaN）、氮化铝（AlN）、氮化硼（BN）、磷化硼（BP）等所谓的Ⅲ-V族化合物等。
又，所述反应性蚀刻气体在宽能隙半导体基板为碳化硅时较佳为氟系气体。再者，氟系气体可以为SF6气体或CF4气体等。
又，于宽能隙半导体基板为碳化硅且使用氟系气体蚀刻该宽能隙半导体基板时，高速蚀刻膜较佳为包含钛（Ti）、氮化钛（TiN）等钛系材料，或钨硅化物（WSi）、非晶硅（α-Si）、多晶硅（p-Si）、氮化硅（SixNy）等硅系材料中的至少一种，可设为选自这些材料的1层或多层膜。
于该情形时，因钛或氮化钛、钨硅化物、非晶硅、多晶硅、氮化硅的蚀刻速度各不相同，故可通过选择高速蚀刻膜的材料来改变宽能隙半导体基板（碳化硅基板）的蚀刻速度与高速蚀刻膜的蚀刻速度之比。藉此，可使形成于宽能隙半导体基板的凹部的形状发生变化。
再者，高速蚀刻膜并不限定于钛或氮化钛、钨硅化物、非晶硅、多晶硅、氮化硅，在宽能隙半导体基板包含氧化锌、或氮化镓、氮化铝、氮化硼、磷化硼等Ⅲ-V族化合物等时，或使用氯系气体作为反应性蚀刻气体时，只要以蚀刻速度快于宽能隙半导体基板的方式适当选择高速蚀刻膜的构成成分即可。
又，上述成膜步骤较佳为利用所谓蒸镀法。在该蒸镀法中，包含周知的化学气相沉积法（Chemical Vapor Deposition）或物理气相沉积法（Physical Vapor Deposition）。
而且，于本发明中，可根据应于上述蚀刻步骤形成的蚀刻构造侧壁面相对于底面的角度（锥角度）设定的成膜条件下成膜所述高速蚀刻膜。
根据本发明者等的见解，对于所述高速蚀刻膜，即便在其包含相同的材料时，亦会因其成膜条件、例如向处理腔室内供应的成膜用原料气体的供给流量、向处理腔室内供应的载气的供给流量、处理腔室内的压力、向电极施加的电力等各条件，而使所成膜的高速蚀刻膜的膜质不同，且利用所述反应种的蚀刻速度亦不同。因此，可通过调整该等成膜条件使例如高速蚀刻膜的结合状态发生变化，且可将其蚀刻容易度或蚀刻速度设为不同，相应地，可将所述凹部侧壁面的锥角度设为不同。
因此，可设定与应于上述蚀刻步骤形成的侧壁面的锥角度相对应的成膜条件，且可于成膜步骤中在此种成膜条件下成膜所述高速蚀刻膜，而使蚀刻步骤形成的侧壁面的锥角度为所需的角度。
再者，在调整成膜条件时，较佳为调整上述中的原料气体的供给流量、载气的供给流量、处理腔室内的压力、向电极施加的电力中的至少一个。
又，根据本发明者等的见解，在所述高速蚀刻膜包含非晶硅、多晶硅、钨硅化物、氮化硅中的至少一种时，该高速蚀刻膜具有透光性，可捕捉所述膜质的差异作为折射率的差异。
因此，可设定与通过上述蚀刻步骤而形成的侧壁面的锥角度相对应的膜质，换言之可设定如具有折射率的所述高速蚀刻膜的成膜条件，且可在成膜步骤中，在此种成膜条件下成膜所述高速蚀刻膜，而成膜具有所需的折射率的高速蚀刻膜，相应地，可通过蚀刻步骤形成侧壁面的锥角度为所需的角度。
又，于本发明者等的另一见解中，于上述蚀刻步骤形成的侧壁面的锥角度亦依赖于所述高速蚀刻膜的膜厚。即，高速蚀刻膜的膜厚越厚，通过蚀刻该高速蚀刻膜而形成的所述宽能隙半导体基板上表面与所述屏蔽之间的空间越宽，因此，所述反应种容易进入至该空间内，进一步进行宽能隙半导体基板的相同部位的各向同性蚀刻，侧壁面的锥角度变得更小。
因此，通过将所述高速蚀刻膜设为根据应于上述蚀刻步骤形成的侧壁面的锥角度而设定的膜厚，可将在蚀刻步骤形成的侧壁面的锥角度设为所需的角度。
发明的效果
根据本发明的等离子体蚀刻方法，不损害蚀刻加工的容易度，而可防止形成于宽能隙半导体基板的凹部的形状成为弯弓形状，并且可使其形状为锥形状。又，可将凹部侧壁面的锥角度形成为所需的角度。
附图说明
图1为用以说明于宽能隙半导体基板形成锥形的凹部的过程的宽能隙半导体基板的剖面图；
图2为表示用以实施本发明的一实施形态的等离子体蚀刻方法的蚀刻装置的概略构成的剖面图；
图3为利用本发明的一实施形态的等离子体蚀刻方法对形成有包含钛的高速蚀刻膜的碳化硅基板进行蚀刻时的剖面图；
图4为用以说明高速蚀刻膜的蚀刻速度与形成于碳化硅基板的锥形凹部的锥角度的关系的碳化硅基板的剖面图；
图5为用以说明碳化硅基板及高速蚀刻膜的蚀刻速度与形成于碳化硅基板的凹部的形状的关系的宽能隙半导体基板的剖面图；
图6为表示使成膜条件变化时的氮化硅膜的折射率与将相同的氮化硅膜作为高速蚀刻膜而蚀刻锥形状时的锥形侧壁角度的表；
图7为表示使膜厚在0～0.5μm之间变化成膜非晶硅（a-Si）膜，并将相同的非晶硅膜作为高速蚀刻膜而蚀刻锥形状时的锥形侧壁角度的表。
具体实施方式
（第1实施形态）
以下基于附图对本发明的具体实施形态进行说明。再者，于本实施形态中，举出通过蚀刻装置1对一种作为宽能隙半导体基板的碳化硅基板K进行等离子体蚀刻的情形作为一例进行说明。又，将该碳化硅基板K设为具有4H-SiC的结晶结构。
首先，参照图2对所述蚀刻装置1进行说明。该蚀刻装置1包括：处理腔室11，其具有封闭空间；基台15，其升降自如地配设于处理腔室11内且供载置所述碳化硅基板K；升降气缸18，其使该基台15升降；气体供给装置20，其将蚀刻气体及惰性气体供给至处理腔室11内；等离子体生成装置25，其将供给至处理腔室11内的蚀刻气体及惰性气体等离子体化；高频电源30，其对基台15供给高频电力；以及排气装置35，其减少处理腔室11内的压力。
所述处理腔室11包含具有相互连通的内部空间的上腔室12及下腔室13，且上腔室12的空间较下腔室13小。又，所述基台15包含载置碳化硅基板K的上构件16、及连接有升降气缸18的下构件17，且配置于下腔室13内。
所述气体供给装置20包括：蚀刻气体供给部21，其供给例如SF6气体、或SF6气体与O2气体的混合气体作为反应性蚀刻气体；惰性气体供给部22，其供给作为载气的惰性气体、例如He气体等；以及供给管23，其一端连接于上腔室12的上表面，另一端分支分别连接于所述蚀刻气体供给部21及惰性气体供给部22；且将蚀刻气体自蚀刻气体供给部21经由供给管23供给至处理腔室11内，将惰性气体自惰性气体供给部22经由供给管23供给至处理腔室11内。
所述等离子体生成装置25是生成所谓电感耦合等离子体（ICP，Inductive Coupling Plasma）的装置，且包含上下并排设置于上腔室12的外周部的多个环状的线圈26、及对该各线圈26供给高频电力的高频电源27，且通过高频电源27对线圈26供给高频电力从而将供给至上腔室12内的蚀刻气体及惰性气体等离子体化。又，所述高频电源30通过对所述基台15供给高频电力而对基台15与等离子体之间供给偏压电位，从而将通过蚀刻气体及惰性气体的等离子体化而生成的离子入射至载置于基台15上的碳化硅基板K。
所述排气装置35包含：真空泵36，其排出气体；及排气管37，其一端连接于所述真空泵36，另一端连接于下腔室13的侧面；且真空泵36经由该排气管37排出所述处理腔室11内的气体，从而将处理腔室11内部维持于特定压力。
其次，说明使用以上构成的蚀刻装置1对碳化硅基板K进行等离子体蚀刻的方法。
在使用所述蚀刻装置1对碳化硅基板K进行等离子体蚀刻之前，首先，使用图中未标示的适当装置对碳化硅基板K进行高速蚀刻膜形成处理及屏蔽形成处理。
首先，对碳化硅基板K进行高速蚀刻膜形成处理。通过该高速蚀刻膜形成处理在碳化硅基板K的表面，利用蒸镀法（化学气相沈积法（CVD，Chemical Vapor Deposition）或物理气相沉积法（PVD，Physical VaporDeposition））等形成蚀刻速度快于该碳化硅基板的高速蚀刻膜E。再者，作为高速蚀刻膜E，可列举钛或氮化钛等钛系材料作为一例，但并不限定于此，亦可为钨硅化物或非晶硅、多晶硅、氮化硅等的类的硅系材料，可设为选自以上材料的1层或多层膜。又，如下文所详述，选择高速蚀刻膜的材料而使碳化硅基板K与高速蚀刻膜E的蚀刻速度之比发生变化，以使形成于碳化硅基板K的凹部的形状变化。又，即便宽能隙半导体基板K为其它成分，例如氮化镓或氮化铝等，亦只要以蚀刻速度快于该基板的方式适当选择高速蚀刻膜E的构成成分即可。
其次，对于形成有高速蚀刻膜E的碳化硅基板K进行屏蔽形成处理。通过该屏蔽形成处理而在形成于碳化硅基板K的表面的高速蚀刻膜E上，例如使用上述蒸镀法等形成屏蔽M之后，在该屏蔽M形成具有开口部的特定屏蔽图案。再者，在本实施形态中，虽将屏蔽M设为包含镍（Ni），但并不限定于此，亦可包含例如其它金属屏蔽或二氧化硅。
其次，以以下方式对形成有高速蚀刻膜E及屏蔽M的碳化硅基板K进行等离子体蚀刻处理。
首先，将碳化硅基板K搬入至蚀刻装置1内并载置于基台15上，并将该碳化硅基板K的温度加热至200℃～1000℃的温度范围内的特定蚀刻温度。具体而言，将惰性气体自惰性气体供给部22供给至处理腔室11内，并且通过高频电源27、30对线圈26及基台15施加高频电力。然后，供给至处理腔室11内的惰性气体通过对线圈26施加高频电力而等离子体化，通过该等离子体化生成的离子再通过对基台15施加高频电力而产生的偏压电位入射并碰撞于载置于基台15上的碳化硅基板K。藉此，碳化硅基板K吸收碰撞的离子的能量从而温度上升，且大致以蚀刻处理温度达到平衡状态。再者，处理腔室11内的压力通过排气装置35维持于特定压力。
其次，若碳化硅基板K的温度以蚀刻处理温度达到平衡状态，则将所述屏蔽M作为屏蔽对碳化硅基板K进行蚀刻。具体而言，将反应性蚀刻气体自蚀刻气体供给部21供给至处理腔室11内，并且通过高频电源27、30对线圈26及基台15施加高频电力。然后，供给至处理腔室11内的蚀刻气体通过对线圈26施加高频电力而等离子体化，通过因该等离子体化而生成的离子或反应种蚀刻高速蚀刻膜E及碳化硅基板K，从而在碳化硅基板K形成锥形的凹部。再者，处理腔室11内的压力通过排气装置35维持于特定压力。
下面对在碳化硅基板K形成锥形的凹部的过程，参照图1并于下文进行详细叙述。
首先，如图1（a）所示，高速蚀刻膜E的E1部位通过利用将反应性蚀刻气体等离子体化而生成的离子的溅镀或与反应种的化学反应而被蚀刻，并且高速蚀刻膜E的E2部位通过与反应种的化学反应而被蚀刻。藉此，宽能隙半导体基板K的K1部位露出，并且位于屏蔽下的K2部位亦露出。
其次，如图1（b）所示，通过蚀刻高速蚀刻膜E的E1部位而露出的碳化硅基板K的K1部位再通过上述离子的溅镀或与反应种的化学反应而被蚀刻，并且高速蚀刻膜E的蚀刻速度快于碳化硅基板K，故E2部位较作为碳化硅基板的侧壁的K3部位更快速地被蚀刻。藉此，碳化硅基板K的K2部位进一步露出，所述反应种进入至该K2部位与屏蔽M之间，提供该反应种与碳化硅发生化学反应而进行K2部位的各向同性蚀刻。
如图1（c）所示，其后亦同样地，碳化硅基板K的K1部位于深度方向上进行蚀刻。又，通过沿着屏蔽M于水平方向上进行高速蚀刻膜E的E2部位的蚀刻，而由高速蚀刻膜E覆盖的碳化硅基板K的K2部位逐渐地露出，并且在该K2与屏蔽M之间产生间隙，反应种进入至该间隙并与K2部位接触，而该K2部位通过与反应种的化学反应而逐渐地被各向同性蚀刻。
然后，与碳化硅基板K的K2部位逐渐被蚀刻的同时，K1部位亦逐渐被蚀刻，最终，如图1（d）所示，形成锥形的凹部（蚀刻构造）。
附带而言，图3为使用SF6气体与O2气体的混合气体作为反应性蚀刻气体，将各者的供给流量分别设为200sccm、20sccm，将供给至线圈26的高频电力设为2000W，将供给至基台15的高频电力设为200W，将处理腔室11内的压力设为12Pa，并利用本实施形态中的等离子体蚀刻方法而实施蚀刻处理的碳化硅基板K的剖面图。该碳化硅基板K是在其表面形成膜厚0.1μm的钛膜作为高速蚀刻膜E，并于其上形成膜厚为6μm的镍膜作为屏蔽M，通过实施蚀刻处理而大约变质2μm作为屏蔽的表面M′。如图3所示，实际上，可利用本实施形态中的等离子体蚀刻方法实施蚀刻处理，而于碳化硅基板K形成锥形的凹部。
如此般，于本实施形态中的等离子体蚀刻方法中，可通过于在碳化硅基板K与屏蔽M之间形成较碳化硅基板K更容易被蚀刻且包含蚀刻速度较快的材料的高速蚀刻膜E，而蚀刻高速蚀刻膜E，藉此自由基等反应种进入至产生于碳化硅基板K与屏蔽M之间的间隙，并通过进行蚀刻而在碳化硅基板K形成锥形的凹部。
又，图4为模式性地表示在高速蚀刻膜E使用不同的材料而使碳化硅基板K与高速蚀刻膜E的蚀刻速度之比变化的情形时的形成于碳化硅基板K的凹部的形状的图。图4（a）中的E1与图4（b）中的E2分别为不同材料的高速蚀刻膜E，其中蚀刻速度设为E2快于E1。如图4所示，在对形成有高速蚀刻膜E1的碳化硅基板K实施蚀刻处理时，所形成的锥形的凹部的锥角度为θ1，相对于此，在形成有高速蚀刻膜E2时，所形成的锥形的凹部的锥角度为小于θ1的θ2。即，通过使高速蚀刻膜E的材料变化，可使形成为凹部的锥形状的锥角度变化。
进而，通过分别使碳化硅基板K及高速蚀刻膜E的蚀刻速度变化，而可使形成于碳化硅基板K的凹部的形状变化，且将其进行适当设定而可获得所需的形状。参照图5于以下说明该原理。图5是模式性地表示使高速蚀刻膜E的蚀刻速度与碳化硅基板K的蚀刻速度变化且实施相同时间蚀刻处理时所形成的凹部的形状的图。高速蚀刻膜E的蚀刻速度可通过改变高速蚀刻膜E的材料而变化，碳化硅基板K的蚀刻速度可通过改变蚀刻处理时的碳化硅基板K的加热温度而变化。
图5（a）为表示对于形成有蚀刻速度为a1的高速蚀刻膜E3的碳化硅基板K，以碳化硅基板K的蚀刻速度成为b1的方式加热该碳化硅基板K而实施蚀刻处理时的凹部的形状的图，且设为a1快于b1，速度比即a1/b1为r1。又，图5（b）为表示对形成有蚀刻速度为快于a1的a2的高速蚀刻膜E4的碳化硅基板K，以碳化硅基板K的蚀刻速度成为快于b1的b2的方式加热该碳化硅基板K而进行蚀刻处理时的凹部的形状的图，且设为a2快于b2，速度比即a2/b2为r1。如图5（a）及图5（b）所示，两者均形成上部为直线性的锥形的凹部，但其锥角度在图5（a）中为θ3，相对于此，在图5（b）中为小于θ3的θ4，通过使高速蚀刻膜E及碳化硅基板K的蚀刻速度变快，而使锥角度变小。即，于一面将速度比保持为固定，一面使高速蚀刻膜E的蚀刻速度及碳化硅基板K的蚀刻速度皆变化时，可形成锥角度不同的直线性的锥形凹部。
又，图5（c）为表示对形成有蚀刻速度为a2的高速蚀刻膜E4的碳化硅基板K，以碳化硅基板K的蚀刻速度成为b1的方式加热该碳化硅基板K而实施蚀刻处理时的凹部的形状的图，且设为a2快于b1，速度比即a2/b1为大于r1的r2。于该情形时，如图5（c）所示，所形成的锥形凹部的锥角度为θ5，且凹部侧壁的上端部侧带有弧度且上端部向外侧扩展的形状。即，于高速蚀刻膜E与碳化硅基板K的速度比为大于某一特定值的值时，可形成侧壁的上端部侧带有弧度且上端部向外侧扩展的锥形的凹部。
再者，图5（d）为表示作为比较例，对于形成有蚀刻速度为a1的高速蚀刻膜E3的碳化硅基板K，以碳化硅基板K的蚀刻速度成为快于a1的b2的方式加热该碳化硅基板K并进行蚀刻处理时的凹部的形状的图。于该情形时，如图5（d）所示，所形成的凹部的形状有成为弯弓形状的倾向。
如以上般，于本实施形态中的等离子体蚀刻方法中，可通过使高速蚀刻膜E的蚀刻速度变化，或者分别使碳化硅基板K及高速蚀刻膜E的蚀刻速度变化，而将所形成的凹部的锥角度控制在约45°～90°之间，并且亦能够使其形状变化。
（第2实施形态）
其次，对本发明的更进一步的实施形态进行说明。此处，对于可通过使高速蚀刻膜E的成膜条件变化而控制蚀刻时的侧壁的锥角度的情形进行说明。
于本实施形态中，采用氮化硅膜（SiN）作为高速蚀刻膜E。使用氮化硅膜作为高速蚀刻膜E的原因在于：利用反应种的蚀刻速度不太快，且藉由使成膜条件变化而容易控制利用反应种的蚀刻速度。
于本例中，利用CVD法而成膜高速蚀刻膜E，但其不过为例示。CVD装置虽未进行具体的图示，但例如可以包括：处理腔室；平台，其配设于该处理腔室内且载置碳化硅基板K；第1电源，其将处理腔室及平台作为电极而对于其等施加高频电力（例如13.56MHz）；第2电源，其对所述电极供给低频电力（例如380kHz）；气体供给部，其将作为成膜用原料气体的SiH4气体及NH3气体、以及作为载气的N2气体供给至处理腔室内；以及压力调整部，其调整处理腔室内的压力。再者，亦可为包括第1电源、第2电源中的其中一个的装置。
然后，使用该CVD装置，将SiH4气体、NH3气体及N2气体的供给流量、高频电力及低频电力、以及处理腔室内的压力由图6所示的成膜条件1设定为成膜条件4的状态，于SiC基板K上以0.5μm的厚度成膜氮化硅膜，其次，于各个SiC基板K形成屏蔽后，使用图2所示的蚀刻装置1，将SiC基板K的温度设为约310℃，将SF6气体的供给流量设为200sccm，将O2气体的供给流量设为20sccm，将供给至线圈26的高频电力设为2000W，将供给至基台15的高频电力设为200W，将处理腔室11内的压力设为12Pa，对SiC基板K进行蚀刻。再者，SiC基板K的温度是使用股份公司堀场制作所制造的非接触温度传感器（IT-450Series）来测定。
将此时的形成于SiC基板K的作为高速蚀刻膜的氮化硅膜的折射率及通过蚀刻而形成的侧壁面的锥角度示于图6。于图6中，构成成膜条件1～4的自左栏依序分别为SiH4流量（sccm）、NH3流量（sccm）、N2流量（sccm）、处理腔室内的压力（Pa）、高频电力HF（W）、及低频电力LF（W）的各条件。再者，于自成膜条件2至成膜条件4为止的成膜条件中，逐渐地增加SiH4流量相对于NH3流量的比例。再者，折射率是使用周知的雷射式折射率测定装置来测定。
如图6所示，根据成膜条件1～4，氮化硅膜（SixNy）的折射率是通过Si与N的组成比（x∶y），如1.882～2.600之间。另一方面，已知：包含理想的SiN键（Si3N4）的氮化硅膜的折射率约为1.9。因此，可认为：图6中的折射率的值较低、且接近1.9的膜（例如成膜条件1或成膜条件2的膜）成为接近理想的SiN键（Si3N4）的组成，且原子彼此牢固地键结。相对于此，可认为：折射率的值较高的膜（例如成膜条件3或成膜条件4的膜）成为比理想的SiN键（Si3N4）富含Si的构成（富含Si），且原子间的键中不充分的部位变多，故变得容易蚀刻。
即，可认为折射率的值较高，富含Si且组成更接近a-Si的氮化硅膜因其键结较弱故容易蚀刻，且蚀刻速度变快。如此般，氮化硅膜的折射率成为相同的膜的蚀刻容易度或蚀刻速度的指标。
然后，于上述实施形态中，如使用图5进行说明，于形成直线性的锥形的凹部时，高速蚀刻膜E及碳化硅基板K的蚀刻速度越快，蚀刻时的侧壁的锥角度越小。根据该原因，图6为将折射率的值较高且蚀刻速度较快的氮化硅膜用作高速蚀刻膜E时，明确地表现出蚀刻时的侧壁的锥角度变小的倾向。
如此般，可通过使成膜氮化硅膜作为高速蚀刻膜E时的成膜条件变化而调整氮化硅膜的蚀刻速度，从而控制蚀刻时的侧壁面的锥角度。例如，如上述般，只要高速蚀刻膜E为氮化硅膜，则通过使上述成膜条件为富含Si，而可容易蚀刻氮化硅膜，加快相同的膜的蚀刻速度，缩小蚀刻时的侧壁的锥角度。
如此，可根据此种成膜条件、通过该成膜条件而成膜的氮化硅膜（高速蚀刻膜）的膜质、及依赖于该膜质的蚀刻侧壁面的锥角度的相关关系而设定与应于蚀刻步骤形成的侧壁面的锥角度相对应的成膜条件，且可于成膜步骤中，通过在此种成膜条件下成膜氮化硅膜，而使在蚀刻步骤形成的侧壁面的锥角度为所需的角度。
又，氮化硅膜的膜质如上述可根据折射率对其进行评价。因此，可设定能成膜与应于蚀刻步骤形成的侧壁面的锥角度相对应的膜质，换言之如具有折射率的氮化硅膜的成膜条件，且可在成膜步骤中，通过在此种成膜条件下成膜氮化硅膜，而成膜具有所需的折射率的高速蚀刻膜，相应地，可使通过蚀刻步骤而形成的侧壁面的锥角度为所需的角度。
再者，可根据成膜条件的变化而调整蚀刻速度的高速蚀刻膜E的材质并不限定于氮化硅膜，可使用a-Si膜、poly-Si膜、WSi膜等各种膜材料。再者，关于不透光的膜，如上述，无法调查其折射率作为蚀刻速度的指标而供参考。
又，于图6中，作为成膜条件1～4，通过使SiH4流量（sccm）与NH3流量（sccm）的流量比变化，而调整氮化硅膜的蚀刻速度，但亦能够代替上述成膜条件1～4，通过使SiH4流量（sccm）与N2流量（sccm）的流量比变化，而调整氮化硅膜的蚀刻速度。
于图6所示，根据成膜条件1～4，蚀刻时的侧壁的锥角度于53.7°～67.2°之间变化，但本发明者等于使成膜条件进一步变化的追加实验中，成功地将蚀刻时的侧壁的锥角度变大为71.9°、73.2°、78.8°、81.1°，或变小为42.1°。
（第3实施形态）
其次，对于本发明的更进一步的实施形态进行说明。此处，对于可通过使高速蚀刻膜E的膜厚条件变化而控制蚀刻时的侧壁的锥角度的情形进行说明。
于本实施形态中，采用非晶硅（a-Si）膜作为高速蚀刻膜E，但其仅为例示。
图7是表示使膜厚于0～0.5μm之间变化时在SiC基板上成膜非晶硅膜时的成膜时间、及将相同的非晶硅膜作为高速蚀刻膜E而进行蚀刻时的侧壁面的锥角度。
图7的形成非晶硅膜时的成膜条件为一定，SiH4气体的供给流量为90sccm、Ar气体的供给流量为90sccm、N2气体的供给流量为0sccm、处理腔室内的压力为130Pa、高频电力HF为0W、低频电力LF为200W。于图7中，通过使成膜时间变化而调整非晶硅膜的膜厚。又，蚀刻条件设为与第2实施形态的情形相同的条件。
如图7所示，作为高速蚀刻膜E的非晶硅膜的膜厚越大，蚀刻时的侧壁的锥角度越小。由此，可认为调整高速蚀刻膜E的厚度亦可控制蚀刻时的侧壁的锥角度。
可认为：此是由于高速蚀刻膜E的膜厚越厚，通过蚀刻该高速蚀刻膜E而形成的SiC基板K上表面与屏蔽之间的空间越宽，因此，反应种容易进入至该空间内，且由于进一步进行SiC基板K的相同部位的各向同性蚀刻，故侧壁面的锥角度变得更小。
因此，可藉由将高速蚀刻膜E设为根据应于蚀刻步骤形成的侧壁面的锥角度设定的膜厚，而将通过蚀刻步骤而形成的侧壁面的锥角度设为所需的角度。
以上，虽对本发明的一实施形态进行了说明，但本发明可采用的具体的态样丝毫不限定于此。
于上例中，等离子体产生装置25的线圈26上下并排设置于上腔室12的外周部，但并不限定于此，例如亦可设为配设于上腔室12的外部（例如上腔室12的顶板上方）。
例如，于上例中，使用SF6气体、或SF6气体与O2气体的混合气体作为反应性的蚀刻气体，但并不限定于此，亦可使用CF4等其它氟系气体，又，亦可使用Cl2或BCl3等氯系气体进行蚀刻。再者，于使用氯系气体进行蚀刻时，作为高速蚀刻膜，除上述钛系材料及硅系材料以外，较佳为纯铝（Al）或铝-硅（Al-Si）系等铝系材料。
附图标记说明：
1   蚀刻装置
11  处理腔室
15  基台
20  气体供给装置
21  蚀刻气体供给部
22  惰性气体供给部
25  等离子体生成装置
26  线圈
27  高频电源
30  高频电源
35  排气装置
K   碳化硅基板（宽能隙半导体基板）
M   屏蔽
E   高速蚀刻膜

Claims (9)

1.一种等离子体蚀刻方法，其特征在于：其为使用等离子体化的反应性蚀刻气体，对载置于处理腔室内的基台上的宽能隙半导体基板进行等离子体蚀刻的方法；且进行以下步骤：
成膜步骤，利用上述反应性蚀刻气体等离子体化而生成的反应种，而将包含以快于上述宽能隙半导体基板的构成成分的速度蚀刻的成分的高速蚀刻膜形成于所述宽能隙半导体基板的表面；
屏蔽形成步骤，在形成于所述宽能隙半导体基板的表面的高速蚀刻膜上，形成具有开口部的屏蔽；及
蚀刻步骤，将所述宽能隙半导体基板载置于所述处理腔室内的基台上，并将该宽能隙半导体基板加热至200℃以上，将所述反应性蚀刻气体供给至所述处理腔室内进行等离子体化，并且对载置有所述宽能隙半导体基板的基台施加偏压电位，利用所述等离子体化的反应性蚀刻气体而通过所述开口部蚀刻所述高速蚀刻膜及所述宽能隙半导体基板。
2.根据权利要求1所述的等离子体蚀刻方法，其特征在于，所述高速蚀刻膜包含钛、氮化钛、非晶硅、多晶硅、钨硅化物、氮化硅中的至少一种。
3.根据权利要求1所述的等离子体蚀刻方法，其特征在于，所述宽能隙半导体基板为包含碳化硅的基板。
4.根据权利要求1所述的等离子体蚀刻方法，其特征在于，所述反应性蚀刻气体为氟系气体。
5.根据权利要求1至4中任一权利要求所述的等离子体蚀刻方法，其特征在于，所述成膜步骤通过蒸镀法实施，且所述高速蚀刻膜为根据应于所述蚀刻步骤形成的蚀刻构造侧壁面相对于底面的角度设定的成膜条件下成膜。
6.根据权利要求5所述的等离子体蚀刻方法，其特征在于，所述成膜条件包含向处理腔室内供应的成膜用原料气体的供给流量、向处理腔室内供应的载气的供给流量、处理腔室内的压力、向电极施加的电力中的至少一个。
7.根据权利要求1、3或4中任一权利要求所述的等离子体蚀刻方法，其特征在于，所述高速蚀刻膜包含非晶硅、多晶硅、钨硅化物、氮化硅中的至少一个；且
所述成膜步骤通过蒸镀法实施，并且所述高速蚀刻膜为在该高速蚀刻膜具有预先设定的折射率的成膜条件下成膜。
8.根据权利要求7所述的等离子体蚀刻方法，其特征在于，所述成膜条件包含向处理腔室内供应的成膜用原料气体的供给流量、向处理腔室内供应的载气的供给流量、处理腔室内的压力、向电极施加的电力中的至少一个。
9.根据权利要求1至4中任一权利要求所述的等离子体蚀刻方法，其特征在于，所述成膜步骤通过蒸镀法实施，且所述高速蚀刻膜为根据应于所述蚀刻步骤形成的蚀刻构造侧壁面相对于底面的角度设定的膜厚的方式成膜。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531633A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置的制造方法
CN110010466A (zh) * 2018-01-05 2019-07-12 东京毅力科创株式会社 蚀刻方法
CN110783190A (zh) * 2018-07-27 2020-02-11 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
WO2021208997A1 (zh) * 2020-04-15 2021-10-21 苏州能讯高能半导体有限公司 电极的制造方法、电极及半导体器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6178106B2 (ja) * 2013-04-25 2017-08-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6057292B2 (ja) * 2013-06-13 2017-01-11 学校法人関西学院 ＳｉＣ半導体素子の製造方法
JP5889368B2 (ja) * 2013-09-05 2016-03-22 Ｓｐｐテクノロジーズ株式会社 プラズマエッチング方法
US9257298B2 (en) 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process
JP6676308B2 (ja) * 2015-08-07 2020-04-08 ローム株式会社 半導体装置
DE102015117286B4 (de) * 2015-10-09 2018-04-05 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte
KR102197611B1 (ko) 2019-07-15 2020-12-31 세메스 주식회사 기판 처리 시스템
WO2022220576A1 (ko) * 2021-04-16 2022-10-20 고려대학교 세종산학협력단 유도 결합 플라즈마 식각 장치 및 이를 이용한 유도 결합 플라즈마 식각 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060166482A1 (en) * 2002-07-30 2006-07-27 Ryuichi Kanamura Semiconductor device manufacturing device
US20060211210A1 (en) * 2004-08-27 2006-09-21 Rensselaer Polytechnic Institute Material for selective deposition and etching

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3880684A (en) * 1973-08-03 1975-04-29 Mitsubishi Electric Corp Process for preparing semiconductor
JPS57136327A (en) * 1981-02-18 1982-08-23 Sony Corp Etching method
US4610896A (en) * 1985-04-08 1986-09-09 United Technologies Corporation Method for repairing a multilayer coating on a carbon-carbon composite
JPH02100318A (ja) 1988-10-07 1990-04-12 Fujitsu Ltd 半導体装置の製造方法
JPH02137329A (ja) * 1988-11-18 1990-05-25 Ricoh Co Ltd 多層配線用Ａｌ薄膜
US6372558B1 (en) * 1998-08-18 2002-04-16 Sony Corporation Electrooptic device, driving substrate for electrooptic device, and method of manufacturing the device and substrate
US7807225B2 (en) * 2003-01-31 2010-10-05 Sharp Laboratories Of America, Inc. High density plasma non-stoichiometric SiOxNy films
JP4872217B2 (ja) * 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2008135534A (ja) * 2006-11-28 2008-06-12 Toyota Motor Corp 有底の溝を有する半導体基板の製造方法
JP5179455B2 (ja) * 2009-10-27 2013-04-10 Ｓｐｐテクノロジーズ株式会社 プラズマエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060166482A1 (en) * 2002-07-30 2006-07-27 Ryuichi Kanamura Semiconductor device manufacturing device
US20060211210A1 (en) * 2004-08-27 2006-09-21 Rensselaer Polytechnic Institute Material for selective deposition and etching

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531633A (zh) * 2015-09-11 2017-03-22 株式会社东芝 半导体装置的制造方法
CN106531633B (zh) * 2015-09-11 2019-07-12 株式会社东芝 半导体装置的制造方法
CN110010466A (zh) * 2018-01-05 2019-07-12 东京毅力科创株式会社 蚀刻方法
CN110010466B (zh) * 2018-01-05 2023-07-11 东京毅力科创株式会社 蚀刻方法
CN110783190A (zh) * 2018-07-27 2020-02-11 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
CN110783190B (zh) * 2018-07-27 2024-05-28 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
WO2021208997A1 (zh) * 2020-04-15 2021-10-21 苏州能讯高能半导体有限公司 电极的制造方法、电极及半导体器件

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