CN110010466B - 蚀刻方法 - Google Patents
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Abstract
本公开涉及蚀刻方法。一个实施方式的蚀刻方法应用于具有第一膜~第三膜的基板。第三膜设置在基底区域上,第二膜设置在第三膜上,第一膜设置在第二膜上。第二膜包含硅和氮。对第一膜~第三膜依次进行蚀刻。在对第一膜~第三膜进行的蚀刻中,使用含氟和氢的处理气体的等离子体。至少在对第二膜进行的蚀刻中,将基板的温度设定为20℃以下的温度。
Description
技术领域
本公开的实施方式涉及蚀刻方法。
背景技术
在电子器件的制造中,为了在基板的膜形成开口,执行等离子体蚀刻。等离子体蚀刻中,将掩膜的图案转印到膜,在膜形成开口。例如,蚀刻对象的膜是绝缘膜,在形成于该膜的开口埋入接触件用的导体。专利文献1以及专利文献2记载有这样的等离子体蚀刻。
在专利文献1以及专利文献2记载的等离子体蚀刻中,在膜的表面形成堆积物以使形成于膜的开口的宽度窄。具体来讲,使用C4F8那样包含具有很多碳原子的分子的处理气体,一边在膜以及掩膜上形成含碳的堆积物一边对膜进行蚀刻。通过在膜以及掩膜上形成堆积物的同时对膜进行蚀刻,形成伴随着距膜的上表面的距离的增加而其宽度变窄的开口、即锥形状的开口。
专利文献1:日本特开平8-199377号公报
专利文献2:日本特开2010-245454号公报
发明内容
发明要解决的问题
如上所述,在形成含碳的堆积物的同时对膜进行蚀刻的等离子体蚀刻中,存在因堆积物导致掩膜的开口和/或形成于膜的开口闭塞而蚀刻无法进展的情况。因而,谋求在形成至少局部具有锥形状的开口的过程中不阻碍蚀刻的进展。
用于解决问题的方案
在一个方式中提供蚀刻方法。蚀刻方法应用于具有第一膜~第三膜的基板。第三膜设置在基底区域上,第二膜设置在第三膜上,第一膜设置在第二膜上。第二膜包含硅和氮。第一膜上设置有用于提供开口的掩膜。蚀刻方法包括以下工序:(i)为了在第一膜形成与掩膜的开口连续的第一开口,通过等离子体蚀刻对第一膜进行蚀刻;(ii)为了在第二膜形成与第一开口连续的第二开口,通过等离子体蚀刻对第二膜进行蚀刻;(iii)为了在第三膜形成与第二开口连续的第三开口,通过等离子体蚀刻对第三膜进行蚀刻。为了使第三开口的宽度比第一开口的宽度窄并且将第二开口形成为该第二开口的靠第三开口侧的宽度比该第二开口的靠第一开口侧的宽度窄的锥形状,在对第一膜进行蚀刻的工序、对第二膜进行蚀刻的工序以及对第三膜进行蚀刻的工序各自的等离子体蚀刻中利用含氟和氢的处理气体的等离子体,至少在对第二膜进行蚀刻的工序中,将基板的温度设定为20℃以下的温度。
在一个方式所涉及的蚀刻方法中,利用氟原子或者含氟分子的活性种对第一膜~第三膜进行蚀刻。另外,在20℃以下的温度对第二膜进行的蚀刻中,由处理气体中的氟和氢以及构成第二膜的硅和氮生成氟硅酸铵,该氟硅酸铵附着于划分出在第二膜形成的开口的表面而形成堆积物。因而,在第二膜形成的第二开口成为锥形状。另外,在一个方式所涉及的方法中,能够不依赖于碳来形成堆积物。因而,能抑制阻碍蚀刻进展的堆积物的形成。
一个实施方式中也可以是,至少在对第二膜进行蚀刻的工序中,将基板的温度设定为-30℃以下的温度。
在一个实施方式中,第一膜以及第三膜分别是含硅膜,不含氮。在一个实施方式中,第一膜以及第三膜分别包含氧化硅膜、含硅的低介电常数膜、碳化硅膜中的任一种膜。
在一个实施方式中,处理气体是包含有含氟气体以及含氢气体的混合气体。在一个实施方式中,也可以是,含氟气体是CF4气体、C4F8气体、CHF3气体、CH2F2气体或者SF6气体。在一个实施方式中,也可以是,含氢气体是氢气。
在一个实施方式中,处理气体所包含的氮原子的浓度为10at.%以下。掩膜由有机材料形成,在处理气体中的氮的浓度高的情况下,在等离子体蚀刻中掩膜会被蚀刻。因而,选择比会变低。根据该实施方式,能够抑制选择比的降低。
在一个实施方式中,基板还有两个栅极区域。两个栅极区域设置在基底区域上,并且被第三膜覆盖。基底区域包含掺杂了杂质的半导体区域。半导体区域位于第三膜的、处于两个栅极区域之间的局部区域的下侧。第三开口形成于局部区域。根据该实施方式,能形成具有比较大的宽度的第一开口。因而,容易在第一开口~第三开口埋入向基底区域的接触件用的导体。另外,第二开口形成为锥形状,使第三开口的宽度窄来确保两个栅极区域各自与第三开口之间的距离。因而,在两个栅极区域各自与接触件之间确保比较大的距离。
在一实施方式中,基板还有两个布线区域。基底区域包含栅极区域。栅极区域设置在两个布线区域之间。栅极区域位于第三膜的、处于两个布线区域之间的局部区域的下侧。第三开口形成于局部区域。根据该实施方式,能形成具有比较大的宽度的第一开口。因而,容易在第一开口~第三开口埋入向基底区域(栅极区域)的接触件用的导体。另外,第二开口形成为锥形状,使第三开口的宽度窄来确保两个布线区域各自与第三开口之间的距离。因而,在两个布线区域各自与接触件之间确保比较大的距离。
在一个实施方式中,也可以是,至少在对第二膜进行蚀刻的工序中,将支承基板的支承台的下部电极中的自偏压电位设定为2100V以下。
发明的效果
如以上所说明,在形成至少局部具有锥形状的开口的过程中不阻碍蚀刻的进展。
附图说明
图1是示出一个实施方式所涉及的蚀刻方法的流程图。
图2是能够应用图1所示的蚀刻方法的一例的基板的局部放大截面图。
图3是概略地示出能够在执行图1所示的蚀刻方法时使用的一例的等离子体处理装置的图。
图4是图1所示的蚀刻方法的工序ST1执行后的状态的基板的局部放大截面图。
图5是图1所示的蚀刻方法的工序ST2执行后的状态的基板的局部放大截面图。
图6是图1所示的蚀刻方法的工序ST3执行后的状态的基板的局部放大截面图。
图7是阻止膜蚀刻后的状态的基板的局部放大截面图。
图8是导体埋入后的状态的基板的局部放大截面图。
图9是能够应用图1所示的蚀刻方法的另一例的基板的局部放大截面图。
图10是应用图1所示的蚀刻方法后的状态的另一例的基板的局部放大截面图。
图11的(a)以及图11的(b)示出第一样品的表面的X射线光电子能谱分析的结果,图11的(c)以及图11的(d)示出第二样品的表面的X射线光电子能谱分析的结果,图11的(e)以及图11的(f)示出第三样品的表面的X射线光电子能谱分析的结果。
图12是示出第四样品~第十三样品的贯通孔的锥角的图表。
附图标记说明
1:等离子体处理装置;10:腔室;14:支承台;18:下部电极;20:静电卡盘;50:排气装置;62:第一高频电源;64:第二高频电源;W:基板;Fa:第一膜;Fb:第二膜;Fc:第三膜;Fcp:局部区域;MK:掩膜;UR:基底区域;OP1:第一开口;OP2:第二开口;OP3:第三开口。
具体实施方式
以下,参照附图详细说明各种实施方式。此外,在各附图中对相同或者相当的部分标注相同的附图标记。
图1是示出一个实施方式所涉及的蚀刻方法的流程图。在图1所示的蚀刻方法(以下称为“方法MT”)中,通过等离子体蚀刻对基板W的第一膜~第三膜进行蚀刻。图2是能够应用图1所示的蚀刻方法的一例的基板的局部放大截面图。方法MT能够应用于图2所示的基板W。
图2所示的基板W具有基底区域UR、第一膜Fa、第二膜Fb以及第三膜Fc。第三膜Fc设置在基底区域UR上。第二膜Fb设置在第三膜Fc上。第一膜Fa设置在第二膜Fb上。第二膜Fb含硅和氮。第二膜Fb例如是氮化硅膜(SiN膜)或者氮氧化硅膜(SiON膜)。在一个实施方式中,第一膜Fa以及第三膜Fc各自是含硅膜,不含氮。在一个实施方式中,第一膜Fa以及第三膜Fc各自包含氧化硅膜、含硅的低介电常数膜、碳化硅膜中的任一种膜。
第一膜Fa上设置有掩膜MK。掩膜MK提供有开口。只要能够通过对第一膜~第三膜的等离子体蚀刻来相对于掩膜MK选择性地对第一膜~第三膜进行蚀刻,则能够由任意的材料形成掩膜MK。在一例中,也可以是,由有机膜形成掩膜MK。在另一例中,也可以是,由金属膜形成掩膜MK。
在又一例中,由具有第一层~第三层的层叠体形成掩膜MK。第三层是有机膜,设置在第一膜Fa上。第二层是含硅的防反射膜,设置在第三层上。第一层是抗蚀膜,形成在第二层上。通过利用光蚀刻技术进行的第一层的图案化,获得抗蚀掩膜。而且,以将抗蚀掩膜的图案转印到第二层的方式,对第二层进行蚀刻。能够使用等离子体处理装置,利用含碳氟化合物的处理气体的等离子体对第二层进行蚀刻。接着,以将第二层的图案转印到第三层的方式,对第三层进行蚀刻。能够使用等离子体处理装置,利用含氮和氢的处理气体或者含氧的处理气体的等离子体,对第三层进行蚀刻。通过对第三层的蚀刻,能够消除抗蚀掩膜。因而,在一例中,掩膜MK包含被蚀刻了的第二层以及第三层。
基板W还能够有多个栅极区域GR以及阻止膜SF。多个栅极区域GR的个数为两个以上。多个栅极区域GR设置在基底区域UR上。多个栅极区域GR被第三膜Fc覆盖。基底区域UR包含半导体区域DR。半导体区域DR位于第三膜Fc的、处于相邻的两个栅极区域GR之间的局部区域Fcp的下侧。半导体区域DR例如由硅形成。在半导体区域DR掺杂有第一导电型或者第二导电型的杂质。半导体区域DR成为源极区域或者漏极区域。阻止膜SF在多个栅极区域GR各自与第三膜Fc之间以及在第三膜Fc与基底区域UR之间延伸。阻止膜SF是用于使对第三膜Fc的等离子体蚀刻停止的膜,例如由氮化硅形成。
执行方法MT时,使用等离子体处理装置。图3是概略地示出能够在执行图1所示的蚀刻方法时使用的一例的等离子体处理装置的图。图3所示的等离子体处理装置1是电容耦合型等离子体蚀刻装置。等离子体处理装置1具备有腔室10。腔室10在其中提供内部空间10s。
腔室10包含腔室主体12。腔室主体12具有大致圆筒形状。在腔室主体12的内侧提供有内部空间10s。腔室主体12例如由铝形成。在腔室主体12的内壁面施加有具有耐腐蚀性的膜。具有耐腐蚀性的膜能够是由氧化铝、氧化钇这样的陶瓷形成的膜。
在腔室主体12的侧壁形成有通路12p。在内部空间10s与腔室10的外部之间搬送基板W时,基板W通过通路12p。能够利用闸阀12g来开闭通路12p。沿着腔室主体12的侧壁设置有闸阀12g。
在腔室主体12的底部上设置有支承部13。支承部13由绝缘材料形成。支承部13具有大致圆筒形状。支承部13在内部空间10s中从腔室主体12的底部向上方延伸。支承部13支承支承台14。支承台14设置在内部空间10S中。支承台14构成为在内部空间10s中支承基板W。
支承台14具有下部电极18以及静电卡盘20。支承台14还能具有电极板16。电极板16例如由铝这样的导体形成,具有大致圆盘形状。下部电极18设置在电极板16上。下部电极18例如由铝这样的导体形成,具有大致圆盘形状。下部电极18与电极板16电连接。
静电卡盘20设置在下部电极18上。在静电卡盘20的上表面上载置基板W。静电卡盘20具有主体以及电极。静电卡盘20的主体由电介质形成。静电卡盘20的电极是膜状的电极,设置在静电卡盘20的主体内。静电卡盘20的电极经由开关20s来与直流电源20p连接。当向静电卡盘20的电极施加来自直流电源20p的电压时,在静电卡盘20与基板W之间产生静电引力。利用所产生的静电引力,基板W被吸附于静电卡盘20,被静电卡盘20保持。
在下部电极18的周缘部上,以包围基板W的边缘的方式配置聚焦环FR。为了使针对基板W的等离子体处理的面内均匀性提高而设置有聚焦环FR。聚焦环FR并没有限定,能够由硅、碳化硅或者石英形成。
在下部电极18的内部设置有流路18f。从设置在腔室10的外部的冷却单元22经由配管22a向流路18f供给热交换介质(例如制冷剂)。供给到流路18f的热交换介质经由配管22b返回到冷却单元22。在等离子体处理装置1中,通过热交换介质与下部电极18之间的热交换来调整静电卡盘20上载置的基板W的温度。
在等离子体处理装置1设置有气体供给线路24。气体供给线路28将来自传热气体供给机构的传热气体(例如He气)向静电卡盘20的上表面与基板W的背面之间供给。
等离子体处理装置1还具备上部电极30。上部电极30设置在支承台14的上方。上部电极30经由构件32被支承在腔室主体12的上部。构件32由具有绝缘性的材料形成。上部电极30与构件32封闭腔室主体12的上部开口。
上部电极30能够包含顶板34以及支承体36。顶板34的下表面是靠内部空间10s侧的下表面,划分出内部空间10s。顶板34能够由焦耳热少的低电阻的导电体或者半导体形成。在顶板34形成有多个气体喷出孔34a。多个气体喷出孔34a在顶板34的板厚方向贯通顶板34。
支承体36将顶板34以装卸自如的方式支承。支承体36由铝这样的导电性材料形成。在支承体36的内部设置有气体扩散室36a。在支承体36形成有多个气孔36b。多个气孔36b从气体扩散室36a向下方延伸。多个气孔36b与多个气体喷出孔34a分别连通。在支承体36形成有气体导入口36c。气体导入口36c与气体扩散室36a连接。气体导入口36c与气体供给管38连接。
气体供给管38经由阀组41、流量控制器组42以及阀组43来与气体源组40连接。气体源组40包含多个气体源。气体源组40的多个气体源包含方法MT中所利用的多个气体的源。阀组41以及阀组43各自包含多个开闭阀。流量控制器组42包含多个流量控制器。流量控制器组42的多个流量控制器分别是质量流量控制器或者压力控制式的流量控制器。气体源组40的多个气体源分别经由阀组41中的对应的开闭阀、流量控制器组42中的对应的流量控制器以及阀组43中的对应的开闭阀,来与气体供给管38连接。
在等离子体处理装置1中,沿着腔室主体12的内壁面,以装卸自如的方式设置有屏蔽件46。在支承部13的外周也设置有屏蔽件46。屏蔽件46防止蚀刻副产物附着于腔室主体12。屏蔽件46例如是在由铝形成的母材的表面形成具有耐腐蚀性的膜而构成的。具有耐腐蚀性的膜能够是由氧化钇这样的陶瓷形成的膜。
在支承部13与腔室主体12的侧壁之间设置有挡板48。挡板48例如是在由铝形成的母材的表面形成具有耐腐蚀性的膜而构成的。具有耐腐蚀性的膜能够是由氧化钇这样的陶瓷形成的膜。在挡板48形成有多个贯通孔。在挡板48的下方且腔室主体12的底部设置有排气口12e。排气口12e经由排气管52来与排气装置50连接。排气装置50具有压力调整阀以及涡轮分子泵这样的真空泵。
等离子体处理装置1还具备第一高频电源62以及第二高频电源64。第一高频电源62是产生第一高频的电源。第一高频具有适于生成等离子体的频率。第一高频的频率例如是27MHz~100MHz的范围内的频率。第一高频电源62经由匹配器66以及电极板16来与下部电极18连接。匹配器66具有用于使第一高频电源62的输出阻抗与负载侧(下部电极18侧)的输入阻抗相匹配的电路。此外,也可以是,第一高频电源62经由匹配器66来与上部电极30连接。
第二高频电源64是产生第二高频的电源。第二高频具有比第一高频的频率低的频率。在与第一高频共同使用第二高频的情况下,第二高频作为用于向基板W吸引离子的偏压用的高频而使用。第二高频的频率例如是400kHz~13.56MHz的范围内的频率。第二高频电源64经由匹配器68以及电极板16来与下部电极18连接。匹配器68具有用于使第二高频电源64的输出阻抗与负载侧(下部电极18侧)的输入阻抗相匹配的电路。此外,也可以是,不使用第一高频而使用第二高频,即仅使用单一的高频来生成等离子体。在该情况下,第二高频的频率为比13.56MHz大的频率,例如也可以是40MHz。在该情况下,等离子体处理装置1也可以不具备第一高频电源62以及匹配器66。
等离子体处理装置1还能够具备直流电源70。直流电源70与上部电极30连接。直流电源70构成为,产生负的直流电压,向上部电极30施加该直流电压。
等离子体处理装置1还能够具备控制部80。控制部80能够是具备处理器、存储器这样的存储部、输入装置、显示装置、信号的输入输出接口等的计算机。控制部80控制等离子体处理装置1的各部。在控制部80中,操作者为了管理等离子体处理装置1而能够使用输入装置进行命令的输入操作等。另外,在控制部80中,能够利用显示装置可视化地显示等离子体处理装置1的运行状况。并且,控制部80的存储部存储有控制程序以及制程数据。为了在等离子体处理装置1中执行各种处理,由控制部80的处理器执行控制程序。控制部80的处理器执行控制程序,按照制程数据控制等离子体处理装置1的各部,由此在等离子体处理装置1中执行方法MT。
以下,以使用等离子体处理装置1来将方法MT应用于图2所示的基板W的情况为例,说明方法MT。以下的说明中,除参照图1以外还参照图4~图8。图4是图1所示的蚀刻方法的工序ST1执行后的状态的基板的局部放大截面图。图5是图1所示的蚀刻方法的工序ST2执行后的状态的基板的局部放大截面图。图6是图1所示的蚀刻方法的工序ST3执行后的状态的基板的局部放大截面图。图7是阻止膜蚀刻后的状态的基板的局部放大截面图。图8是导体埋入后的状态的基板的局部放大截面图。
在方法MT中,基板W载置在支承台14上(静电卡盘20上),被静电卡盘20保持。方法MT中,在基板W载置在支承台14上的状态下,执行工序ST1、工序ST2以及工序ST3。
在工序ST1中,通过等离子体蚀刻对第一膜Fa进行蚀刻。在工序ST1中,向内部空间10s供给处理气体。在工序ST1中,控制排气装置50,以将内部空间10s中的压力设定为所指定的压力。另外,在工序ST1中,通过供给第一高频和/或第二高频,来生成处理气体的等离子体。利用由来于处理气体的等离子体的离子和/或自由基,对第一膜Fa进行蚀刻。其结果是,如图4所示,在第一膜Fa形成与掩膜MK的开口连续的第一开口OP1。
接着,执行工序ST2。在工序ST2中,通过等离子体蚀刻对第二膜Fb进行蚀刻。在工序ST2中,向内部空间10s供给处理气体。在工序ST2中,控制排气装置50,以将内部空间10s中的压力设定为所指定的压力。另外,在工序ST2中,通过供给第一高频和/或第二高频,来生成处理气体的等离子体。利用由来于处理气体的等离子体的离子和/或自由基,对第二膜Fb进行蚀刻。其结果是,如图5所示,在第二膜Fb形成与第一开口OP1连续的第二开口OP2。
接着,执行工序ST3。在工序ST3中,通过等离子体蚀刻对第三膜Fc进行蚀刻。在工序ST3中,向内部空间10s供给处理气体。在工序ST3中,控制排气装置50,以将内部空间10s中的压力设定为所指定的压力。另外,在工序ST3中,通过供给第一高频和/或第二高频,来生成处理气体的等离子体。利用由来于处理气体的等离子体的离子和/或自由基,对第三膜Fc进行蚀刻。其结果是,如图6所示,在第三膜Fc形成与第二开口OP2连续的第三开口OP3。
在方法MT中,使第三开口OP3的宽度比第一开口OP1的宽度窄,并且将第二开口OP2形成为第二开口OP2的靠第三开口OP3侧的宽度比第二开口OP2的靠第一开口OP1侧的宽度窄的锥形状。为此,在工序ST1、工序ST2以及工序ST3各自的等离子体蚀刻中,利用含氟和氢的处理气体的等离子体。
在一个实施方式中,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体为包含含氟气体以及含氢气体的混合气体。含氟气体为不含碳的、或具有低含碳比率的气体。含氟气体不是C4F6气体、C5F6气体这样的高含碳的气体,而例如是CF4气体、C4F8气体、CHF3气体、CH2F2气体或者SF6气体。含氢气体例如是氢气(H2气)。
在工序ST1、工序ST2及工序ST3分别使用的处理气体也可以含氮。例如,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体也可以包含氮气(N2气)和/或NF3气体。然而,为了抑制对掩膜MK的蚀刻,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体中的氮的浓度被设定为低浓度。或者,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体中不含氮。在一个实施方式中,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体中的氮原子的浓度低,例如为10at.%以下。
另外,至少在工序ST2中,基板W的温度被设定为20℃以下的温度。工序ST2中的基板W的温度也可以是-30℃以下。也可以是,在工序ST1以及工序ST3中,基板W的温度也被设定为20℃以下的温度。工序ST1以及工序ST3中的基板W的温度也可以是-30℃以下。
在一个实施方式中,至少工序ST2中的下部电极18的自偏压电位被设定为-2100V以上的电位。即,在一个实施方式中,至少工序ST2中的下部电极18的负极性的自偏压电位的绝对值被设定为2100V以下。能够利用下部电极18中的高频的电力来调整自偏压电位。此外,也可以是,在工序ST1以及工序ST3中,下部电极18的自偏压电位也被设定为与工序ST2中的下部电极18的自偏压电位实质上相等的电位。
在方法MT中,也可以是,在执行工序ST2后,为了形成与第三开口OP3连续的第四开口OP4而对阻止膜SF进行蚀刻(参照图7)。利用例如包含氢氟烃的处理气体的等离子体对阻止膜SF进行蚀刻。然后,去除掩膜MK,在第一开口~第四开口内埋入导体。在第一开口~第四开口埋入的导体形成向半导体区域DR的接触件CT(参照图8)。
如以上说明那样,在方法MT中,利用氟原子或者包含氟分子的活性种对第一膜~第三膜进行蚀刻。另外,在20℃以下的温度,在对第二膜的蚀刻中,由处理气体中的氟和氢以及构成第二膜的硅和氮生成氟硅酸铵,该氟硅酸铵附着于划分出在第二膜Fb形成的开口的表面而形成堆积物DP(参照图5)。因而,在第二膜Fb形成的第二开口OP2成为锥形状。另外,在方法MT中,能够不依赖于碳来形成堆积物DP。因而,能抑制阻碍蚀刻进展的堆积物的形成。
在一个实施方式中,如上所述,在工序ST1、工序ST2以及工序ST3中分别使用的处理气体中的氮原子的浓度为10at.%以下。掩膜MK由有机材料形成,在处理气体中的氮的浓度高的情况下,在等离子体蚀刻中掩膜MK会被蚀刻。因而,选择比会变低。根据该实施方式,能够抑制选择比的降低。此外,在方法MT中,第二膜Fb包含的氮被利用于氟硅酸铵的生成,因此,也可以使处理气体不含氮,或者使处理气体中的氮原子的浓度低。
在一个实施方式中,如上所述,工序ST2中的下部电极18的自偏压电位被设定为-2100V以上的电位。其结果是,工序ST2中的离子的能量降低,第二开口OP2的锥角变得更小。此外,锥角是划分出开口的面相对于与第一膜~第三膜各自的膜厚方向垂直的面所成的角度。在锥角为90度的情况下,开口不具有锥形状而垂直地形成。另一方面,具有锥形状的开口具有小于90度的角度。
以上,说明了各种实施方式,但并不限于上述的实施方式,能够构成各种变形方式。例如也可以是,使用感应耦合型的等离子体处理装置、利用微波这样的表面波激发处理气体的等离子体处理装置那样任意的等离子体处理装置,来执行方法MT。
另外,应用方法MT的基板W只要具有基底区域、第一膜~第三膜以及掩膜即可,不限定于图2所示的基板。以下,参照图9以及图10。图9是能够应用图1所示的蚀刻方法的另一例的基板的局部放大截面图。图10是应用图1所示的蚀刻方法后的状态的另一例的基板的局部放大截面图。
方法MT也能够应用于图9所示的基板W。图9所示的基板W具有掩膜MK、基底区域UR、第一膜Fa、第二膜Fb以及第三膜Fc。图9所示的基板W还具有基部区域BR、多个布线区域WR以及阻止膜SF。基部区域BR例如由硅形成。在图9所示的基板W中,基底区域UR是栅极区域,设置在基部区域BR上。基底区域UR由多晶硅或者导体形成。多个布线区域WR设置在基部区域BR上。基底区域UR设置在相邻的两个布线区域WR之间。在基部区域BR中且布线区域WR的下侧,设置有掺杂了杂质的半导体区域DR。在相邻的两个布线区域WR中的一方的下侧设置的半导体区域DR是源极区域。在相邻的两个布线区域WR中的另一方的下侧设置的半导体区域DR是漏极区域。绝缘膜IF在半导体区域DR上且布线区域WR的两侧延伸。
第三膜Fc设置在基底区域UR上。第三膜Fc是氧化硅膜。第三膜Fc设置为覆盖基底区域UR。即,基底区域UR位于第三膜Fc的、处于两个布线区域WR之间的局部区域Fcp的下侧。阻止膜SF在第三膜Fc与基底区域UR之间延伸。阻止膜SF例如由氮化硅形成。第二膜Fb设置在第三膜Fc上。第二膜Fb含硅和氮。第一膜Fa设置在第二膜Fb上。第一膜Fa是氧化硅膜。掩膜MK是与图2的基板W的掩膜MK同样的掩膜。掩膜MK被进行图案化以在基底区域UR上提供开口。在各布线区域WR上形成有贯通第一膜Fa以及第二膜Fb并与对应的布线区域WR连接的接触件CTW。
当对图9所示的基板W应用方法MT时,如图10所示,在工序ST1中在第一膜Fa形成第一开口OP1;在工序ST2中在第二膜Fb形成第二开口OP2;在工序ST3中在第三膜Fc形成第三开口OP3。第一开口OP1与掩膜MK的开口连续,第二开口OP2与第一开口OP1连续,第三开口OP3与第二开口OP2连续。第三开口OP3的宽度比第一开口OP1的宽度窄。第二开口OP2在第一开口OP1与第三开口OP3之间具有锥形状。也可以是,在执行了工序ST3之后,对图10所示的基板W的阻止膜SF进行蚀刻,在阻止膜SF形成与第三开口OP3连续的第四开口。利用例如包含氢氟烃的处理气体的等离子体对阻止膜SF进行蚀刻。然后,也可以是,去除掩膜MK,在第一开口~第四开口内埋入导体。在第一开口~第四开口埋入的导体形成向基底区域UR(栅极区域)的接触件。
以下,说明为了评价方法MT而进行的实验。此外,以下说明的实验并不限定本公开的内容。
(第一实验)
在第一实验中,准备第一样品~第三样品。第一样品~第三样品各自具有构成其表面的氮化硅膜。在第一实验中,使用等离子体处理装置1对第一样品~第三样品进行了等离子体处理。在对第一样品的等离子体处理中,将第一样品的温度设定为低温,使用了含氟和氢的处理气体。在对第二样品的等离子体处理中,将第二样品的温度设定为低温,使用了含氟但不含氢的处理气体。在对第三样品的等离子体处理中,使用了含氟和氢的处理气体,但将第三样品的温度设定为比较高的温度。
以下,示出对第一样品~第三样品进行等离子体处理的条件。
<对第一样品进行等离子体处理的条件>
第一高频:100MHz、2500W
第二高频:0.4MHz、1000W
内部空间10s的压力:10.7Pa(80mTorr)
处理气体中的各气体的流量比率
SF6气体:20%
H2气体:80%
样品的温度:-60℃
<对第二样品进行等离子体处理的条件>
第一高频:100MHz、2500W
第二高频:0.4MHz、1000W
内部空间10s的压力:10.7Pa(80mTorr)
处理气体中的各气体的流量比率
SF6气体:100%
样品的温度:-60℃
<对第三样品进行等离子体处理的条件>
第一高频:100MHz、2500W
第二高频:0.4MHz、1000W
内部空间10s的压力:10.7Pa(80mTorr)
处理气体中的各气体的流量比率
SF6气体:20%
H2气体:80%
样品的温度:25℃
在第一实验中,通过X射线电子能谱分析,对处理后的第一样品~第三样品各自的表面进行了分析。图11的(a)以及图11的(b)示出第一样品的表面的X射线光电子能谱分析的结果,图11的(c)以及图11的(d)示出第二样品的表面的X射线光电子能谱分析的结果,图11的(e)以及图11的(f)示出第三样品的表面的X射线光电子能谱分析的结果。图11的(a)、图11的(c)以及图11的(e)分别表示F1S能谱。图11的(b)、图11的(d)、以及图11的(f)分别表示N1S能谱。
如图11的(a)以及图11的(b)所示,在第一样品中观察到氟(F)、Si-N键以及(NH4)x各自的峰。因而,确认出在第一样品的表面堆积了氟硅酸铵。另一方面,如图11的(c)、图11的(d)、图11的(e)以及图11的(f)所示,在第二样品以及第三样品中氟(F)的峰小,并且没有观察到(NH4)x的峰。因而,确认出在第二样品以及第三样品各自的表面没有堆积氟硅酸铵。以上的结果是确认出,通过将基板的温度设定为低温,使用含氟和氢的处理气体对含硅和氮的膜执行等离子体处理,能够在该膜上堆积氟硅酸铵。
(第二实验)
第二实验中,准备第四样品~第十三样品。第四样品~第十三样品各自具有氮化硅膜以及在该氮化硅膜上设置的掩膜。在第二实验中,使用等离子体处理装置1对第四样品~第十三样品各自的氮化硅膜进行等离子体蚀刻,在该氮化硅膜形成贯通孔。第四样品~第八样品各自的掩膜被图案化为在氮化硅膜形成宽度小的贯通孔。第九样品~第十三样品各自的掩膜被图案化为在氮化硅膜形成宽度大的贯通孔。在第二实验中,对等离子体蚀刻执行过程中的第四样品~第十三样品各自的温度进行了调整。
以下,示出第二实验中的等离子体蚀刻的条件。
<第二实验中的等离子体蚀刻的条件>
第一高频:60MHz、0W
第二高频:40MHz、1400W
内部空间10s的压力:3.3Pa(25mTorr)
处理气体中的各气体的流量比率
CF4气体:20%
NF3气体:6%
H2气体:74%
在第二实验中,求出在第四样品~第十三样品各自的氮化硅膜形成的贯通孔的锥角。图12示出其结果。在图12中,横轴表示等离子体蚀刻执行过程中的样品的温度,纵轴表示贯通孔的锥角。如图12所示,如果等离子体蚀刻中的样品的温度为20℃以下,则锥角相比于90度而言相当的小。另外,如果等离子体蚀刻中的样品的温度为-30℃以下,则锥角相比于90度而言显著变小。
(第三实验)
在第三实验中,准备第十四样品~第十六样品。第十四样品~第十六样品各自具有氧化硅膜以及在该氧化硅膜上设置的掩膜。掩膜是提供开口的有机掩膜。在第三实验中,对第十四样品~第十六样品各自的氧化硅膜进行了等离子体蚀刻。在第三实验中,对在第十四样品~第十六样品的等离子体蚀刻中使用的处理气体中的氮气的流量比率进行了调整。具体来讲,在第十四样品的等离子体蚀刻中使用的处理气体中的氮气的流量比率为0%,在第十五样品的等离子体蚀刻中使用的处理气体中的氮气的流量比率为20%,在第十六样品的等离子体蚀刻中使用的处理气体中的氮气的流量比率为30%。在第十四样品的等离子体蚀刻中使用的处理气体中的氮原子的浓度为0at.%,在第十五样品的等离子体蚀刻中使用的处理气体中的氮原子的浓度为8.4at.%,在第十六样品的等离子体蚀刻中使用的处理气体中的氮原子的浓度为12at.%。
以下,示出第三实验中的等离子体蚀刻的其它条件。
<第三实验中的等离子体蚀刻的条件>
第一高频:60MHz、0W
第二高频:40MHz、1400W
内部空间10s的压力:3.333Pa(25mTorr)
处理气体中的各气体的流量比率(未添加氮气的情况下的流量比率)
CF4气体:21%
H2气体:79%
样品的温度:-60℃
在第三实验中,求出因等离子体蚀刻产生的氧化硅膜的膜厚的减少量相对于因等离子体蚀刻产生的掩膜的膜厚的减少量之比的值、即选择比。其结果是,第十四样品的选择比为大致无限大的值,第十五样品的选择比为7,第十六样品的选择比为5。根据该结果估计为,如果处理气体中的氮原子的浓度为10at.%以下,则能够获得比5大的选择比。
(第四实验)
在第四实验中,准备第十七样品~第十九样品。第十七样品~第十九样品具有基底区域、第一膜~第三膜以及掩膜。第三膜是氧化硅膜,设置在基底区域上。第二膜是氮化硅膜,设置在第三膜上。第一膜是氧化硅膜,设置在第二膜上。掩膜是提供开口的抗光蚀掩膜。在第四实验中,使用等离子体处理装置1对第十七样品~第十九样品各自的第一膜~第三膜进行了等离子体蚀刻,在第一膜~第三膜分别形成了第一开口~第三开口。在第四实验中,对第十七样品~第十九样品的等离子体蚀刻中的第二高频电力进行了调整。具体来讲,在第十七样品的等离子体蚀刻中将第二高频电力设定为1kW,在第十八样品的等离子体蚀刻中将第二高频电力设定为3kW,在第十九样品的等离子体蚀刻中将第二高频电力设定为5kW。在第十七样品的等离子体蚀刻中将下部电极18的自偏压电位为-1200V,在第十八样品的等离子体蚀刻中将下部电极18的自偏压电位为-1650V,在第十九样品的等离子体蚀刻中将下部电极18的自偏压电位为-2100V。
以下,示出第四实验中的等离子体蚀刻的其它条件。
<第四实验中的等离子体蚀刻的条件>
第一高频:100MHz、2.3kW
第二高频:3MHz
内部空间10s的压力:3.333Pa(25mTorr)
处理气体中的各气体的流量比率
H2气体:45%
CH2F2气体:24%
NF3气体:24%
SF6气体:7%
样品的温度:-60℃
在第四实验中,测定在第十七样品~第十九样品各自形成的第一开口~第三开口各自的锥角。其结果是,第十七样品的第一开口~第三开口的锥角分别为87.5度、84.0度、87.7度。第十八样品的第一开口~第三开口的锥角分别为87.0度、84.9度、88.0度。另外,第十九样品的第一开口~第三开口的锥角分别为86.5度、84.9度、88.2度。即,在各第十七样品~第十九样品中,与第一开口的锥角以及第三开口的锥角相比而言第二开口的锥角相当小。因而确认出,如果下部电极18的自偏压电位为-2100V以上(下部电极18的自偏压电位的绝对值为2100V以下),则在第二膜形成的第二开口能够形成为锥形状。
Claims (9)
1.一种蚀刻方法,是对基板的第一膜、第二膜以及第三膜进行蚀刻的方法,所述第三膜设置在基底区域上,所述第二膜设置在所述第三膜上,所述第一膜设置在所述第二膜上,所述第二膜包含硅和氮,所述第一膜上设置提供开口的掩膜,该蚀刻方法包括以下工序:
为了在所述第一膜形成与所述掩膜的所述开口连续的第一开口,通过等离子体蚀刻对所述第一膜进行蚀刻;
为了在所述第二膜形成与所述第一开口连续的第二开口,通过等离子体蚀刻对所述第二膜进行蚀刻;以及
为了在所述第三膜形成与所述第二开口连续的第三开口,通过等离子体蚀刻对所述第三膜进行蚀刻,
其中,为了使所述第三开口的宽度比所述第一开口的宽度窄并且将所述第二开口形成为该第二开口的靠所述第三开口侧的宽度比该第二开口的靠所述第一开口侧的宽度窄的锥形状,在对所述第一膜进行蚀刻的所述工序、对所述第二膜进行蚀刻的所述工序以及对所述第三膜进行蚀刻的所述工序各自的等离子体蚀刻中利用含氟和氢的处理气体的等离子体,至少在对所述第二膜进行蚀刻的所述工序中,将所述基板的温度设定为20℃以下的温度,
所述第二开口的所述锥形状是由从所述处理气体中的氟和氢以及所述第二膜中的硅和氮生成且附着于所述第二开口的表面的氟硅酸铵的堆积物形成的,
所述处理气体是包含有含氟气体和含氢气体的混合气体,
所述含氟气体不含碳,以及
所述含氢气体是氢气。
2.根据权利要求1所述的蚀刻方法,其特征在于,
至少在对所述第二膜进行蚀刻的所述工序中,将所述基板的温度设定为-30℃以下的温度。
3.根据权利要求1或者2所述的蚀刻方法,其特征在于,
所述第一膜以及所述第三膜分别是含硅膜,不含氮。
4.根据权利要求3所述的蚀刻方法,其特征在于,
所述第一膜以及所述第三膜分别包含氧化硅膜、含硅的低介电常数膜、碳化硅膜中的任一种膜。
5.根据权利要求1所述的蚀刻方法,其特征在于,
所述含氟气体是CF4气体、C4F8气体、CHF3气体、CH2F2气体或者SF6气体。
6.根据权利要求1或者2所述的蚀刻方法,其特征在于,
所述处理气体所包含的氮原子的浓度为10at.%以下。
7.根据权利要求1或者2所述的蚀刻方法,其特征在于,
所述基板还具有在所述基底区域上设置并且被所述第三膜覆盖的两个栅极区域,
所述基底区域包含掺杂了杂质的半导体区域,该半导体区域位于所述第三膜的、处于所述两个栅极区域之间的局部区域的下侧,
所述第三开口形成于所述局部区域。
8.根据权利要求1或者2所述的蚀刻方法,其特征在于,
所述基板还包含两个布线区域,
所述基底区域包含设置在所述两个布线区域之间的栅极区域,该栅极区域位于所述第三膜的、处于所述两个布线区域之间的局部区域的下侧,
所述第三开口形成于所述局部区域。
9.根据权利要求1或者2所述的蚀刻方法,其特征在于,
至少在对所述第二膜进行蚀刻的所述工序中,将支承所述基板的支承台的下部电极中的自偏压电位的绝对值设定为2100V以下。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102403183A (zh) * | 2010-09-15 | 2012-04-04 | 东京毅力科创株式会社 | 等离子体蚀刻处理装置及其方法和半导体元件制造方法 |
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WO2017164089A1 (ja) * | 2016-03-25 | 2017-09-28 | 日本ゼオン株式会社 | プラズマエッチング方法 |
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US20020003126A1 (en) * | 1999-04-13 | 2002-01-10 | Ajay Kumar | Method of etching silicon nitride |
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CN103828028A (zh) * | 2011-09-05 | 2014-05-28 | Spp科技股份有限公司 | 等离子体蚀刻方法 |
WO2017164089A1 (ja) * | 2016-03-25 | 2017-09-28 | 日本ゼオン株式会社 | プラズマエッチング方法 |
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