KR20190083982A - 에칭 방법 - Google Patents

에칭 방법 Download PDF

Info

Publication number
KR20190083982A
KR20190083982A KR1020190000318A KR20190000318A KR20190083982A KR 20190083982 A KR20190083982 A KR 20190083982A KR 1020190000318 A KR1020190000318 A KR 1020190000318A KR 20190000318 A KR20190000318 A KR 20190000318A KR 20190083982 A KR20190083982 A KR 20190083982A
Authority
KR
South Korea
Prior art keywords
film
opening
gas
etching
substrate
Prior art date
Application number
KR1020190000318A
Other languages
English (en)
Inventor
야스타카 하마
신야 모리키타
키요히토 이토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190083982A publication Critical patent/KR20190083982A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32541—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/3255—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32568—Relative arrangement or disposition of electrodes; moving means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H01J37/32642—Focus rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/002—Cooling arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Magnetic Heads (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

에칭 방법을 제공한다. 일실시 형태의 에칭 방법은 제 1 ~ 제 3 막을 가지는 기판에 적용된다. 제 3 막은 하지 영역 상에 마련되어 있고, 제 2 막은 제 3 막 상에 마련되어 있고, 제 1 막은 제 2 막 상에 마련되어 있다. 제 2 막은 실리콘 및 질소를 포함한다. 제 1 ~ 제 3 막은 차례로 에칭된다. 제 1 ~ 제 3 막의 에칭에는 불소 및 수소를 포함하는 처리 가스의 플라즈마가 이용된다. 적어도 제 2 막의 에칭 중에는 기판의 온도가 20℃ 이하의 온도로 설정된다.

Description

에칭 방법 {ETCHING METHOD}
본 개시된 실시 형태는 에칭 방법에 관한 것이다.
전자 디바이스의 제조에 있어서는, 기판의 막에 개구를 형성하기 위하여 플라즈마 에칭이 실행된다. 플라즈마 에칭에서는, 마스크의 패턴이 막에 전사되어 막에 개구가 형성된다. 예를 들면, 에칭 대상의 막은 절연막이며, 당해 막에 형성된 개구에는 컨택트용의 도체가 매립된다. 이러한 플라즈마 에칭에 대해서는, 특허 문헌 1 및 특허 문헌 2에 기재되어 있다.
특허 문헌 1 및 특허 문헌 2에 기재된 플라즈마 에칭에서는, 막에 형성되는 개구의 폭을 좁히도록 막의 표면에 퇴적물이 형성된다. 구체적으로, C4F8와 같이 많은 탄소 원자를 가지는 분자를 포함하는 처리 가스가 이용되고, 탄소를 함유하는 퇴적물이 막 및 마스크 상에 형성되면서, 막이 에칭된다. 퇴적물을 막 및 마스크 상에 형성하면서 막을 에칭함으로써, 막의 상면으로부터의 거리의 증가에 수반하여 그 폭이 좁아지는 개구, 즉 테이퍼 형상의 개구가 형성된다.
일본특허공개공보 평08-199377호 일본특허공개공보 2010-245454호
상술한 바와 같이, 탄소를 함유하는 퇴적물을 형성하면서 막을 에칭하는 플라즈마 에칭에서는, 퇴적물에 의해 마스크의 개구 및 막에 형성된 개구 중 적어도 하나가 폐색되어, 에칭이 진행되지 않게 되는 경우가 있다. 따라서, 테이퍼 형상을 적어도 부분적으로 가지는 개구의 형성에 있어서, 에칭의 진행을 저해하지 않는 것이 요구된다.
일태양에 있어서는, 에칭 방법이 제공된다. 에칭 방법은 제 1 ~ 제 3 막을 가지는 기판에 적용된다. 제 3 막은 하지 영역 상에 마련되어 있고, 제 2 막은 제 3 막 상에 마련되어 있고, 제 1 막은 제 2 막 상에 마련되어 있다. 제 2 막은 실리콘 및 질소를 포함한다. 제 1 막 상에는 개구를 제공하는 마스크가 마련되어 있다. 에칭 방법은, (i) 마스크의 개구에 연속하는 제 1 개구를 제 1 막에 형성하기 위하여, 플라즈마 에칭에 의해 제 1 막을 에칭하는 공정과, (ii) 제 1 개구에 연속하는 제 2 개구를 제 2 막에 형성하기 위하여, 플라즈마 에칭에 의해 제 2 막을 에칭하는 공정과, (iii) 제 2 개구에 연속하는 제 3 개구를 제 3 막에 형성하기 위하여, 플라즈마 에칭에 의해 제 3 막을 에칭하는 공정을 포함한다. 제 3 개구의 폭을 제 1 개구의 폭보다 좁게 하고, 또한 제 2 개구를, 제 1 개구측의 상기 제 2 개구의 폭보다 제 3 개구측의 상기 제 2 개구의 폭이 좁아지도록 테이퍼 형상으로 형성하기 위하여, 제 1 막을 에칭하는 공정, 제 2 막을 에칭하는 공정 및 제 3 막을 에칭하는 공정의 각각의 플라즈마 에칭에서는, 불소 및 수소를 포함하는 처리 가스의 플라즈마가 이용되고, 적어도 제 2 막을 에칭하는 공정에 있어서, 기판의 온도가 20℃ 이하의 온도로 설정된다.
일태양에 따른 에칭 방법에서는, 불소 원자 또는 불소를 포함하는 분자의 활성종에 의해 제 1 ~ 제 3 막이 에칭된다. 또한, 20℃ 이하의 온도에서는, 제 2 막의 에칭 중에, 처리 가스 중의 불소 및 수소, 그리고, 제 2 막을 구성하는 실리콘 및 질소로부터, 규불화 암모늄이 생성되고, 상기 규불화 암모늄이, 제 2 막에 형성된 개구를 구획 형성하는 표면에 부착하여 퇴적물을 형성한다. 따라서, 제 2 막에 형성되는 제 2 개구가 테이퍼 형상이 된다. 또한 일태양에 따른 방법에서는, 탄소에 의존하지 않고, 퇴적물을 형성할 수 있다. 따라서, 에칭의 진행을 저해하는 퇴적물의 형성이 억제된다.
일실시 형태에서는, 적어도 제 2 막을 에칭하는 공정에 있어서, 기판의 온도가 -30℃ 이하의 온도로 설정되어도 된다.
일실시 형태에 있어서, 제 1 막 및 제 3 막의 각각은 실리콘 함유막이며, 질소를 포함하지 않는다. 일실시 형태에 있어서, 제 1 막 및 제 3 막의 각각은 실리콘 산화막, 실리콘 함유 저유전율막, 실리콘 카바이드막 중 어느 하나를 포함한다.
일실시 형태에 있어서, 처리 가스는 불소 함유 가스 및 수소 함유 가스를 포함하는 혼합 가스이다. 일실시 형태에 있어서, 불소 함유 가스는 CF4 가스, C4F8 가스, CHF3 가스, CH2F2 가스 또는 SF6 가스여도 된다. 일실시 형태에 있어서, 수소 함유 가스는 수소 가스여도 된다.
일실시 형태에 있어서, 처리 가스에 포함되는 질소 원자의 농도는 10 at.% 이하이다. 마스크가 유기 재료로 형성되어 있고, 처리 가스에 있어서의 질소의 농도가 높은 경우에는, 플라즈마 에칭 중에 마스크가 에칭된다. 따라서, 선택비가 낮아진다. 이 실시 형태에 의하면, 선택비의 저하가 억제된다.
일실시 형태에 있어서, 기판은 두 개의 게이트 영역을 더 가진다. 두 개의 게이트 영역은 하지 영역 상에 마련되어 있고, 또한 제 3 막에 의해 덮여 있다. 하지 영역은 불순물이 도핑된 반도체 영역을 포함한다. 반도체 영역은 두 개의 게이트 영역의 사이의 제 3 막의 부분 영역의 하측에 위치한다. 제 3 개구는 부분 영역에 형성된다. 이 실시 형태에 의하면, 비교적 큰 폭을 가지는 제 1 개구가 형성된다. 따라서, 제 1 ~ 제 3 개구에 하지 영역에의 컨택트용의 도체를 매립하는 것이 용이해진다. 또한, 제 2 개구가 테이퍼 형상으로 형성되고, 제 3 개구의 폭이 좁혀져 두 개의 게이트 영역의 각각과 제 3 개구와의 사이의 거리가 확보된다. 따라서, 두 개의 게이트 영역의 각각과 컨택트와의 사이에 비교적 큰 거리가 확보된다.
일실시 형태에 있어서, 기판은 두 개의 배선 영역을 더 가진다. 하지 영역은 게이트 영역을 포함한다. 게이트 영역은 두 개의 배선 영역의 사이에 마련되어 있다. 게이트 영역은 두 개의 배선 영역의 사이의 제 3 막의 부분 영역의 하측에 위치한다. 제 3 개구는 부분 영역에 형성된다. 이 실시 형태에 따르면, 비교적 큰 폭을 가지는 제 1 개구가 형성된다. 따라서, 제 1 ~ 제 3 개구에 하지 영역(게이트 영역)에의 컨택트용의 도체를 매립하는 것이 용이해진다. 또한, 제 2 개구가 테이퍼 형상으로 형성되고, 제 3 개구의 폭이 좁혀져 두 개의 배선 영역의 각각과 제 3 개구와의 사이의 거리가 확보된다. 따라서, 두 개의 배선 영역의 각각과 컨택트와의 사이에 비교적 큰 거리가 확보된다.
일실시 형태에서는, 적어도 제 2 막을 에칭하는 공정에 있어서, 기판을 지지하는 지지대의 하부 전극에 있어서의 자기 바이어스 전위의 절대치가 2100 V 이하로 설정되어도 된다.
이상 설명한 바와 같이, 테이퍼 형상을 적어도 부분적으로 가지는 개구의 형성에 있어서, 에칭의 진행이 저해되지 않는다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 2는 도 1에 나타내는 에칭 방법을 적용 가능한 일례의 기판의 일부 확대 단면도이다.
도 3은 도 1에 나타내는 에칭 방법의 실행에 이용하는 것이 가능한 일례의 플라즈마 처리 장치를 개략적으로 나타내는 도이다.
도 4는 도 1에 나타내는 에칭 방법의 공정(ST1)의 실행 후의 상태의 기판의 일부 확대 단면도이다.
도 5는 도 1에 나타내는 에칭 방법의 공정(ST2)의 실행 후의 상태의 기판의 일부 확대 단면도이다.
도 6은 도 1에 나타내는 에칭 방법의 공정(ST3)의 실행 후의 상태의 기판의 일부 확대 단면도이다.
도 7은 스토퍼막의 에칭 후의 상태의 기판의 일부 확대 단면도이다.
도 8은 도체의 매립 후의 상태의 기판의 일부 확대 단면도이다.
도 9는 도 1에 나타내는 에칭 방법을 적용 가능한 다른 일례의 기판의 일부 확대 단면도이다.
도 10은 도 1에 나타내는 에칭 방법의 적용 후의 상태의 다른 일례의 기판의 일부 확대 단면도이다.
도 11의 (a) 및 도 11의 (b)는 제 1 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있으며, 도 11의 (c) 및 도 11의 (d)는 제 2 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있으며, 도 11의 (e) 및 도 11의 (f)는 제 3 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있다.
도 12는 제 4 ~ 제 13 샘플의 관통홀의 테이퍼각을 나타내는 그래프이다.
이하, 도면을 참조하여 각종 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 흐름도이다. 도 1에 나타내는 에칭 방법(이하, '방법(MT)'이라고 함)에서는, 기판(W)의 제 1 ~ 제 3 막이 플라즈마 에칭에 의해 에칭된다. 도 2는 도 1에 나타내는 에칭 방법을 적용 가능한 일례의 기판의 일부 확대 단면도이다. 방법(MT)은 도 2에 나타내는 기판(W)에 적용될 수 있다.
도 2에 나타내는 기판(W)은 하지 영역(UR), 제 1 막(Fa), 제 2 막(Fb) 및 제 3 막(Fc)을 가지고 있다. 제 3 막(Fc)은 하지 영역(UR) 상에 마련되어 있다. 제 2 막(Fb)은 제 3 막(Fc) 상에 마련되어 있다. 제 1 막(Fa)은 제 2 막(Fb) 상에 마련되어 있다. 제 2 막(Fb)은 실리콘 및 질소를 포함한다. 제 2 막(Fb)은 예를 들면 실리콘 질화막(SiN막) 또는 실리콘 산질화막(SiON막)이다. 일실시 형태에 있어서, 제 1 막(Fa) 및 제 3 막(Fc)의 각각은 실리콘 함유막이며, 질소를 포함하지 않는다. 일실시 형태에 있어서, 제 1 막(Fa) 및 제 3 막(Fc)의 각각은, 실리콘 산화막, 실리콘 함유 저유전율막, 실리콘 카바이드막 중 어느 하나를 포함한다.
제 1 막(Fa) 상에는 마스크(MK)가 마련되어 있다. 마스크(MK)는 개구를 제공하고 있다. 마스크(MK)는, 제 1 ~ 제 3 막의 플라즈마 에칭에 의해 마스크(MK)에 대하여 선택적으로 제 1 ~ 제 3 막이 에칭되는 한, 임의의 재료로 형성될 수 있다. 일례에서는, 마스크(MK)는 유기막으로 형성되어 있어도 된다. 다른 예에서는, 마스크(MK)는 금속막으로 형성되어 있어도 된다.
가일층의 일례에서는, 마스크(MK)는 제 1 ~ 제 3 층을 가지는 적층체로 형성된다. 제 3 층은 유기막이며, 제 1 막(Fa) 상에 마련된다. 제 2 층은 실리콘을 함유하는 반사 방지막이며, 제 3 층 상에 마련된다. 제 1 층은 레지스트막이며, 제 2 층 상에 형성된다. 포토리소그래피 기술에 의한 제 1 층의 패터닝에 의해, 레지스트 마스크가 얻어진다. 그리고, 레지스트 마스크의 패턴을 제 2 층에 전사하도록, 제 2 층이 에칭된다. 제 2 층은, 플라즈마 처리 장치를 이용하여, 플루오르카본을 포함하는 처리 가스의 플라즈마에 의해 에칭될 수 있다. 이어서, 제 2 층의 패턴을 제 3 층에 전사하도록, 제 3 층이 에칭된다. 제 3 층은, 플라즈마 처리 장치를 이용하여, 질소 및 수소를 포함하는 처리 가스, 또는 산소를 포함하는 처리 가스 플라즈마에 의해 에칭될 수 있다. 제 3 층의 에칭에 의해, 레지스트 마스크는 제거될 수 있다. 따라서 일례에서는, 마스크(MK)는 에칭된 제 2 층 및 제 3 층을 포함한다.
기판(W)은 복수의 게이트 영역(GR) 및 스토퍼막(SF)을 더 가질 수 있다. 복수의 게이트 영역(GR)의 개수는 두 개 이상이다. 복수의 게이트 영역(GR)은 하지 영역(UR) 상에 마련되어 있다. 복수의 게이트 영역(GR)은 제 3 막(Fc)에 의해 덮여 있다. 하지 영역(UR)은 반도체 영역(DR)을 포함한다. 반도체 영역(DR)은 이웃하는 두 개의 게이트 영역(GR)의 사이의 제 3 막(Fc)의 부분 영역(Fcp)의 하측에 위치한다. 반도체 영역(DR)은 예를 들면 실리콘으로 형성되어 있다. 반도체 영역(DR)에는 제 1 도전형 또는 제 2 도전형의 불순물이 도핑되어 있다. 반도체 영역(DR)은 소스 영역 또는 드레인 영역이 된다. 스토퍼막(SF)은 복수의 게이트 영역(GR)의 각각과 제 3 막(Fc)의 사이 및 제 3 막(Fc)과 하지 영역(UR)의 사이에서 연장되어 있다. 스토퍼막(SF)은 제 3 막(Fc)의 플라즈마 에칭을 정지시키기 위한 막이며, 예를 들면 질화 실리콘으로 형성되어 있다.
방법(MT)의 실행에는 플라즈마 처리 장치가 이용된다. 도 3은 도 1에 나타내는 에칭 방법의 실행에 이용하는 것이 가능한 일례의 플라즈마 처리 장치를 개략적으로 나타내는 도이다. 도 3에 나타내는 플라즈마 처리 장치(1)는 용량 결합형 플라즈마 에칭 장치이다. 플라즈마 처리 장치(1)는 챔버(10)를 구비하고 있다. 챔버(10)는 그 안에 내부 공간(10s)을 제공하고 있다.
챔버(10)는 챔버 본체(12)를 포함하고 있다. 챔버 본체(12)는 대략 원통 형상을 가지고 있다. 내부 공간(10s)은 챔버 본체(12)의 내측에 제공되어 있다. 챔버 본체(12)는 예를 들면 알루미늄으로 형성되어 있다. 챔버 본체(12)의 내벽면에는 내부식성을 가지는 막이 처리되어 있다. 내부식성을 가지는 막은 산화 알루미늄, 산화 이트륨과 같은 세라믹으로 형성된 막일 수 있다.
챔버 본체(12)의 측벽에는 통로(12p)가 형성되어 있다. 기판(W)은 내부 공간(10s)과 챔버(10)의 외부와의 사이에서 반송될 때, 통로(12p)를 통과한다. 통로(12p)는 게이트 밸브(12g)에 의해 개폐 가능하게 되어 있다. 게이트 밸브(12g)는 챔버 본체(12)의 측벽을 따라 마련되어 있다.
챔버 본체(12)의 저부 상에는 지지부(13)가 마련되어 있다. 지지부(13)는 절연 재료로 형성되어 있다. 지지부(13)는 대략 원통 형상을 가지고 있다. 지지부(13)는 내부 공간(10s) 내에서 챔버 본체(12)의 저부로부터 상방으로 연장되어 있다. 지지부(13)는 지지대(14)를 지지하고 있다. 지지대(14)는 내부 공간(10s) 내에 마련되어 있다. 지지대(14)는 내부 공간(10s) 내에서 기판(W)을 지지하도록 구성되어 있다.
지지대(14)는 하부 전극(18) 및 정전 척(20)을 가지고 있다. 지지대(14)는 전극 플레이트(16)를 더 가질 수 있다. 전극 플레이트(16)는 예를 들면 알루미늄과 같은 도체로 형성되어 있으며, 대략 원반 형상을 가지고 있다. 하부 전극(18)은 전극 플레이트(16) 상에 마련되어 있다. 하부 전극(18)은 예를 들면 알루미늄과 같은 도체로 형성되어 있으며, 대략 원반 형상을 가지고 있다. 하부 전극(18)은 전극 플레이트(16)에 전기적으로 접속되어 있다.
정전 척(20)은 하부 전극(18) 상에 마련되어 있다. 정전 척(20)의 상면 상에는 기판(W)이 배치된다. 정전 척(20)은 본체 및 전극을 가진다. 정전 척(20)의 본체는 유전체로 형성되어 있다. 정전 척(20)의 전극은 막 형상의 전극이며, 정전 척(20)의 본체 내에 마련되어 있다. 정전 척(20)의 전극은 스위치(20s)를 개재하여 직류 전원(20p)에 접속되어 있다. 정전 척(20)의 전극에 직류 전원(20p)으로부터의 전압이 인가되면, 정전 척(20)과 기판(W)과의 사이에서 정전 인력이 발생한다. 발생한 정전 인력에 의해, 기판(W)은 정전 척(20)에 끌어당겨져, 정전 척(20)에 의해 유지된다.
하부 전극(18)의 주연부 상에는 기판(W)의 엣지를 둘러싸도록, 포커스 링(FR)이 배치된다. 포커스 링(FR)은 기판(W)에 대한 플라즈마 처리의 면내 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은 한정되는 것은 아니지만, 실리콘, 탄화 실리콘 또는 석영으로 형성될 수 있다.
하부 전극(18)의 내부에는 유로(18f)가 마련되어 있다. 유로(18f)에는 챔버(10)의 외부에 마련되어 있는 칠러 유닛(22)으로부터 배관(22a)을 거쳐 열 교환 매체(예를 들면 냉매)가 공급된다. 유로(18f)로 공급된 열 교환 매체는, 배관(22b)을 거쳐 칠러 유닛(22)으로 되돌려진다. 플라즈마 처리 장치(1)에서는, 정전 척(20) 상에 배치된 기판(W)의 온도가, 열 교환 매체와 하부 전극(18)과의 열 교환에 의해 조정된다.
플라즈마 처리 장치(1)에는 가스 공급 라인(24)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스(예를 들면 He 가스)를, 정전 척(20)의 상면과 기판(W)의 이면과의 사이로 공급한다.
플라즈마 처리 장치(1)는 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은 지지대(14)의 상방에 마련되어 있다. 상부 전극(30)은 부재(32)를 개재하여 챔버 본체(12)의 상부에 지지되어 있다. 부재(32)는 절연성을 가지는 재료로 형성되어 있다. 상부 전극(30)과 부재(32)는 챔버 본체(12)의 상부 개구를 닫고 있다.
상부 전극(30)은 천판(34) 및 지지체(36)를 포함할 수 있다. 천판(34)의 하면은 내부 공간(10s)측의 하면이며, 내부 공간(10s)을 구획 형성하고 있다. 천판(34)은 줄열이 적은 저저항의 도전체 또는 반도체로 형성될 수 있다. 천판(34)에는 복수의 가스 토출홀(34a)이 형성되어 있다. 복수의 가스 토출홀(34a)은 천판(34)을 그 판두께 방향으로 관통하고 있다.
지지체(36)는 천판(34)을 착탈 가능하게 지지한다. 지지체(36)는 알루미늄과 같은 도전성 재료로 형성된다. 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 지지체(36)에는 복수의 가스홀(36b)이 형성되어 있다. 복수의 가스홀(36b)은 가스 확산실(36a)로부터 하방으로 연장되어 있다. 복수의 가스홀(36b)은 복수의 가스 토출홀(34a)에 각각 연통하고 있다. 지지체(36)에는 가스 도입구(36c)가 형성되어 있다. 가스 도입구(36c)는 가스 확산실(36a)에 접속하고 있다. 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(41), 유량 제어기군(42) 및 밸브군(43)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 방법(MT)에서 이용되는 복수의 가스의 소스를 포함하고 있다. 밸브군(41) 및 밸브군(43)의 각각은 복수의 개폐 밸브를 포함하고 있다. 유량 제어기군(42)은 복수의 유량 제어기를 포함하고 있다. 유량 제어기군(42)의 복수의 유량 제어기의 각각은 매스 플로우 컨트롤러 또는 압력 제어식의 유량 제어기이다. 가스 소스군(40)의 복수의 가스 소스의 각각은 밸브군(41)의 대응의 개폐 밸브, 유량 제어기군(42)의 대응의 유량 제어기, 및 밸브군(43)의 대응의 개폐 밸브를 개재하여 가스 공급관(38)에 접속되어 있다.
플라즈마 처리 장치(1)에서는, 챔버 본체(12)의 내벽면을 따라 실드(46)가 착탈 가능하게 마련되어 있다. 실드(46)는 지지부(13)의 외주에도 마련되어 있다. 실드(46)는 챔버 본체(12)에 에칭 부생물이 부착되는 것을 방지한다. 실드(46)는 예를 들면 알루미늄으로 형성된 모재의 표면에 내부식성을 가지는 막을 형성함으로써 구성된다. 내부식성을 가지는 막은, 산화 이트륨과 같은 세라믹으로 형성된 막일 수 있다.
지지부(13)와 챔버 본체(12)의 측벽과의 사이에는 배플 플레이트(48)가 마련되어 있다. 배플 플레이트(48)는 예를 들면 알루미늄으로 형성된 모재의 표면에 내부식성을 가지는 막을 형성함으로써 구성된다. 내부식성을 가지는 막은 산화 이트륨과 같은 세라믹으로 형성된 막일 수 있다. 배플 플레이트(48)에는 복수의 관통홀이 형성되어 있다. 배플 플레이트(48)의 하방, 또한 챔버 본체(12)의 저부에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 가지고 있다.
플라즈마 처리 장치(1)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 제 1 고주파를 발생하는 전원이다. 제 1 고주파는 플라즈마의 생성에 적합한 주파수를 가진다. 제 1 고주파의 주파수는 예를 들면 27 MHz ~ 100 MHz의 범위 내의 주파수이다. 제 1 고주파 전원(62)은 정합기(66) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(18)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다. 또한, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은 제 2 고주파를 발생하는 전원이다. 제 2 고주파는 제 1 고주파의 주파수보다 낮은 주파수를 가진다. 제 1 고주파와 함께 제 2 고주파가 이용되는 경우에는, 제 2 고주파는 기판(W)에 이온을 인입하기 위한 바이어스용의 고주파로서 이용된다. 제 2 고주파의 주파수는 예를 들면 400 kHz ~ 13.56 MHz의 범위 내의 주파수이다. 제 2 고주파 전원(64)은 정합기(68) 및 전극 플레이트(16)를 개재하여 하부 전극(18)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(18)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다. 또한, 제 1 고주파를 이용하지 않고, 제 2 고주파를 이용하여, 즉 단일의 고주파만을 이용하여 플라즈마를 생성해도 된다. 이 경우에는, 제 2 고주파의 주파수는 13.56 MHz보다 큰 주파수, 예를 들면 40 MHz여도 된다. 이 경우에는, 플라즈마 처리 장치(1)는 제 1 고주파 전원(62) 및 정합기(66)를 구비하고 있지 않아도 된다.
플라즈마 처리 장치(1)는 직류 전원(70)을 더 구비할 수 있다. 직류 전원(70)은 상부 전극(30)에 접속되어 있다. 직류 전원(70)은 음의 직류 전압을 발생하고, 당해 직류 전압을 상부 전극(30)에 인가하도록 구성되어 있다.
플라즈마 처리 장치(1)는 제어부(80)를 더 구비할 수 있다. 제어부(80)는 프로세서, 메모리와 같은 기억부, 입력 장치, 표시 장치, 신호의 입출력 인터페이스 등을 구비하는 컴퓨터일 수 있다. 제어부(80)는 플라즈마 처리 장치(1)의 각 부를 제어한다. 제어부(80)에서는 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(1)를 관리하기 위하여 커멘드의 입력 조작 등을 행할 수 있다. 또한, 제어부(80)에서는 표시 장치에 의해, 플라즈마 처리 장치(1)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(80)의 기억부에는 제어 프로그램 및 레시피 데이터가 저장되어 있다. 제어 프로그램은 플라즈마 처리 장치(1)에서 각종 처리를 실행하기 위하여, 제어부(80)의 프로세서에 의해 실행된다. 제어부(80)의 프로세서가, 제어 프로그램을 실행하고, 레시피 데이터에 따라 플라즈마 처리 장치(1)의 각 부를 제어함으로써, 방법(MT)이 플라즈마 처리 장치(1)에서 실행된다.
이하, 방법(MT)이 플라즈마 처리 장치(1)를 이용하여 도 2에 나타내는 기판(W)에 적용되는 경우를 예로서, 방법(MT)에 대하여 설명한다. 이하의 설명에서는, 도 1과 더불어 도 4 ~ 도 8을 참조한다. 도 4는 도 1에 나타내는 에칭 방법의 공정(ST1)의 실행 후의 상태의 기판의 일부 확대 단면도이다. 도 5는 도 1에 나타내는 에칭 방법의 공정(ST2)의 실행 후의 상태의 기판의 일부 확대 단면도이다. 도 6은 도 1에 나타내는 에칭 방법의 공정(ST3)의 실행 후의 상태의 기판의 일부 확대 단면도이다. 도 7은 스토퍼막의 에칭 후의 상태의 기판의 일부 확대 단면도이다. 도 8은 도체의 매립 후의 상태의 기판의 일부 확대 단면도이다.
방법(MT)에서는, 기판(W)이 지지대(14) 상(정전 척(20) 상)에 배치되고, 정전 척(20)에 의해 유지된다. 방법(MT)에서는, 기판(W)이 지지대(14) 상에 배치된 상태로 공정(ST1), 공정(ST2) 및 공정(ST3)이 실행된다.
공정(ST1)에서는, 플라즈마 에칭에 의해 제 1 막(Fa)이 에칭된다. 공정(ST1)에서는, 내부 공간(10s)에 처리 가스가 공급된다. 공정(ST1)에서는, 내부 공간(10s) 내의 압력이 지정된 압력으로 설정되도록, 배기 장치(50)가 제어된다. 또한 공정(ST1)에서는, 제 1 고주파 및 제 2 고주파 중 적어도 하나가 공급됨으로써, 처리 가스의 플라즈마가 생성된다. 처리 가스의 플라즈마로부터의 이온 및 라디칼 중 적어도 하나에 의해, 제 1 막(Fa)이 에칭된다. 그 결과, 도 4에 나타내는 바와 같이, 마스크(MK)의 개구에 연속하는 제 1 개구(OP1)가 제 1 막(Fa)에 형성된다.
이어서, 공정(ST2)이 실행된다. 공정(ST2)에서는, 플라즈마 에칭에 의해 제 2 막(Fb)이 에칭된다. 공정(ST2)에서는, 내부 공간(10s)에 처리 가스가 공급된다. 공정(ST2)에서는, 내부 공간(10s) 내의 압력이 지정된 압력으로 설정되도록, 배기 장치(50)가 제어된다. 또한 공정(ST2)에서는, 제 1 고주파 및 제 2 고주파 중 적어도 하나가 공급됨으로써, 처리 가스의 플라즈마가 생성된다. 처리 가스의 플라즈마로부터의 이온 및 라디칼 중 적어도 하나에 의해, 제 2 막(Fb)이 에칭된다. 그 결과, 도 5에 나타내는 바와 같이, 제 1 개구(OP1)에 연속하는 제 2 개구(OP2)가 제 2 막(Fb)에 형성된다.
이어서, 공정(ST3)이 실행된다. 공정(ST3)에서는, 플라즈마 에칭에 의해 제 3 막(Fc)이 에칭된다. 공정(ST3)에서는, 내부 공간(10s)에 처리 가스가 공급된다. 공정(ST3)에서는, 내부 공간(10s) 내의 압력이 지정된 압력으로 설정되도록, 배기 장치(50)가 제어된다. 또한 공정(ST3)에서는, 제 1 고주파 및 제 2 고주파 중 적어도 하나가 공급됨으로써, 처리 가스의 플라즈마가 생성된다. 처리 가스의 플라즈마로부터의 이온 및 라디칼 중 적어도 하나에 의해, 제 3 막(Fc)이 에칭된다. 그 결과, 도 6에 나타내는 바와 같이, 제 2 개구(OP2)에 연속하는 제 3 개구(OP3)가 제 3 막(Fc)에 형성된다.
방법(MT)에서는, 제 3 개구(OP3)의 폭을 제 1 개구(OP1)의 폭보다 좁게 하고, 또한 제 2 개구(OP2)를, 제 1 개구(OP1)측의 제 2 개구(OP2)의 폭보다 제 3 개구(OP3)측의 제 2 개구(OP2)의 폭이 좁아지도록 테이퍼 형상으로 형성한다. 이 때문에, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각의 플라즈마 에칭에서는, 불소 및 수소를 포함하는 처리 가스의 플라즈마가 이용된다.
일실시 형태에서는, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스는 불소 함유 가스 및 수소 함유 가스를 포함하는 혼합 가스이다. 불소 함유 가스는 탄소를 함유하지 않거나 낮은 탄소 함유 비율을 가지는 가스이다. 불소 함유 가스는 C4F6 가스, C5F6 가스와 같은 높은 탄소 함유를 가지는 가스가 아니며, 예를 들면 CF4 가스, C4F8 가스, CHF3 가스, CH2F2 가스 또는 SF6 가스이다. 수소 함유 가스는 예를 들면 수소 가스(H2 가스)이다.
공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스는 질소를 포함하고 있어도 된다. 예를 들면, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스는 질소 가스(N2 가스) 및 NF3 가스 중 적어도 하나를 포함하고 있어도 된다. 그러나, 마스크(MK)의 에칭을 억제하기 위하여, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스 중의 질소의 농도는 낮은 농도로 설정된다. 혹은, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스에는 질소를 포함할 수 없다. 일실시 형태에 있어서, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에서 이용되는 처리 가스 중의 질소 원자의 농도는 낮으며, 예를 들면 10 at.% 이하이다.
또한 적어도 공정(ST2)에서는, 기판(W)의 온도가 20℃ 이하의 온도로 설정된다. 공정(ST2)에 있어서의 기판(W)의 온도는 -30℃ 이하여도 된다. 공정(ST1) 및 공정(ST3)에 있어서도, 기판(W)의 온도가 20℃ 이하의 온도로 설정되어도 된다. 공정(ST1) 및 공정(ST3)에 있어서의 기판(W)의 온도는 -30℃ 이하여도 된다.
일실시 형태에서는, 적어도 공정(ST2)에 있어서의 하부 전극(18)의 자기 바이어스 전위가 -2100 V 이상의 전위로 설정된다. 즉, 일실시 형태에서는, 적어도 공정(ST2)에 있어서의 하부 전극(18)의 음극성의 자기 바이어스 전위의 절대치가 2100 V 이하로 설정된다. 자기 바이어스 전위는 하부 전극(18)에 있어서의 고주파의 전력에 의해 조정될 수 있다. 또한 공정(ST1) 및 공정(ST3)에 있어서도, 하부 전극(18)의 자기 바이어스 전위가, 공정(ST2)에 있어서의 하부 전극(18)의 자기 바이어스 전위와 실질적으로 동일한 전위로 설정되어 있어도 된다.
방법(MT)에서는, 공정(ST2)의 실행 후에, 제 3 개구(OP3)에 연속하는 제 4 개구(OP4)를 형성하기 위하여, 스토퍼막(SF)이 에칭되어도 된다(도 7 참조). 스토퍼막(SF)은, 예를 들면 하이드로 플루오르카본을 포함하는 처리 가스의 플라즈마에 의해 에칭된다. 이러한 후에, 마스크(MK)가 제거되고, 제 1 ~ 제 4 개구 내에 도체가 매립된다. 제 1 ~ 제 4 개구에 매립된 도체는, 반도체 영역(DR)에의 컨택트(CT)를 형성한다(도 8 참조).
이상 설명한 바와 같이, 방법(MT)에서는, 불소 원자 또는 불소를 포함하는 분자의 활성종에 의해 제 1 ~ 제 3 막이 에칭된다. 또한 20℃ 이하의 온도에서는, 제 2 막의 에칭 중에, 처리 가스 중의 불소 및 수소, 그리고 제 2 막을 구성하는 실리콘 및 질소로부터 규불화 암모늄이 생성되고, 당해 규불화 암모늄이 제 2 막(Fb)에 형성된 개구를 구획 형성하는 표면에 부착되어 퇴적물(DP)을 형성한다(도 5를 참조). 따라서, 제 2 막(Fb)에 형성되는 제 2 개구(OP2)가 테이퍼 형상이 된다. 또한 방법(MT)에서는, 탄소에 의존하지 않고 퇴적물(DP)을 형성할 수 있다. 따라서, 에칭의 진행을 저해하는 퇴적물의 형성이 억제된다.
일실시 형태에서는, 상술한 바와 같이, 공정(ST1), 공정(ST2) 및 공정(ST3)의 각각에 있어서 이용되는 처리 가스 중의 질소 원자의 농도는 10 at.% 이하이다. 마스크(MK)가 유기 재료로 형성되어 있고, 처리 가스에 있어서의 질소의 농도가 높은 경우에는, 플라즈마 에칭 중에 마스크(MK)가 에칭된다. 따라서, 선택비가 낮아진다. 이 실시 형태에 의하면, 선택비의 저하가 억제된다. 또한 방법(MT)에서는, 제 2 막(Fb)에 포함되는 질소가 규불화 암모늄의 생성에 이용되므로, 처리 가스에 질소가 포함되지 않거나, 처리 가스 중의 질소 원자의 농도가 낮아도 된다.
일실시 형태에서는, 상술한 바와 같이, 공정(ST2)에 있어서의 하부 전극(18)의 자기 바이어스 전위가 -2100 V 이상의 전위로 설정된다. 그 결과, 공정(ST2)에 있어서의 이온의 에너지가 저감되고, 제 2 개구(OP2)의 테이퍼각이 보다 작아진다. 또한 테이퍼각은, 제 1 ~ 제 3 막의 각각의 막두께 방향에 수직인 면에 대하여, 개구를 구획 형성하는 면이 이루는 각도이다. 테이퍼각이 90도인 경우에는, 개구는 테이퍼 형상을 가지고 있지 않고, 수직으로 형성되어 있다. 한편, 테이퍼 형상을 가지는 개구는 90도보다 작은 각도를 가진다.
이상, 각종 실시 형태에 대하여 설명해 왔지만, 상술한 실시 형태에 한정되지 않고 각종 변형 태양을 구성 가능하다. 예를 들면, 방법(MT)은 유도 결합형의 플라즈마 처리 장치, 마이크로파와 같은 표면파에 의해 처리 가스를 여기시키는 플라즈마 처리 장치와 같이, 임의의 플라즈마 처리 장치를 이용하여 실행되어도 된다.
또한, 방법(MT)이 적용되는 기판(W)은 하지 영역, 제 1 ~ 제 3 막 및 마스크를 가지고 있으면 되며, 도 2에 나타낸 기판에 한정되는 것은 아니다. 이하, 도 9 및 도 10을 참조한다. 도 9는 도 1에 나타내는 에칭 방법을 적용 가능한 다른 일례의 기판의 일부 확대 단면도이다. 도 10은 도 1에 나타내는 에칭 방법의 적용 후의 상태의 다른 일례의 기판의 일부 확대 단면도이다.
방법(MT)은, 도 9에 나타내는 기판(W)에도 적용 가능하다. 도 9에 나타내는 기판(W)은 마스크(MK), 하지 영역(UR), 제 1 막(Fa), 제 2 막(Fb) 및 제 3 막(Fc)을 가진다. 도 9에 나타내는 기판(W)은 베이스 영역(BR), 복수의 배선 영역(WR) 및 스토퍼막(SF)을 더 가진다. 베이스 영역(BR)은 예를 들면 실리콘으로 형성되어 있다. 도 9에 나타내는 기판(W)에 있어서, 하지 영역(UR)은 게이트 영역이며, 베이스 영역(BR) 상에 마련되어 있다. 하지 영역(UR)은 다결정 실리콘 또는 도체로 형성되어 있다. 복수의 배선 영역(WR)은 베이스 영역(BR) 상에 마련되어 있다. 하지 영역(UR)은 이웃하는 두 개의 배선 영역(WR)의 사이에 마련되어 있다. 베이스 영역(BR) 내, 또한 배선 영역(WR)의 하측에는 불순물이 도핑된 반도체 영역(DR)이 마련되어 있다. 이웃하는 두 개의 배선 영역(WR) 중 일방의 하측에 마련된 반도체 영역(DR)은 소스 영역이다. 이웃하는 두 개의 배선 영역(WR) 중 타방의 하측에 마련된 반도체 영역(DR)은 드레인 영역이다. 반도체 영역(DR) 상 또한 배선 영역(WR)의 양측에는 절연막(IF)이 연장되어 있다.
제 3 막(Fc)은 하지 영역(UR) 상에 마련되어 있다. 제 3 막(Fc)은 실리콘 산화막이다. 제 3 막(Fc)은 하지 영역(UR)을 덮도록 마련되어 있다. 즉, 하지 영역(UR)은, 두 개의 배선 영역(WR)의 사이의 제 3 막(Fc)의 부분 영역(Fcp)의 하측에 위치하고 있다. 제 3 막(Fc)과 하지 영역(UR)의 사이에는 스토퍼막(SF)이 연장되어 있다. 스토퍼막(SF)은 예를 들면 질화 실리콘으로 형성되어 있다. 제 2 막(Fb)은 제 3 막(Fc) 상에 마련되어 있다. 제 2 막(Fb)은 실리콘 및 질소를 포함한다. 제 1 막(Fa)은 제 2 막(Fb) 상에 마련되어 있다. 제 1 막(Fa)은 실리콘 산화막이다. 마스크(MK)는 도 2의 기판(W)의 마스크(MK)와 동일한 마스크이다. 마스크(MK)는 하지 영역(UR) 상에 개구를 제공하도록 패터닝되어 있다. 배선 영역(WR)의 각각의 위에는 제 1 막(Fa) 및 제 2 막(Fb)을 관통하여, 대응의 배선 영역(WR)에 접속하는 컨택트(CTW)가 형성되어 있다.
도 9에 나타내는 기판(W)에 대하여 방법(MT)이 적용되면, 도 10에 나타내는 바와 같이, 공정(ST1)에 있어서 제 1 막(Fa)에 제 1 개구(OP1)가 형성되고, 공정(ST2)에 있어서 제 2 막(Fb)에 제 2 개구(OP2)가 형성되고, 공정(ST3)에 있어서 제 3 막(Fc)에 제 3 개구(OP3)가 형성된다. 제 1 개구(OP1)는 마스크(MK)의 개구에 연속하고, 제 2 개구(OP2)는 제 1 개구(OP1)에 연속하고, 제 3 개구(OP3)는 제 2 개구(OP2)에 연속한다. 제 3 개구(OP3)의 폭은 제 1 개구(OP1)의 폭보다 좁다. 제 2 개구(OP2)는 제 1 개구(OP1)와 제 3 개구(OP3)와의 사이에서 테이퍼 형상을 가진다. 공정(ST3)이 실행된 후에, 도 10에 나타내는 기판(W)의 스토퍼막(SF)이 에칭되어, 제 3 개구(OP3)에 연속하는 제 4 개구가 스토퍼막(SF)에 형성되어도 된다. 스토퍼막(SF)은, 예를 들면 하이드로 플루오르카본을 포함하는 처리 가스의 플라즈마에 의해 에칭된다. 이러한 후에, 마스크(MK)가 제거되고, 제 1 ~ 제 4 개구 내에 도체가 매립되어도 된다. 제 1 ~ 제 4 개구에 매립된 도체는 하지 영역(UR)(게이트 영역)에의 컨택트를 형성한다.
이하, 방법(MT)의 평가를 위하여 행한 실험에 대하여 설명한다. 또한, 본 개시된 내용은 이하에 설명하는 실험에 의해 한정되는 것은 아니다.
(제 1 실험)
제 1 실험에서는, 제 1 ~ 제 3 샘플을 준비했다. 제 1 ~ 제 3 샘플의 각각은 그 표면을 구성하는 실리콘 질화막을 가지고 있었다. 제 1 실험에서는, 플라즈마 처리 장치(1)를 이용하여 제 1 ~ 제 3 샘플에 대한 플라즈마 처리를 행했다. 제 1 샘플의 플라즈마 처리에서는, 제 1 샘플의 온도를 저온으로 설정하고, 불소 및 수소를 포함하는 처리 가스를 이용했다. 제 2 샘플의 플라즈마 처리에서는, 제 2 샘플의 온도를 저온으로 설정하고, 불소를 포함하지만 수소를 포함하지 않는 처리 가스를 이용했다. 제 3 샘플의 플라즈마 처리에서는, 불소 및 수소를 포함하는 처리 가스를 이용했지만, 제 3 샘플의 온도를 비교적 높은 온도로 설정했다.
이하, 제 1 ~ 제 3 샘플에 대한 플라즈마 처리의 조건을 나타낸다.
<제 1 샘플에 대한 플라즈마 처리의 조건>
제 1 고주파 : 100 MHz, 2500 W
제 2 고주파 : 0.4 MHz, 1000 W
내부 공간(10s)의 압력 : 10.7 Pa(80 mTorr)
처리 가스 중의 각 가스의 유량 비율
SF6 가스 : 20 %
H2 가스 : 80 %
샘플의 온도 : -60℃
<제 2 샘플에 대한 플라즈마 처리의 조건>
제 1 고주파 : 100 MHz, 2500 W
제 2 고주파 : 0.4 MHz, 1000 W
내부 공간(10s)의 압력 : 10.7 Pa(80 mTorr)
처리 가스 중의 각 가스의 유량 비율
SF6 가스 : 100 %
샘플의 온도 : -60℃
<제 3 샘플에 대한 플라즈마 처리의 조건>
제 1 고주파 : 100 MHz, 2500 W
제 2 고주파 : 0.4 MHz, 1000 W
내부 공간(10s)의 압력 : 10.7 Pa(80 mTorr)
처리 가스 중의 각 가스의 유량 비율
SF6 가스 : 20 %
H2가스 : 80 %
샘플의 온도 : 25℃
제 1 실험에서는, X선 광전자 분광 분석에 의해, 처리 후의 제 1 ~ 제 3 샘플의 각각의 표면 분석을 행했다. 도 11의 (a) 및 도 11의 (b)는 제 1 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있고, 도 11의 (c) 및 도 11의 (d)는 제 2 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있고, 도 11의 (e) 및 도 11의 (f)는 제 3 샘플의 표면의 X선 광전자 분광 분석의 결과를 나타내고 있다. 도 11의 (a), 도 11의 (c) 및 도 11의 (e)의 각각은 F1s 스펙트럼을 나타내고 있다. 도 11의 (b), 도 11의 (d) 및 도 11의 (f)의 각각은 N1s 스펙트럼을 나타내고 있다.
도 11의 (a) 및 도 11의 (b)에 나타내는 바와 같이, 제 1 샘플에서는 불소(F), Si-N의 결합 및 (NH4)x의 각각의 피크가 관찰되었다. 따라서, 제 1 샘플의 표면에는 규불화 암모늄이 퇴적되어 있었던 것이 확인되었다. 한편 도 11의 (c), 도 11의 (d), 도 11의 (e) 및 도 11의 (f)에 나타내는 바와 같이, 제 2 샘플 및 3의 샘플에서는, 불소(F)의 피크는 작고, 또한 (NH4)x의 피크는 관찰되지 않았다. 따라서 제 2 샘플 및 제 3 샘플의 각각의 표면에는, 규불화 암모늄이 퇴적되어 있지 않았던 것이 확인되었다. 이상의 결과, 기판의 온도를 저온으로 설정하여, 불소 및 수소를 포함하는 처리 가스를 이용한 플라즈마 처리를 실리콘 및 질소를 포함하는 막에 대하여 실행함으로써, 당해 막 상에 규불화 암모늄을 퇴적시키는 것이 가능하다고 하는 것이 확인되었다.
(제 2 실험)
제 2 실험에서는, 제 4 ~ 제 13 샘플을 준비했다. 제 4 ~ 제 13 샘플의 각각은 실리콘 질화막 및 당해 실리콘 질화막 상에 마련된 마스크를 가지고 있었다. 제 2 실험에서는, 플라즈마 처리 장치(1)를 이용하여 제 4 ~ 제 13 샘플의 각각의 실리콘 질화막의 플라즈마 에칭을 행하여, 당해 실리콘 질화막에 관통홀을 형성했다. 제 4 ~ 제 8 샘플의 각각의 마스크는 그 폭이 작은 관통홀이 실리콘 질화막에 형성되도록 패터닝되어 있었다. 제 9 ~ 제 13 샘플의 각각의 마스크는 그 폭이 큰 관통홀이 실리콘 질화막에 형성되도록 패터닝되어 있었다. 제 2 실험에서는, 플라즈마 에칭의 실행 중의 제 4 ~ 제 13 샘플의 각각의 온도를 조정했다.
이하, 제 2 실험에 있어서의 플라즈마 에칭의 조건을 나타낸다.
<제 2 실험에 있어서의 플라즈마 에칭의 조건>
제 1 고주파 : 60 MHz, 0 W
제 2 고주파 : 40 MHz, 1400 W
내부 공간(10s)의 압력 : 3.3 Pa(25 mTorr)
처리 가스 중의 각 가스의 유량 비율
CF4 가스 : 20 %
NF3 가스 : 6 %
H2 가스 : 74 %
제 2 실험에서는, 제 4 ~ 제 13 샘플의 각각의 실리콘 질화막에 형성한 관통홀의 테이퍼각을 구했다. 그 결과를 도 12에 나타낸다. 도 12에 있어서, 횡축은 플라즈마 에칭의 실행 중의 샘플의 온도를 나타내고 있으며, 종축은 관통홀의 테이퍼각을 나타내고 있다. 도 12에 나타내는 바와 같이, 플라즈마 에칭 중의 샘플의 온도가 20℃ 이하이면, 테이퍼각이 90도보다 상당히 작아져 있었다. 또한, 플라즈마 에칭 중의 샘플의 온도가 -30℃ 이하이면, 테이퍼각이 90도보다 현저하게 작아져 있었다.
(제 3 실험)
제 3 실험에서는, 제 14 ~ 제 16 샘플을 준비했다. 제 14 ~ 제 16 샘플의 각각은, 실리콘 산화막 및 당해 실리콘 산화막 상에 마련된 마스크를 가지고 있었다. 마스크는 개구를 제공하는 유기 마스크였다. 제 3 실험에서는, 제 14 ~ 제 16의 각각의 샘플의 실리콘 산화막의 플라즈마 에칭을 행했다. 제 3 실험에서는, 제 14 ~ 제 16 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 가스의 유량 비율을 조정했다. 구체적으로, 제 14 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 가스의 유량 비율은 0 %이며, 제 15 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 가스의 유량 비율은 20 %이며, 제 16 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 가스의 유량 비율은 30 %였다. 제 14 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 원자의 농도는 0 at.%이며, 제 15 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 원자의 농도는 8.4 at.%이며, 제 16 샘플의 플라즈마 에칭에 이용한 처리 가스 중의 질소 원자의 농도는 12 at.%였다.
이하, 제 3 실험에 있어서의 플라즈마 에칭의 다른 조건을 나타낸다.
<제 3 실험에 있어서의 플라즈마 에칭의 조건>
제 1 고주파 : 60 MHz, 0 W
제 2 고주파 : 40 MHz, 1400 W
내부 공간(10s)의 압력 : 3.333 Pa(25 mTorr)
처리 가스 중의 각 가스의 유량 비율(질소 가스가 미첨가인 경우의 유량 비율)
CF4 가스 : 21 %
H2 가스 : 79 %
샘플의 온도 : -60℃
제 3 실험에서는, 플라즈마 에칭에 의한 마스크의 막두께의 감소량에 대한, 플라즈마 에칭에 의한 실리콘 산화막의 막두께의 감소량의 비의 값, 즉 선택비를 구했다. 그 결과, 제 14 샘플의 선택비는 대략 무한대의 값이며, 제 15 샘플의 선택비는 7이며, 제 16 샘플의 선택비는 5였다. 이 결과로부터, 처리 가스 중의 질소 원자의 농도가 10 at.% 이하이면, 5보다 큰 선택비를 얻는 것이 가능하다고 추측된다.
(제 4 실험)
제 4 실험에서는, 제 17 ~ 제 19 샘플을 준비했다. 제 17 ~ 제 19 샘플은 하지 영역, 제 1 ~ 제 3 막 및 마스크를 가지고 있었다. 제 3 막은 실리콘 산화막이며 하지 영역 상에 마련되어 있었다. 제 2 막은 실리콘 질화막이며 제 3 막 상에 마련되어 있었다. 제 1 막은 실리콘 산화막이며 제 2 막 상에 마련되어 있었다. 마스크는 개구를 제공하는 포토레지스트 마스크였다. 제 4 실험에서는, 플라즈마 처리 장치(1)를 이용하여 제 17 ~ 제 19 샘플의 각각의 제 1 ~ 제 3 막의 플라즈마 에칭을 행하고, 제 1 ~ 제 3 막에 제 1 ~ 제 3 개구를 각각 형성했다. 제 4 실험에서는, 제 17 ~ 제 19 샘플의 플라즈마 에칭 중의 제 2 고주파의 전력을 조정했다. 구체적으로, 제 17 샘플의 플라즈마 에칭에서는 제 2 고주파의 전력을 1 kW로 설정하고, 제 18 샘플의 플라즈마 에칭에서는 제 2 고주파의 전력을 3 kW로 설정하고, 제 19 샘플의 플라즈마 에칭에서는 제 2 고주파의 전력을 5 kW로 설정했다. 제 17 샘플의 플라즈마 에칭에서는 하부 전극(18)의 자기 바이어스 전위는 -1200 V이며, 제 18 샘플의 플라즈마 에칭에서는 하부 전극(18)의 자기 바이어스 전위는 -1650 V이며, 제 19 샘플의 플라즈마 에칭에서는 하부 전극(18)의 자기 바이어스 전위는 -2100 V였다.
이하, 제 4 실험에 있어서의 플라즈마 에칭의 다른 조건을 나타낸다.
<제 4 실험에 있어서의 플라즈마 에칭의 조건>
제 1 고주파 : 100 MHz, 2.3 kW
제 2 고주파 : 3 MHz
내부 공간(10s)의 압력 : 3.333 Pa(25 mTorr)
처리 가스 중의 각 가스의 유량 비율
H2 가스 : 45 %
CH2F2 가스 : 24 %
NF3 가스 : 24 %
SF6 가스 : 7 %
샘플의 온도 : -60℃
제 4 실험에서는, 제 17 ~ 제 19 샘플의 각각에 형성된 제 1 ~ 제 3 개구의 각각의 테이퍼각을 측정했다. 그 결과, 제 17 샘플의 제 1 ~ 제 3 개구의 테이퍼각은 각각, 87.5 도, 84.0 도, 87.7 도였다. 제 18 샘플의 제 1 ~ 제 3 개구의 테이퍼각은 각각 87.0 도, 84.9 도, 88.0 도였다. 또한, 제 19 샘플의 제 1 ~ 제 3 개구의 테이퍼각은 각각, 86.5 도, 84.9 도, 88.2 도였다. 즉, 제 17~ 제 19 샘플의 각각에 있어서, 제 1 개구의 테이퍼각 및 제 3 개구의 테이퍼각보다 제 2 개구의 테이퍼각은 상당히 작았다. 따라서, 하부 전극(18)의 자기 바이어스 전위가 -2100 V 이상이면(하부 전극(18)의 자기 바이어스 전위의 절대치가 2100 V 이하이면), 제 2 막에 형성되는 제 2 개구를 테이퍼 형상으로 형성하는 것이 가능하다고 하는 것이 확인되었다.
1 : 플라즈마 처리 장치
10 : 챔버
14 : 지지대
18 : 하부 전극
20 : 정전 척
50 : 배기 장치
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
W : 기판
Fa : 제 1 막
Fb : 제 2 막
Fc : 제 3 막
Fcp : 부분 영역
MK : 마스크
UR : 하지 영역
OP1 : 제 1 개구
OP2 : 제 2 개구
OP3 : 제 3 개구

Claims (11)

  1. 기판의 제 1 막, 제 2 막 및 제 3 막의 에칭 방법으로서, 상기 제 3 막은 하지 영역 상에 마련되어 있고, 상기 제 2 막은 상기 제 3 막 상에 마련되어 있고, 상기 제 1 막은 상기 제 2 막 상에 마련되어 있고, 상기 제 2 막은 실리콘 및 질소를 포함하고, 상기 제 1 막 상에는 개구를 제공하는 마스크가 마련되어 있고, 상기 에칭 방법은,
    상기 마스크의 상기 개구에 연속하는 제 1 개구를 상기 제 1 막에 형성하기 위하여, 플라즈마 에칭에 의해 상기 제 1 막을 에칭하는 공정과,
    상기 제 1 개구에 연속하는 제 2 개구를 상기 제 2 막에 형성하기 위하여, 플라즈마 에칭에 의해 상기 제 2 막을 에칭하는 공정과,
    상기 제 2 개구에 연속하는 제 3 개구를 상기 제 3 막에 형성하기 위하여, 플라즈마 에칭에 의해 상기 제 3 막을 에칭하는 공정
    을 포함하고,
    상기 제 3 개구의 폭을 상기 제 1 개구의 폭보다 좁게 하고, 또한 상기 제 2 개구를 상기 제 1 개구측의 상기 제 2 개구의 폭보다 상기 제 3 개구측의 상기 제 2 개구의 폭이 좁아지도록 테이퍼 형상으로 형성하기 위하여, 상기 제 1 막을 에칭하는 상기 공정, 상기 제 2 막을 에칭하는 상기 공정 및 상기 제 3 막을 에칭하는 상기 공정의 각각의 플라즈마 에칭에서는, 불소 및 수소를 포함하는 처리 가스의 플라즈마가 이용되고, 적어도 상기 제 2 막을 에칭하는 상기 공정에 있어서, 상기 기판의 온도가 20℃ 이하의 온도로 설정되는, 에칭 방법.
  2. 제 1 항에 있어서,
    적어도 상기 제 2 막을 에칭하는 상기 공정에 있어서, 상기 기판의 온도가 -30℃ 이하의 온도로 설정되는, 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 막 및 상기 제 3 막의 각각은 실리콘 함유막이며, 질소를 포함하지 않는, 에칭 방법.
  4. 제 3 항에 있어서,
    상기 제 1 막 및 상기 제 3 막의 각각은 실리콘 산화막, 실리콘 함유 저유전율막, 실리콘 카바이드막 중 어느 하나를 포함하는, 에칭 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 처리 가스는 불소 함유 가스 및 수소 함유 가스를 포함하는 혼합 가스인, 에칭 방법.
  6. 제 5 항에 있어서,
    상기 불소 함유 가스는 CF4 가스, C4F8 가스, CHF3 가스, CH2F2 가스 또는 SF6 가스인, 에칭 방법.
  7. 제 5 항에 있어서,
    상기 수소 함유 가스는 수소 가스인, 에칭 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 처리 가스에 포함되는 질소 원자의 농도는, 10 at.% 이하인, 에칭 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 상기 하지 영역 상에 마련되어 있고 또한 상기 제 3 막에 의해 덮인 두 개의 게이트 영역을 더 가지고,
    상기 하지 영역은 불순물이 도핑된 반도체 영역을 포함하고, 상기 반도체 영역은 상기 두 개의 게이트 영역의 사이의 상기 제 3 막의 부분 영역의 하측에 위치하고,
    상기 제 3 개구는 상기 부분 영역에 형성되는, 에칭 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 두 개의 배선 영역을 더 포함하고,
    상기 하지 영역은 상기 두 개의 배선 영역의 사이에 마련된 게이트 영역을 포함하고, 상기 게이트 영역은 상기 두 개의 배선 영역의 사이의 상기 제 3 막의 부분 영역의 하측에 위치하고,
    상기 제 3 개구는 상기 부분 영역에 형성되는, 에칭 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    적어도 상기 제 2 막을 에칭하는 상기 공정에 있어서, 상기 기판을 지지하는 지지대의 하부 전극에 있어서의 자기 바이어스 전위의 절대치가 2100 V 이하로 설정되는, 에칭 방법.
KR1020190000318A 2018-01-05 2019-01-02 에칭 방법 KR20190083982A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2018-000471 2018-01-05
JP2018000471A JP2019121685A (ja) 2018-01-05 2018-01-05 エッチング方法

Publications (1)

Publication Number Publication Date
KR20190083982A true KR20190083982A (ko) 2019-07-15

Family

ID=67140244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190000318A KR20190083982A (ko) 2018-01-05 2019-01-02 에칭 방법

Country Status (5)

Country Link
US (1) US10950458B2 (ko)
JP (1) JP2019121685A (ko)
KR (1) KR20190083982A (ko)
CN (1) CN110010466B (ko)
TW (1) TWI823888B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
CN111883426B (zh) * 2020-08-03 2021-10-08 长江存储科技有限责任公司 一种刻蚀方法以及三维存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08199377A (ja) 1995-01-24 1996-08-06 Sony Corp プラズマエッチング装置およびプラズマエッチング方法
JP2010245454A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020003126A1 (en) * 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
EP1557875A1 (en) * 2003-12-29 2005-07-27 STMicroelectronics S.r.l. Process for forming tapered trenches in a dielectric material
TWI495108B (zh) * 2008-07-31 2015-08-01 Semiconductor Energy Lab 半導體裝置的製造方法
US8969210B2 (en) * 2010-09-15 2015-03-03 Tokyo Electron Limited Plasma etching apparatus, plasma etching method, and semiconductor device manufacturing method
US9123542B2 (en) * 2011-09-05 2015-09-01 Spp Technologies Co., Ltd. Plasma etching method
US8735272B2 (en) * 2012-07-31 2014-05-27 GlobalFoundries, Inc. Integrated circuit having a replacement gate structure and method for fabricating the same
KR20180128901A (ko) * 2016-03-25 2018-12-04 니폰 제온 가부시키가이샤 플라즈마 에칭 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08199377A (ja) 1995-01-24 1996-08-06 Sony Corp プラズマエッチング装置およびプラズマエッチング方法
JP2010245454A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10950458B2 (en) 2021-03-16
TWI823888B (zh) 2023-12-01
CN110010466A (zh) 2019-07-12
CN110010466B (zh) 2023-07-11
TW201933477A (zh) 2019-08-16
JP2019121685A (ja) 2019-07-22
US20190214269A1 (en) 2019-07-11

Similar Documents

Publication Publication Date Title
TWI725072B (zh) 蝕刻方法
US11664236B2 (en) Method of etching film and plasma processing apparatus
WO2011108663A1 (ja) プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
KR20180051663A (ko) 원자 레벨 레졸루션 및 플라즈마 프로세싱 제어를 위한 방법들
KR100876010B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR20150023288A (ko) 레지스트 마스크의 처리 방법
US20210151301A1 (en) Method for etching film and plasma processing apparatus
KR20190083982A (ko) 에칭 방법
WO2012002027A1 (ja) エッチング方法及び装置
TWI809086B (zh) 蝕刻方法及電漿處理裝置
CN110021524B (zh) 蚀刻方法
US20220139719A1 (en) Etching method and plasma processing apparatus
JP7308110B2 (ja) シリコン酸化膜をエッチングする方法及びプラズマ処理装置
TWI843909B (zh) 電漿處理方法及電漿處理設備
CN110391140B (zh) 蚀刻方法和等离子体处理装置
TWI822918B (zh) 電漿處理方法及電漿處理裝置
TW202123334A (zh) 電漿處理方法及電漿處理設備
TW202044336A (zh) 基板處理方法及基板處理裝置
CN112599414A (zh) 基片处理方法、半导体器件的制造方法和等离子体处理装置
JP2021034503A (ja) エッチングする方法、デバイス製造方法、及びプラズマ処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal