JP2010245454A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関する。
近年、半導体デバイスの微細化により、隣接するゲート電極間距離は狭スペース化している。そのため、ゲート電極間の半導体表面に形成されている低抵抗拡散層とたとえば上層の配線層とを接続するコンタクトをゲート電極間に形成する場合、当該コンタクトがゲート電極と接続しないようにコンタクトホールを形成したい場合でも、コンタクトホール内に埋め込まれた導電物とゲート電極とがショートする危険性が大きくなっている。このようなショートを防ぐためには、コンタクトホールのホール径を縮小する必要がある。しかし、リソグラフィプロセスでレジストパターンの開口面積を制御性よく小さくしてデバイス微細化要求に応えようとしても限界がある。たとえば、リソグラフィプロセスでの開口径の限界が６０〜７０ｎｍでも、ホール径４０ｎｍ程度のコンタクトホールを形成する必要があることがある。このような場合、エッチング過程でコンタクトホールのホール径が徐々に縮小するようなエッチング条件でコンタクトホールを形成する必要がある。
引用文献１（特表２００７−５０５４９２号公報）には、形成したレジストパターンよりも寸法を縮小した形状を得る技術が記載されている。
一方、たとえばＳＲＡＭ（Static Random Access Memory）においては、拡散層とゲート電極とを一つのコンタクトホールで接続するシェアードコンタクトが使用されている。シェアードコンタクトは、一つのコンタクトホール内に拡散層とゲート電極の両方につながる部分を設ける構造で、微細化とコンタクトの低抵抗化を両立させるために用いられている。シェアードコンタクトは、ゲート電極や拡散層との接触領域を確保するため、ある程度以上の平面面積を有する構成とする必要がある。通常のコンタクトが平面視でほぼ真円（マスク上の形状は正方形）であるのに対して、シェアードコンタクトは楕円形となっており、通常のコンタクトよりも平面視での面積が大きい。
このように通常のコンタクトとシェアードコンタクトとは平面面積が異なるため、これらを形成するためのコンタクトホールの開口面積も異なる。そのため、通常のコンタクトのコンタクトホールとシェアードコンタクトのコンタクトホールとを同時に形成する場合、エッチング速度が異なる等の問題がある。
引用文献２（特開２００８−１２４１３３号公報）には、ゲート電極間で拡散層領域に接続されるコンタクトホールおよびゲート電極と拡散層に同時に接続されるシェアードコンタクトホールを同時に形成する技術が記載されている。ここでは、シェアードコンタクトを形成する領域に、第一のライナ膜および第二のライナ膜を重なるように成膜した積層体としている。これにより、シェアードコンタクト領域での過剰なエッチングを防止することができるとされている。
また、引用文献３（特開平０５−２８３３７４号公報）には、層間絶縁膜に高次フルオロカーボン化合物を用いて開口径の小さい接続孔と開口径の大きい接続孔とを形成する際のエッチングをジャストエッチング工程とオーバーエッチング工程の２段階に分けて行う例が記載されている。このような場合、開口径の小さい第１の接続孔の内部では炭素系ポリマーの燃焼除去効率が低下して過剰に堆積し易くなり、接続孔の側壁面のテーパー化や、エッチング速度の低下が起こり、残余部が残ってしまう。そのため、当該文献において、オーバーエッチング工程で、Ｏ２の含量比を減少させることにより炭素系ポリマーの堆積をローディング効果を助長しない程度に高め、かつＲＦパワー密度を低下させて入射イオン・エネルギーを低減させている。これにより、下層配線に対する選択性を高め、ダメージを低下させた条件で、開口径の小さい第１の接続孔内部の残余部を除去するようにしている。
特表２００７−５０５４９２号公報 特開２００８−１２４１３３号公報 特開平０５−２８３３７４号公報
しかし、通常のコンタクトのコンタクトホールとシェアードコンタクトのコンタクトホールとを同時に形成する場合、通常のコンタクトとゲート電極とのショートを防ぐとともにシェアードコンタクトにおけるゲート電極や拡散層との接触領域を充分に確保するのは困難だった。
図６を参照して説明する。半導体装置１０は、基板１と、基板１に形成された素子分離領域２および不純物拡散領域６（拡散層）と、基板１上に形成されたゲート絶縁膜１１、ゲート電極１２、サイドウォール１４、カバー絶縁膜２０、および層間絶縁膜２２を含む。
このような半導体装置１０に、エッチング過程でコンタクトホールのホール径が徐々に縮小するようなエッチング条件で、通常のコンタクトホールとシェアードコンタクトホールとを同時に形成する手順を説明する。まず、層間絶縁膜２２の上に、開口部３２および開口部３４が形成されたレジスト膜３０を形成し、レジスト膜３０をマスクとして、層間絶縁膜２２およびカバー絶縁膜２０をエッチングする。ここで、開口部３２は、通常のコンタクトホールを形成するための開口パターンで、開口部３４は、シェアードコンタクトホールを形成するための開口パターンである。開口部３４の方が開口部３２よりも開口面積が大きい。
ここで、エッチング過程でコンタクトホールのホール径が徐々に縮小するようなエッチング条件でコンタクトホールを形成する場合、コンタクトホールのホール径が大きいほど、テーパー角度が小さくなる傾向がある。つまり、コンタクトホール３８の方が、コンタクトホール３６よりも、テーパー角度が小さくなる。テーパー角度は、基板１表面とコンタクトホールの側壁とがなす角度の層間絶縁膜２２側（９０°以下）と定義する。図示した例では、コンタクトホール３８のテーパー角度θ４が、コンタクトホール３６のテーパー角度θ３よりも小さい。そのため、開口面積が大きいコンタクトホール３８の方がレジスト膜３０の開口部３４の開口面積とコンタクトホール３８の底面の開口面積との差（以降、加工変換差と記載する）が、コンタクトホール３６の加工変換差より大きくなってしまう。
つまり、コンタクトホール３８において、底面の面積が小さくなりすぎ、シェアードコンタクトにおけるゲート電極１２や拡散層６との接触領域４０を充分に確保することが困難になる場合が発生する。一方、全体的にテーパー角度が大きくなる条件でエッチングしようとすると、通常のコンタクトの底面の面積が大きくなりすぎ、通常のコンタクトとゲート電極とのショートを防ぐことが困難になる場合が発生する。また、コンタクトホール３６とコンタクトホール３８とを異なるエッチング条件で別々に形成しようとすると、リソグラフィによるパターン形成を２回行う必要が生じ、工程数が増大し、半導体装置のコスト増加を招く。
さらに、開口部３４の開口面積を大きくしようとすると、セル面積の増大につながるためデバイスの高集積化には不利となる。
本発明によれば、
基板と、
前記基板上にそれぞれゲート絶縁膜を介して形成された第１のゲート電極および第２のゲート電極と、
前記第１のゲート電極の側方に形成された第１の不純物拡散領域と、
前記第２のゲート電極の側方に形成された第２の不純物拡散領域と、
前記基板上の全面に形成された絶縁膜と、
前記第１の不純物拡散領域に接続するとともに、前記第１のゲート電極とは接続しないように前記絶縁膜に形成された第１のコンタクトと、
前記第２のゲート電極および前記第２の不純物拡散領域に共通して接続するように前記絶縁膜に形成された第２のコンタクトと、
を含み、
前記第１のコンタクトおよび前記第２のコンタクトは、それぞれ、前記絶縁膜の表面から前記基板に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、前記第２のコンタクトにおいてテーパー角度が変化する位置が、前記第１のコンタクトにおいてテーパー角度が変化する位置よりも前記基板に近い半導体装置が提供される。
本発明によれば、
基板上にそれぞれゲート絶縁膜を介して形成された第１のゲート電極および第２のゲート電極と、
前記第１のゲート電極の側方に形成された第１の不純物拡散領域と、
前記第２のゲート電極の側方に形成された第２の不純物拡散領域と、
前記基板上の全面に形成された絶縁膜と、
を含む半導体装置の前記絶縁膜上に、前記第１の不純物拡散領域に接続するとともに、前記第１のゲート電極とは接続しない第１のコンタクトホールを形成するための第１の開口部、および前記第２のゲート電極および前記第２の不純物拡散領域に共通して接続する第２のコンタクトホールを形成するための第２の開口部を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、第１のエッチング条件で前記絶縁膜を途中までエッチングする工程と、
前記絶縁膜を途中までエッチングする工程の後、前記第１のエッチング条件よりも、前記絶縁膜に形成されるコンタクトホールの径が前記基板に近づくにつれて縮小しやすい第２のエッチング条件で、前記絶縁膜をエッチングして、前記絶縁膜に前記第１のコンタクトホールおよび前記第２のコンタクトホールを形成する工程と、
を含む半導体装置の製造方法が提供される。
この構成によれば、シェアードコンタクトである第２のコンタクトにおいて、加工変換差を小さくできる。これにより、第２のコンタクトと第２の不純物拡散領域および第２のゲート電極との接触領域を確保しつつ、狭スペースの第１のゲート電極間に形成される第１のコンタクトと第１のゲート電極とのショートマージンを向上させることができる。これにより半導体装置の歩留まり安定性が向上する。
また、第１のコンタクトホールと第２のコンタクトホールとを、同時に１度のリソグラフィプロセスで形成できるため、工程数増加を防ぎ、製造コストを抑制することができる。また、セル面積の増大も防ぐことができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにすることができる。
本発明の実施の形態における半導体装置の構成を示す平面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 従来の問題点を説明するための断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を示す平面図である。図２は、図１のａ−ａ’断面およびｂ−ｂ’断面を示す断面図である。
半導体装置１００は、基板１０１と、基板１０１に形成された素子分離領域１０２と、素子分離領域１０２およびゲート電極構造により分離された第１の不純物拡散領域１０６ａおよび第２の不純物拡散領域１０６ｂと、基板１０１上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０を介して形成された第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂとを含む。ここで、不純物拡散領域（１０６ａ、１０６ｂ）はドーパントのイオン注入と活性加熱処理で形成されるが、素子分離領域１０２表面は絶縁物であり、ゲート電極（もしくはそれに代わるダミー構造）をマスクとしてイオン注入が行われるため、第１の不純物拡散領域１０６ａおよび第２の不純物拡散領域１０６ｂは、平面視で素子分離領域１０２とゲート電極（１１２ａ、１１２ｂ）で囲まれ、分離されることになる。半導体装置１００は、基板１０１上において、第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂの両側方にそれぞれ形成された、サイドウォール１１４と、基板１０１上の全面に形成されたカバー絶縁膜１２０と、カバー絶縁膜１２０上に形成された層間絶縁膜１２２（絶縁膜）と、層間絶縁膜１２２に形成された第１のコンタクト１２４および第２のコンタクト１２６とをさらに含む。図１では層間絶縁膜１２２を省略している。
ここで、第１の不純物拡散領域１０６ａは、第１のゲート電極１１２ａの両側方に形成されている。第１のコンタクト１２４は、第１の不純物拡散領域１０６ａに接続して設けられているが、第１のゲート電極１１２ａとは接続していない。第１のコンタクト１２４は、通常のコンタクトである。第２の不純物拡散領域１０６ｂは、第２のゲート電極１１２ｂの側方に形成されている。第２のコンタクト１２６は、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続して設けられる。第２のコンタクト１２６は、シェアードコンタクトである。
層間絶縁膜１２２の上面における平面視で、第２のコンタクト１２６の面積は第１のコンタクト１２４の面積よりも大きい。また、本実施の形態において、層間絶縁膜１２２の上面における平面視で、第１のコンタクト１２４の形状はほぼ真円であり、第２のコンタクト１２６は楕円形である。
本実施の形態において、第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１の方向に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有する。ここで、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。ここで、第２のコンタクト１２６におけるテーパー角度の変化する位置が、第２のゲート電極１１２ｂの上面よりも基板１０１に近い下方に存在する構成とすることができる。また、第１のコンタクト１２４におけるテーパー角度の変化する位置が、第１のゲート電極１１２ａの上面よりも基板１０１から遠い上方に存在する構成とすることができる。
ここで、第２のコンタクト１２６のテーパー角度θ２は、第１のコンタクト１２４のテーパー角度θ１よりも小さい構成とすることができる。なお、テーパー角度は、基板１０１表面とコンタクトホールの側壁とがなす角度の層間絶縁膜１２２側（９０°以下）と定義する。
本実施の形態において、第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面からテーパー角度が変化する途中の位置まではほぼ等しい径を有し、途中の位置から基板１０１の方向に向かうにつれて径が徐々に縮小する形状を有する構成とすることができる。
本実施の形態において、半導体装置１００は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とすることができる。また、基板１０１は、シリコン基板等の半導体基板とすることができる。
次に、図１から図５を参照して、本実施の形態における半導体装置１００の製造手順を説明する。
まず、既知のトランジスタ製造プロセスによって、基板１０１上に、トランジスタを形成する。具体的には、まず、基板１０１表面に溝を形成し、たとえば酸化シリコン等を埋込むことにより素子分離領域１０２を形成する。つづいて、基板１０１上の全面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、たとえば、酸化シリコン、酸窒化シリコン、Ｈｆ、Ｌａ、Ａｌ等を含有する化合物の酸化物や酸窒化物やシリケート、またはこれらの積層膜により構成することができる。次いで、ゲート絶縁膜１１０上にゲート電極を構成する導電膜を形成する。ゲート電極を構成する導電膜は、たとえば、ポリシリコン、アモルファスシリコン、Ｔｉ、Ｔａ、Ｗ等の金属を含有する化合物、またはこれらの積層膜により構成することができる。この後、導電膜を所定形状にパターニングして、第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂを含む複数のゲート電極を形成する。ここで、第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂの上面高さは略等しい構成とすることができる。ここで、基板１０１表面から第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂの上面までの高さは、たとえば５０ｎｍ以上１５０ｎｍ以下程度とすることができる。
つづいて、ゲート電極をマスクとして、基板１０１に不純物イオンを注入し、第１の不純物拡散領域１０６ａおよび第２の不純物拡散領域１０６ｂの一部となるＳＤエクステンション（ソースドレインエクステンション）領域を形成する。次いで、ゲート電極の両側方にサイドウォール１１４を形成する。サイドウォール１１４は、たとえば、酸化シリコン、窒化シリコン、またはこれらの積層膜により構成することができる。この後、ゲート電極およびサイドウォール１１４をマスクとして、基板１０１に不純物イオンを注入し、第１の不純物拡散領域１０６ａおよび第２の不純物拡散領域１０６ｂを含む複数の不純物拡散領域を形成する。
また、ここでは図示していないが、ゲート電極および不純物拡散層領域の各表面には、それぞれＷ，Ｔｉ，Ｃｏ，Ｎｉ等の材質からなる金属シリサイド層を形成することもできる。
つづいて、基板１０１上の全面にカバー絶縁膜１２０および層間絶縁膜１２２をこの順で形成する。カバー絶縁膜１２０は、たとえばシリコン窒化膜とすることができる。層間絶縁膜１２２は、たとえば酸化シリコンにより構成することができる。カバー絶縁膜１２０は、層間絶縁膜１２２のエッチングストッパ膜として機能する。ここで、カバー絶縁膜１２０の膜厚は、たとえば３０ｎｍ以上１００ｎｍ以下程度とすることができる。また、層間絶縁膜１２２の膜厚は、たとえば１５０ｎｍ以上４００ｎｍ以下程度とすることができる。
この後、層間絶縁膜１２２上に、リソグラフィプロセスにより、コンタクトホールを形成するための開口部が形成されたレジスト膜１３０を形成する。レジスト膜１３０には、第１のコンタクト１２４に対応するコンタクトホールを形成するための第１の開口部１３２と、第２のコンタクト１２６に対応するコンタクトホールを形成するための第２の開口部１３４とが設けられている（図３）。ここで、第２の開口部１３４の開口面積は、第１の開口部１３２の開口面積よりも大きい。開口面積比は、たとえば２．０以上とすることによって本発明の効果を充分に発揮させることができる。
なお、ここでは図示していないが、レジスト膜１３０は、反射防止膜（ＡＲＣ）を含むこともでき、また下層レジスト膜、ＳＯＧまたは酸化膜、反射防止膜、および上層レジスト膜等がこの順で積層された多層レジスト膜とすることもできる。
このような構成のレジスト膜１３０をマスクとして用いて、層間絶縁膜１２２をエッチングして第１のコンタクトホール１３６および第２のコンタクトホール１３８を形成する。本実施の形態において、第１のエッチング条件で層間絶縁膜１２２を途中までエッチングした後、第１のエッチング条件よりも、層間絶縁膜１２２に形成されるコンタクトホールの径が基板１０１に近づくにつれて縮小しやすい第２のエッチング条件で、層間絶縁膜１２２をエッチングする。この後、基板１０１表面や第２のゲート電極１１２ｂ表面にカバー絶縁膜１２０が残っている場合は、カバー絶縁膜１２０を除去する。これにより、層間絶縁膜１２２に、基板１０１に達する第１のコンタクトホール１３６および第２のコンタクトホール１３８を形成する。
まず、第１のエッチング条件で層間絶縁膜１２２を途中までエッチングする（図４）。第１のエッチング条件では、第１のコンタクトホール１３６および第２のコンタクトホール１３８が、それぞれ、レジスト膜１３０の第１の開口部１３２および第２の開口部１３４の開口面積を保つように層間絶縁膜１２２をエッチングする。つまり、第１のエッチング条件は、コンタクトホール側壁が垂直形状に近くなるようなエッチング条件とすることができる。
このとき、開口面積（ホール径）が大きいほど、マイクロローディング効果が大きいためにエッチングレートが高くなり、第１のコンタクトホール１３６よりも第２のコンタクトホール１３８の方が深く形成される。つまり、この段階で、第２のコンタクトホール１３８の深さｈ２は、第１のコンタクトホール１３６の深さｈ１よりも深い。本実施の形態において、第１のエッチング条件によるエッチングは、第１のコンタクトホール１３６の深さｈ１が第１のゲート電極１１２ａの上面の高さに到達する前、すなわち第１のコンタクトホール１３６の深さｈ１が第１のゲート電極１１２ａの上面の高さよりも高い段階で終了する。また、第１のエッチング条件によるエッチングは、第２のコンタクトホール１３８の深さｈ２が第２のゲート電極１１２ｂの上面の高さに到達した後、すなわち第２のコンタクトホール１３８の深さｈ２が第２のゲート電極１１２ｂの上面の高さよりも深いが、基板１０１にまで到達していない段階で終了することができる。
次いで、第２のエッチング条件で層間絶縁膜１２２をエッチングして、第１のコンタクトホール１３６および第２のコンタクトホール１３８をさらに深くする。第２のエッチング条件では、第１のコンタクトホール１３６および第２のコンタクトホール１３８の径が、それぞれ、基板１０１に近づくにつれて縮小するように層間絶縁膜１２２をエッチングする。第２のエッチング条件によるエッチングは、第１のコンタクトホール１３６および第２のコンタクトホール１３８が、カバー絶縁膜１２０または基板１０１に到達するまで行う。この後、基板１０１表面や第２のゲート電極１１２ｂ表面にカバー絶縁膜１２０が残っている場合は、カバー絶縁膜１２０をエッチングできる条件で、カバー絶縁膜１２０を除去する（図５）。この第２のエッチングの途中で第１のコンタクトホール１３６開口底部は第１のゲート電極１１２ａ高さに達するが、この時には径が縮小するエッチングになっていることにより、第１の開口部１３２と第１のゲート電極１１２ａが仮に平面視で重なるような目合せ状態になっていたとしても、ゲート電極１１２ａ上に開口部が形成されるのを避けることができる。
第１のエッチング条件によるエッチングを終了するタイミング、および第２のエッチング条件は、第１のコンタクト１２４が、隣接する第１のゲート電極１１２ａとショートしないように設定することができる。すなわち、最終的に形成される第１のコンタクトホール１３６が、隣接する第１のゲート電極１１２ａに達しないように設定することができる。たとえば、第２のエッチング条件を、第１のコンタクトホール１３６のテーパー角度が小さくなる条件とすることにより、第１のコンタクト１２４と第１のゲート電極１１２ａとがショートしないようにすることができる。また、たとえば第１のコンタクトホール１３６のテーパー角度が一定であれば、第１のエッチング条件によるエッチングを早く終了して、第２のエッチング条件でのエッチングを早く開始した方が、第１のコンタクト１２４と第１のゲート電極１１２ａとがショートしないようにすることができる。
第１のエッチング条件によるエッチングを終了するタイミングは、第１のコンタクトホール１３６および第２のコンタクトホール１３８のテーパー角度等によっても異なるが、たとえば、第１のコンタクトホール１３６の深さが第１のゲート電極１１２ａの上面の高さより５ｎｍから３０ｎｍ程度高い位置で、かつ、第２のコンタクトホール１３８の深さが第２のゲート電極１１２ｂの上面の高さより５ｎｍから４０ｎｍ程度低い位置の段階で終了することができる。
エッチング装置としては、たとえば、平行平板型ＲＩＥドライエッチング装置を用いることができる。また、第１のエッチング条件と第２のエッチング条件とは、たとえば、以下のようにして制御することができる。以下のいずれか、または複数を適宜組み合わせることができる。
（１）第１のエッチング条件において、第２のエッチング条件よりも圧力を高くする。
（２）第１のエッチング条件において、第２のエッチング条件よりもバイアスパワーを低くする。
（３）第１のエッチング条件および第２のエッチング条件において、エッチングガスとしてＣＦ系のガスと酸素とを用い、第２のエッチング条件において、第１のエッチング条件よりも酸素流量を少なくする。
この後、たとえばアッシング等によりレジスト膜１３０を除去する。つづいて、第１のコンタクトホール１３６および第２のコンタクトホール１３８内に導電材料を埋めこみ、コンタクトホール外部に露出した導電材料をＣＭＰ等で除去することにより、第１のコンタクト１２４および第２のコンタクト１２６を形成する。ここで、導電材料としては、たとえば、Ｗ、Ｃｕ等の金属を用いることができる。
（実施例）
図１から図５に示した構成と同様の半導体装置１００を製造した。ここで、基板１０１表面から第１のゲート電極１１２ａおよび第２のゲート電極１１２ｂの上面までの高さは、７０ｎｍとした。カバー絶縁膜１２０の膜厚を３０ｎｍ、層間絶縁膜１２２の膜厚を３００ｎｍとした。第２のコンタクト１２６に対応するコンタクトホールを形成するための第２の開口部１３４と、第１のコンタクト１２４に対応するコンタクトホールを形成するための第１の開口部１３２との面積比は２．３：1とした。
第１のエッチング条件および第２のエッチング条件は、以下のようにした。
第１のエッチング条件：圧力７０ｍＴｏｒｒ、バイアスパワー１５００Ｗ、Ｃ４Ｆ８ ２０ｓｃｃｍ、Ａｒ ５００ｓｃｃｍ、Ｏ２ ２０ｓｃｃｍ
第２のエッチング条件：圧力４０ｍＴｏｒｒ、バイアスパワー２０００Ｗ、Ｃ４Ｆ８ ２０ｓｃｃｍ、Ａｒ ５００ｓｃｃｍ、Ｏ２ １０ｓｃｃｍ
また、第１のコンタクトホール１３６が、第１のゲート電極１１２ａの上面の高さよりも１０ｎｍ高い深さでかつ、第２のコンタクトホール１３８が、第２のゲート電極１１２ｂの上面の高さよりも２０ｎｍ深い位置となった段階で、第１のエッチング条件によるエッチングを終了した。
このとき、第１のコンタクトホール１３６のテーパー角度θ１は８０°、第１のコンタクトホール１３６のホール底の径は、レジスト膜１３０の第１の開口部１３２の開口径よりも３０ｎｍ程度縮小した形状となった。
一方、第２のコンタクトホール１３８のテーパー角度θ２は７８°だった。ここで、第２のコンタクトホール１３８は、第２のエッチング条件でエッチングされる層間絶縁膜１２２の被エッチング膜厚が第１のコンタクトホール１３６に比べて少ない。そのため、テーパーによるホール径縮小の影響が小さくなる。ここでは、第２のコンタクトホール１３８のホール底の径（長径）は、レジスト膜１３０の第２の開口部１３４の開口径から２０ｎｍ程度の縮小に抑制することができた。これにより、第２のコンタクト１２６と第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂとの接触領域１４０を充分に確保することができた。
次に、本実施の形態における半導体装置１００およびその製造方法の効果を説明する。
引用文献３には、開口径が異なる接続孔を同時に形成する際に、ジャストエッチング工程とオーバーエッチング工程の２段階に分けて行う例が記載されている。しかし、引用文献３においては、オーバーエッチング工程における下層に対してのダメージを抑制することを目的としているだけで、本実施の形態で説明したようなに、途中でエッチング条件を異ならせてコンタクトの形状を制御することは行われていない。本実施の形態における半導体装置１００の第１のコンタクト１２４や第２のコンタクト１２６のような形状とするためには、エッチング条件やエッチング条件を変えるタイミングを適切に制御する必要がある。
本実施の形態において、２段階のエッチング条件を用いて、まず、たとえば９０°程度の、テーパー角度が大きくなる第１のエッチング条件で、第１のコンタクトホール１３６および第２のコンタクトホール１３８を形成し、所定のタイミングで第１のエッチング条件でのエッチングを終了する。ここで、開口面積の大きい第２のコンタクトホール１３８の方が第１のコンタクトホール１３６よりも深く形成される。その後、テーパー角度が小さくなるような第２のエッチング条件で、第１のコンタクトホール１３６および第２のコンタクトホール１３８の形成を完了する。
これにより、第２のコンタクトホール１３８においては、第２のエッチング条件でエッチングを行う被エッチング膜の膜厚が薄くなり、ホール径の縮小量を第１のコンタクトホール１３６よりも緩和することができる。一方、第１のコンタクトホール１３６においては、第２のエッチング条件でエッチングを行う被エッチング膜の膜厚が厚くなり、ホール径の縮小量を第２のコンタクトホール１３８よりも大きくできる。
そのため、本実施の形態の構成によれば、シェアードコンタクトである第２のコンタクト１２６において加工変換差を小さくできるとともに、第１のコンタクト１２４においては、下方のホール径を小さくすることができる。これにより、第２のコンタクト１２６と第２の不純物拡散領域１０６ｂおよび第２のゲート電極１１２ｂとの接触領域１４０を確保しつつ、狭スペースの第１のゲート電極１１２ａ間に形成される第１のコンタクト１２４と第１のゲート電極１１２ａとのショートマージンを向上させることができる。これにより半導体装置の歩留まり安定性が向上する。
また、第１のコンタクトホール１３６と第２のコンタクトホール１３８とを、同時に１度のリソグラフィプロセスで形成できるため、工程数増加を防ぎ、製造コストを抑制することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第１のコンタクト（面積の小さなコンタクト）を開口するに際して、垂直に近い形状となる第１のエッチング条件でエッチングを行い、開口底部高さがゲート電極上面に達する前に第２のエッチング条件（テーパー角の小さい条件）でエッチングを行い、開口底部高さがゲート電極上面を越えた後にテーパー角が９０度に近い第３のエッチング条件で行うことなども、本発明の思想に沿った実施形態である。
１００ 半導体装置
１０１ 基板
１０２ 素子分離領域
１０６ａ 第１の不純物拡散領域
１０６ｂ 第２の不純物拡散領域
１１０ ゲート絶縁膜
１１２ａ 第１のゲート電極
１１２ｂ 第２のゲート電極
１１４ サイドウォール
１２０ カバー絶縁膜
１２２ 層間絶縁膜
１２４ 第１のコンタクト
１２６ 第２のコンタクト
１３０ レジスト膜
１３２ 第１の開口部
１３４ 第２の開口部
１３６ 第１のコンタクトホール
１３８ 第２のコンタクトホール
１４０ 接触領域
θ１ テーパー角度
θ２ テーパー角度
ｈ１ 第１のコンタクトホール１３６の深さ
ｈ２ 第２のコンタクトホール１３８の深さ

Claims (17)

  1. 基板と、
    前記基板上にそれぞれゲート絶縁膜を介して形成された第１のゲート電極および第２のゲート電極と、
    前記第１のゲート電極の側方に形成された第１の不純物拡散領域と、
    前記第２のゲート電極の側方に形成された第２の不純物拡散領域と、
    前記基板上の全面に形成された絶縁膜と、
    前記第１の不純物拡散領域に接続するとともに、前記第１のゲート電極とは接続しないように前記絶縁膜に形成された第１のコンタクトと、
    前記第２のゲート電極および前記第２の不純物拡散領域に共通して接続するように前記絶縁膜に形成された第２のコンタクトと、
    を含み、
    前記第１のコンタクトおよび前記第２のコンタクトは、それぞれ、前記絶縁膜の表面から前記基板に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、前記第２のコンタクトにおいてテーパー角度が変化する位置が、前記第１のコンタクトにおいてテーパー角度が変化する位置よりも前記基板に近い半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のコンタクトおよび前記第２のコンタクトは、それぞれ、前記テーパー角度が変化する位置から、前記基板の方向に向かうにつれて径が縮小する形状を有する半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１のコンタクトおよび前記第２のコンタクトは、それぞれ、前記絶縁膜表面から前記テーパー角度が変化する位置までは、径が等しい形状を有する半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記絶縁膜の表面の平面視において、前記第２のコンタクトの面積が前記第１のコンタクトの面積よりも大きい半導体装置。
  5. 請求項１から４いずれかに記載の半導体装置において、
    前記第２のコンタクトにおける前記テーパー角度の変化する位置が、前記第２のゲート電極の上面よりも前記基板に近い下方にある半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記第１のコンタクトにおける前記テーパー角度の変化する位置が、前記第１のゲート電極の上面よりも前記基板から遠い上方にある半導体装置。
  7. 請求項５または６に記載の半導体装置において、
    前記第１のゲート電極の上面および前記第２のゲート電極の上面とが同じ高さである半導体装置。
  8. 請求項１から７いずれかに記載の半導体装置において、
    前記絶縁膜の表面において、前記第１のコンタクトの形状は真円であり、前記第２のコンタクトの形状は楕円である半導体装置。
  9. 請求項１から８いずれかに記載の半導体装置において、
    前記第２のコンタクトがＳＲＡＭのシェアードコンタクトある半導体装置。
  10. 基板上にそれぞれゲート絶縁膜を介して形成された第１のゲート電極および第２のゲート電極と、
    前記第１のゲート電極の側方に形成された第１の不純物拡散領域と、
    前記第２のゲート電極の側方に形成された第２の不純物拡散領域と、
    前記基板上の全面に形成された絶縁膜と、
    を含む半導体装置の前記絶縁膜上に、前記第１の不純物拡散領域に接続するとともに、前記第１のゲート電極とは接続しない第１のコンタクトホールを形成するための第１の開口部、および前記第２のゲート電極および前記第２の不純物拡散領域に共通して接続する第２のコンタクトホールを形成するための第２の開口部を有するレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして、第１のエッチング条件で前記絶縁膜を途中までエッチングする工程と、
    前記絶縁膜を途中までエッチングする工程の後、前記第１のエッチング条件よりも、前記絶縁膜に形成されるコンタクトホールの径が前記基板に近づくにつれて縮小しやすい第２のエッチング条件で、前記絶縁膜をエッチングして、前記絶縁膜に前記第１のコンタクトホールおよび前記第２のコンタクトホールを形成する工程と、
    を含む半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第２のコンタクトホールの深さが前記第２のゲート電極の上面の高さに到達した後に、前記第１のエッチング条件での前記絶縁膜のエッチングを終了して、前記第２のエッチング条件での前記絶縁膜のエッチングを開始する半導体装置の製造方法。
  12. 請求項１０または１１に記載の半導体装置の製造方法において、
    前記第１のコンタクトホールの深さが前記第１のゲート電極の上面の高さに到達する前に、前記第１のエッチング条件での前記絶縁膜のエッチングを終了して、前記第２のエッチング条件での前記絶縁膜のエッチングを開始する半導体装置の製造方法。
  13. 請求項１０から１２いずれかに記載の半導体装置の製造方法において、
    前記絶縁膜を途中までエッチングする工程において、前記第１の開口部および前記第２の開口部の開口面積を保つように前記絶縁膜をエッチングする半導体装置の製造方法。
  14. 請求項１０から１３いずれかに記載の半導体装置の製造方法において、
    前記第２の開口部の開口面積が、前記第１の開口部の開口面積よりも大きい半導体装置の製造方法。
  15. 請求項１０から１４いずれかに記載の半導体装置の製造方法において、
    前記第１のエッチング条件は、前記第２のエッチング条件よりも圧力が高い半導体装置の製造方法。
  16. 請求項１０から１５いずれかに記載の半導体装置の製造方法において、
    前記第１のエッチング条件は、前記第２のエッチング条件よりもバイアスパワーが低い半導体装置の製造方法。
  17. 請求項１０から１６いずれかに記載の半導体装置の製造方法において、
    前記第１のエッチング条件および前記第２のエッチング条件において、エッチングガスとしてＣＦ系のガスと酸素とを用い、前記第２のエッチング条件において、前記第１のエッチング条件よりも酸素流量が少ない半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8954828B2 (en) 2012-03-19 2015-02-10 Kabushiki Kaisha Toshiba Memory controller
US9047951B2 (en) 2012-08-29 2015-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20190083982A (ko) 2018-01-05 2019-07-15 도쿄엘렉트론가부시키가이샤 에칭 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426310B2 (en) * 2010-05-25 2013-04-23 Freescale Semiconductor, Inc. Method of forming a shared contact in a semiconductor device
KR20140047917A (ko) * 2012-10-15 2014-04-23 삼성전자주식회사 반도체 장치의 제조 방법
US9263322B2 (en) * 2013-09-18 2016-02-16 Globalfoundries Singapore Pte. Ltd. Reliable contacts

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040247A (en) * 1995-01-10 2000-03-21 Lg Semicon Co., Ltd. Method for etching contact
US6535413B1 (en) * 2000-08-31 2003-03-18 Micron Technology, Inc. Method of selectively forming local interconnects using design rules
TW483111B (en) * 2001-06-08 2002-04-11 Promos Technologies Inc Method for forming contact of memory device
US7319067B2 (en) * 2005-11-07 2008-01-15 United Microelectronics Corp. Method of simultaneously controlling ADI-AEI CD differences of openings having different sizes and etching process utilizing the same method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8954828B2 (en) 2012-03-19 2015-02-10 Kabushiki Kaisha Toshiba Memory controller
US9047951B2 (en) 2012-08-29 2015-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20190083982A (ko) 2018-01-05 2019-07-15 도쿄엘렉트론가부시키가이샤 에칭 방법
US10950458B2 (en) 2018-01-05 2021-03-16 Tokyo Electron Limited Etching method

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