CN103779311B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN103779311B
CN103779311B CN201310487389.2A CN201310487389A CN103779311B CN 103779311 B CN103779311 B CN 103779311B CN 201310487389 A CN201310487389 A CN 201310487389A CN 103779311 B CN103779311 B CN 103779311B
Authority
CN
China
Prior art keywords
chip
mentioned
connection portion
lead
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201310487389.2A
Other languages
English (en)
Other versions
CN103779311A (zh
Inventor
安藤英子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN103779311A publication Critical patent/CN103779311A/zh
Application granted granted Critical
Publication of CN103779311B publication Critical patent/CN103779311B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for individual devices of subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/77—Apparatus for connecting with strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
    • H01L2224/37013—Cross-sectional shape being non uniform along the connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H01L2224/40249—Connecting the strap to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/858—Bonding techniques
    • H01L2224/85801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置及其制造方法，能够提高半导体装置的可靠性。半导体装置(1)具有将形成在半导体芯片(2)的正面(2a)的源极焊盘(2SP)和引脚(4S)电连接的金属夹(金属板7)。金属夹(7)具有：芯片连接部(7C)，经由导电性接合材料(8C)与源极焊盘(2SP)电连接；引脚连接部(7L)，经由导电性接合材料(8L)与引脚(4S)电连接；中间部(7H)，位于芯片连接部(7C)和引脚连接部(7L)之间。并且，在中间部(7H)和芯片连接部(7C)之间设置具有剪切面(D1b、D1c)阶梯部(D1)，该剪切面(D1b、D1c)夹着连接部D1a并彼此配置在相反侧。

Description

半导体装置
技术领域
本发明涉及一种半导体装置及其制造技术，例如涉及一种适用于将半导体芯片的电极和外部端子经由金属板电连接的半导体装置的有效技术。
背景技术
JP特开2011-223016(专利文献1)中记载了以下半导体装置：在半导体芯片的电极焊盘上连接对多处实施了弯曲加工的引脚。
并且，JP特开2010-123686号公报(专利文献2)中记载了以下半导体装置：将半导体芯片的电极焊盘和引脚部经由金属板电连接。
并且，JP特开2004-336043号公报(专利文献3)中记载了以下方法：将电连接半导体芯片的电极焊盘和引脚的金属夹通过超声波焊接来连接。
专利文献1：JP特开2011-223016号公报
专利文献2：JP特开2010-123686号公报
专利文献3：JP特开2004-336043号公报
发明内容
本申请发明人对作为组装到电源电路等的半导体装置的、所谓功率半导体装置的性能提高进行了研究。在功率半导体装置中，通过经由金属板电连接半导体芯片的电极和作为外部端子的引脚之间，与经由作为金属细线的金属丝进行连接时相比，可减少导通路径的阻抗成分。但是本申请发明人发现，上述金属板经由导电性的接合材料与半导体芯片的电极及引脚电连接，因此根据金属板的形状不同，在半导体装置的可靠性上产生问题。
其他问题与新的特征通过本说明书的记载及附图可得以明确。
一个实施方式的半导体装置具有将形成在半导体芯片的正面的电极和引脚电连接的金属板。上述金属板具有：经由第1导电性接合材料与上述电极电连接的芯片连接部；经由第2导电性接合材料与上述引脚电连接的引脚连接部；以及位于上述芯片连接部和上述引脚连接部之间的中间部。并且，在上述中间部和上述芯片连接部之间设置具有第1及第2剪切面的第1阶梯部，该第1及第2剪切面夹着连接部彼此配置在相反侧。
根据上述一个实施方式，可提高半导体装置的可靠性。
附图说明
图1是表示组装了半导体装置的电源电路的构成示例的说明图。
图2是表示图1所示的场效应晶体管的元件结构示例的要部截面图。
图3是图1所示的半导体装置的俯视图。
图4是图3所示的半导体装置的仰视图。
图5是在去除了图3所示的密封体的状态下表示半导体装置的内部结构的平面图。
图6是沿着图5的A-A线的截面图。
图7是表示图5所示的半导体芯片的栅极和引脚的连接状态的放大截面图。
图8是表示在图6所示的金属夹上即将形成阶梯部之前的状态的放大截面图。
图9是表示对图8所示的金属夹实施冲压加工并形成阶梯部的状态的放大截面图。
图10是表示使用图1至图9说明的半导体装置的制造工序的概要的说明图。
图11是表示在图10所示的引脚框架准备工序中准备的引脚框架的整体结构的平面图。
图12是图11所示的器件区域的一个的放大平面图。
图13是沿着图12的A-A线的放大截面图。
图14是表示在图12所示的芯片搭载部上搭载了半导体芯片的状态的放大平面图。
图15是沿着图14的A-A线的放大截面图。
图16是表示将图14所示的半导体芯片和引脚经由金属夹电连接的状态的放大平面图。
图17是沿着图16的A-A线的放大截面图。
图18是表示在图17所示的连接金属夹的区域上分别配置了夹焊材料的状态的放大截面图。
图19是表示在半导体芯片上配置了金属夹的状态的放大截面图。
图20是表示向引脚框架推压金属夹的状态的放大截面图。
图21是表示将图16所示的半导体芯片和引脚经由金属丝电连接的状态的放大平面图。
图22是沿着图21的A-A线的放大截面图。
图23是表示形成了密封半导体芯片和金属夹而成的密封体的状态的放大平面图。
图24是表示在沿着图23的A-A线的放大截面中在成形模具内配置了引脚框架的状态的放大截面图。
图25是表示在图24所示的引板及引脚自密封体的露出面上形成了金属膜的状态的放大截面图。
图26是表示将图23所示的引脚框架单片化的状态的放大平面图。
图27是作为图6的变形例的半导体装置的截面图。
图28是作为图6的其他变形例的半导体装置的截面图。
图29是作为图6的其他变形例的半导体装置的截面图。
图30是表示和图6所示的半导体装置不同的研究示例的截面图。
具体实施方式
(本申请中的记载方式、基本用语、用法的说明)
在本申请中，实施方式为便于记载而根据需要分为多个部分，除了明确声明并非如此之外，它们并不是相互独立的个体，不论记载的前后，单一例子的各部分、一方是另一部分详细或部分或全部的变形例等。并且，作为原则，同样的部分省略重复的说明。并且，实施方式中的各构成要素除了明确声明并非如此的情况、理论上限定为该数量的情况、及从上下文来看明显并非如此的情况外，并非必须的。
同样，在实施方式等的记载中，对于材料、组成等，即使称为“由A构成的X”，除了明确声明并非如此的情况及从上下文来看明显并非如此的情况外，并不排除含有A以外的要素。例如，对于成分，是“作为主要成分包含A的X”等的含义。例如，即使称为“硅部件”等，也并不限定为纯粹的硅，当然也可是SiGe(硅锗)合金、其他以硅为主要成分的多元合金、含有其他添加物等的部件。并且，即使称为镀金、Cu层、镀镍等，除了特别声明并非如此外，也不是纯粹的，分别包括以金、Cu、镍等为主要成分的部件。
进一步，在言及特定的数值、数量时，除了特别声明并非如此的情况、理论上限定为该数量的情况、及从上下文来看明显并非如此的情况外，也可是超过该特定数值的数值、或小于该特定数值的数值。
并且，在实施方式的各附图中，相同或同样的部分用相同或类似的标记或参照代码表示，说明原则上不重复。
并且，在附图中，当会导致复杂的情况下或与空隙的区别明确的情况下，即使是截面也存在省略阴影线等的情况。与此关联，从说明等角度而言明确的情况下，即使是平面上关闭的孔，也存在省略背景的轮廓线的情况。进一步，即使不是截面，为了明示其并非空隙或者为了明示区域的边界，也会附加上阴影线、点图案。
(实施方式)
(电路构成示例)
在本实施方式中，作为在半导体芯片的电极上接合了金属板的半导体装置的一例，例如列举在电子设备的电源电路上作为开关电路组装的半导体装置来进行说明。并且，作为半导体封装的方式，列举适用于SON(Small Outline Non-leaded package/小外形无引脚封装)型半导体装置的实施方式来进行说明，在SON型半导体装置中，在构成四边形的平面形状的密封体的下表面，露出芯片搭载部及多个引脚的一部分。
图1是表示组装了在本实施方式中说明的半导体装置的电源电路的构成示例的说明图。此外在图1中，作为组装了本实施方式的半导体装置的电源电路的一例，示出开关电源电路(例如DC-DC转换器)的构成示例。
图1所示的电源电路10是利用半导体开关元件的接通、断开时间比率(占空比)来变换或调整功率的电源装置。在图1所示的例子中，电源电路10是将直流电流变换为不同的值的直流电流的DC-DC转换器。该电源电路10作为电子设备的电源电路使用。
电源电路10具有：内置有半导体开关元件的多个(在图1中是2个)半导体装置1、及具有控制半导体装置1的驱动的控制电路CT的半导体装置9。并且，电源电路10具有：输入电源22；以及输入电容23，是暂时积蓄从输入电源22提供的能量(电荷)并将该积蓄的能量提供到电源电路10的主电路的电源。输入电容23和输入电源22并联连接。
并且，电源电路10具有：线圈25，是向电源电路10的输出(负载24的输入)提供电力的元件；以及输出电容26，电连接在输出布线和基准电位(例如接地电位GND)供给用的端子之间，上述输出布线连接线圈25和负载24。线圈25经由输出布线与负载24电连接。
此外，图1所示的VIN表示输入电源，GND表示基准电位(例如为接地电位、0V)，Iout表示输出电流，Vout表示输出电压。并且，图1所示的Cin表示输入电容23，Cout26表示输出电容。
半导体装置9具有：2个驱动器电路DR1、DR2；分别向驱动器电路DR1、DR2发送控制信号的控制电路CT。并且，半导体装置1具有高侧用和低侧用的场效应晶体管作为开关元件。具体而言，高侧用半导体装置1H具有高侧用的MOSFET(Metal Oxide SemiconductorField Effect Transistor/金属氧化物半导体场效应晶体管)2HQ。并且，低侧用半导体装置1L具有低侧用的MOSFET2LQ。
在图2中，作为功率晶体管的一例，说明MOSFET，但功率晶体管可适用各种变形例。例如，可替代图1所示的MOSFET2HQ、2LQ，而使用绝缘栅双极型晶体管(IGBT：InsulatedGate Bipolar Transistor)。
并且，上述MOSFET作为广泛表示在栅极绝缘膜上配置有由导电性材料构成的栅极的结构的场效应晶体管的用语而记载。因此，在记述为MOSFET的情况下，也并不排除氧化膜以外的栅极绝缘膜。并且，在记述为MOSFET的情况下，也并不排除例如多晶硅等金属以外的栅极材料。
控制电路CT是控制MOSFET2HQ、2LQ的动作的电路，例如由PWM(Pulse WidthModulation/脉冲宽度调制)电路构成。该PWM电路比较指令信号和三角波的振幅，输出PWM信号(控制信号)。通过该PWM信号来控制MOSFET2HQ、2LQ(即电源电路10)的输出电压(即MOSFET2HQ、2LQ的电压开关接通的幅度(接通时间)。
该控制电路CT的输出经由半导体装置9具有的半导体芯片2S上形成的布线，电连接到驱动器电路DR1、DR2的输入。驱动器电路DR1、DR2各自的输出分别电连接到MOSFET2HQ的栅极HG及MOSFET2LQ的栅极LG。
驱动器电路DR1、DR2是以下电路：对应从控制电路CT提供的脉冲宽度调制(PulseWidth Modulation：PWM)信号，分别控制MOSFET2HQ、2LQ的栅极HG、LG的电位，控制MOSFET2HQ、2LQ的动作。一个驱动器电路DR1的输出电连接到MOSFET2HQ的栅极HG。另一个驱动器电路DR2的输出电连接到MOSFET2LQ的栅极LG。该控制电路CT及2个驱动器电路DR1、DR2例如形成在一个半导体芯片2S上。此外，VDIN表示对驱动器电路DR1、DR2的输入电源。
并且，作为功率晶体管的MOSFET2HQ、2LQ串联连接在输入电源22的高电位(第1电源电位)供给用的端子(第1电源端子)ET1和基准电位(第2电源电位)供给用的端子(第2电源端子)ET2之间。并且，在连接电源电路10的MOSFET2HQ的源极HS和MOSFET2LQ的漏极LD的布线上，设置将输出用电源电位提供到外部的输出节点N。该输出节点N经由输出布线电连接到线圈25，进一步经由输出布线电连接到负载24。
即，MOSFET2HQ的源极HS/漏极HD路径串联连接在输入电源22的高电位供给用端子ET1和输出节点(输出端子)N之间。并且，MOSFET2LQ的源极LS/漏极LD路径串联连接在输出节点N和基准电位供给用端子ET2之间。此外，在图1中，MOSFET2HQ、2LQ分别表示寄生二极管(内部二极管)。
在电源电路10中，通过MOSFET2HQ、2LQ取得同步的同时交替进行接通/断开，从而进行电源电压的变换。即，高侧用的MOSFET2HQ接通时，从端子ET1通过MOSFET2HQ向输出节点N流入电流(第1电流)I1。另一方面，当高侧用的MOSFET2HQ断开时，通过线圈25的反向电压，流入电流I2。当该电流I2流入时使低侧用的MOSFET2LQ接通，从而可减小电压下降。
MOSFET(第1场效应晶体管、功率晶体管)2HQ是高侧开关(高电位侧：第1动作电压；以下也称为高侧)用的场效应晶体管，具有在上述线圈25中积蓄能量的开关功能。该高侧用MOSFET2HQ形成在与半导体芯片2S不同的半导体芯片2H上。
另一方面，MOSFET(第2场效应晶体管、功率晶体管)2LQ是低侧开关(低电位侧：第2动作电压；以下也称为低侧)用的场效应晶体管，具有与来自控制电路CT的频率同步并降低晶体管的电阻以进行整流的功能。即，MOSFET2LQ是电源电路10的整流用的晶体管。
并且如图2所示，高侧用的MOSFET2HQ及低侧用的MOSFET2LQ例如通过n沟道型的场效应晶体管形成。图2是表示图1所示的场效应晶体管的元件结构示例的要部截面图。
在图2所示的例子中，例如在由n型单晶硅构成的半导体基板WH的主面Wa上，形成n-型的外延层EP。该半导体基板WH及外延层EP构成MOSFET2HQ、2LQ的漏极区域(图1所示的漏极HD、LD)。该漏极区域与图1所示的半导体芯片2H、2L的背面侧所形成的漏极2DP电连接。
在外延层EP上形成作为p-型半导体区域的沟道形成区域CH，在该沟道形成区域CH上形成作为n+型半导体区域的源极区域SR。并且，形成从源极区域SR的上表面贯通沟道形成区域CH到达外延层EP的内部的槽(开口部、沟)TR1。
并且，在槽TR1的内壁上形成栅极绝缘膜GI。在该栅极绝缘膜GI上，形成以埋入槽TR1的方式层压的栅极HG、LG。栅极HG、LG经由未图示的拉出布线电连接到图1所示的半导体芯片2H、2L的栅极焊盘2GP。
并且，在埋入了栅极HG、LG的槽TR1的、隔着源极区域SR的旁边，形成有主体接触(body contact)用的槽(开口部、沟)TR2。在图2所示的例子中，在槽TR1的两旁形成有槽TR2。并且，在槽TR2的底部，形成作为p+型半导体区域的主体接触区域BC。通过设置主体接触区域BC，可降低以源极区域SR为发射极区域、以沟道形成区域CH为基极区域、以外延层EP为集电极区域的寄生双极晶体管的基极电阻。
此外，在图2所示的例子中，通过形成主体接触用的槽TR2，构成为主体接触区域BC的上表面的位置和源极区域SR的下表面相比，位于下方(沟道形成区域CH的下表面侧)。但是，虽省略了图示，但作为变形例，也可不形成主体接触用的槽TR2，而以和源极区域SR基本相同的高度形成主体接触区域BC。
并且，在源极区域SR及栅极HG、LG上，形成绝缘膜IL。并且，在绝缘膜IL上、及包括主体接触用的槽TR2的内壁的区域上，形成阻挡导体膜BM。并且，在阻挡导体膜BM上形成布线CL。布线CL电连接到在图1所示的半导体芯片2H、2L的正面形成的源极焊盘2SP。
并且，布线CL经由阻挡导体膜BM电连接到源极区域SR及主体接触区域BC两者。即，源极区域SR和主体接触区域BC成为相同电位。这样一来，可抑制因源极区域SR和主体接触区域BC间的电位差而使上述寄生双极晶体管接通的情况。
并且，MOSFET2HQ、2LQ夹着沟道形成区域CH，在厚度方向上配置源极区域和源极区域SR，因此在厚度方向上形成沟道(以下称为纵型沟道结构)。这种情况下，和沿着主面Wa形成沟道的场效应晶体管相比，可降低平面视图中的元件的占有面积。因此，通过对高侧用的MOSFET2HQ适用上述纵型沟道结构，可降低半导体芯片2H(参照图1)的平面尺寸。
并且，在上述纵型沟道结构的情况下，通过减小半导体芯片2的厚度，可降低接通电阻。尤其是，低侧用的MOSFET2LQ动作时的接通时间(施加电压的期间的时间)大于高侧用的MOSFET2HQ的接通时间，和开关损失相比，接通电阻产生的损失较大。因此，通过对低侧用MOSFET2LQ适用上述纵型沟道结构，可减小低侧用场效应晶体管的接通电阻。其结果是，即使流入到图1所示的电源电路10的电流增大，也可提高电压变换效率。
此外，在图2中是表示场效应晶体管的元件结构的图，在图1所示的半导体芯片2H、2L中，将例如具有图2所示的元件结构的多个场效应晶体管并联连接。这样一来，可构成例如流入超过1安培的大电流的功率MOSFET。
(半导体装置)
接着说明图示的半导体装置1的封装结构。图3是图1所示的半导体装置的俯视图。并且，图4是图3所示的半导体装置的仰视图。并且，图5是在去除了图3所示的密封体的状态下表示半导体装置的内部结构的平面图。并且，图6是沿着图5的A-A线的截面图。并且，图7是表示图5所示的半导体芯片的栅极和引脚的连接状态的放大截面图。
如图3至图7所示，半导体装置1具有：半导体芯片2(参照图5、图6)；搭载了半导体芯片2的引板3(参照图4至图6)；作为外部端子的多个引脚4(参照图4至图6)。并且，半导体芯片2、引板3的上表面3a及多个引脚的上表面4a通过密封体(树脂体)5一并密封。
半导体芯片2与使用图1说明的形成了电源电路10的高侧用开关元件即MOSFET2HQ的半导体芯片2H、或形成了低侧用开关元件即MOSFET2LQ的半导体芯片2L对应。如图6所示，半导体芯片2具有正面2a、位于正面2a的相反侧的背面2b。并且，如图5所示，在半导体芯片2的正面2a上，形成有与图1所示的源极HS或源极LS对应的源极焊盘2SP、以及与图1所示的栅极HG或栅极LG对应的栅极焊盘2GP。另一方面，如图6所示，在半导体芯片2的背面2b上，形成与图1所示的漏极HD或漏极LD对应的漏极2DP。在图6所示的例子中，半导体芯片2的背面2b整体成为漏极2DP。
如上所述，使半导体芯片2是纵型沟道结构时，通过减小半导体芯片2的厚度(减小图6所示的正面2a和背面2b的距离)，可降低接通电阻。在图6所示的例子中，例如半导体芯片2的厚度是100μm至150μm左右。
并且，如图5及图6所示，半导体装置1具有搭载半导体芯片2的引板(芯片搭载部)3。如图6所示，引板3具有：经由导电性接合材料(导电性部件)6搭载半导体芯片2的上表面(芯片搭载面)3a、及和上表面3a相反侧的下表面(安装面)3b。并且如图5所示，引板3与作为漏极端子的引脚4D一体形成。引脚4D是与图1所示的漏极HD或漏极LD电连接的外部端子，与端子ET1或节点N连接。并且如图6所示，在半导体芯片2的背面2b形成的漏极2DP经由导电性接合材料6与引板3电连接。
并且在图5所示的例子中，半导体芯片2的平面尺寸(正面2a的面积)小于引板3的平面尺寸(上表面3a的面积)。并且如图4及图6所示，引板3的下表面3b在密封体5的下表面5b中从密封体5露出。并且，在引板3的露出面上形成金属膜(外装镀膜)SD，其在将半导体装置1安装到未图示的安装基板时，用于提高作为接合材料的软钎料的浸润性。
因此，通过增大引板3的平面尺寸，且使引板3的下表面3b从密封体露出，可提高半导体芯片2中产生的热的散热效率。并且，通过增大引板3的平面尺寸，且使引板3的下表面3b从密封体露出，可降低将引板3作为外部端子的一部分使用时的阻抗成分。
并且，通过使作为引脚4D的引板3的下表面3b从密封体5露出，可增大电流流动的导通路径的截面积，上述引脚4D是外部端子。因此，可降低导通路径中的阻抗成分。尤其是，引脚4D是和使用图1说明的输出节点N对应的外部端子。因此，通过降低与引脚4D连接的导通路径的阻抗成分，可直接降低输出布线的功率损失。
并且，图5及图6所示的导电性接合材料6是将半导体芯片2固定到引板3上、且电连接半导体芯片2和引板3的导电性部件(芯片焊接材料)。作为导电性接合材料6，例如可使用在热固性树脂中含有多种(多个)银(Ag)粒子等导电性粒子的、称为银(Ag)膏的导电性树脂材料，或软钎料。
在将半导体装置1安装到未图示的安装基板(主板)时，作为电连接半导体装置1的多个引脚4和安装基板侧的未图示的端子的接合材料，例如使用软钎料等。图5及图6所示的、例如作为由软钎料构成的外装镀膜的金属膜SD，从提高作为接合材料的软钎料的浸润性的角度出发，分别形成在半导体装置1的端子的接合面上。
在安装半导体装置1的工序中，为了熔融未图示的软钎料并分别与引脚4及未图示的安装基板侧的端子接合，实施称为回流处理的加热处理。作为导电性接合材料6，当使用在树脂中混合了导电性粒子的导电性粘接材料时，即使任意设定上述回流处理的处理温度，导电性接合材料也不会熔融。因此，可防止半导体芯片2和引板3的接合部的导电性接合材料6在半导体装置1安装时再次熔融所造成的问题，从而在这一点上优选使用。
另一方面，作为接合半导体芯片2和引板3的导电性接合材料6，当使用软钎料时，为了抑制半导体装置1安装时再次熔融的情况，优选使用比安装时使用的接合材料熔点高的材料。这样一来，作为芯片焊接材料的导电性接合材料6使用软钎料时，材料选择受到制约，但和使用导电性粘接材料时相比，可提高电连接的可靠性，从而在这一点上优选使用。
并且如图4及图5所示，引板3由包括悬吊引脚TL的多个引脚4支撑。该悬吊引脚TL在半导体装置1的制造工序中，是用于将引板3固定到引脚框架的框架部的支撑部件。
并且如图5及图6所示，半导体芯片2的源极焊盘2SP和引脚4S经由金属夹(导电性部件、金属板)7电连接。金属夹7是相当于连接图1所示的高侧用MOSFET2HQ的源极HS和输出节点N之间、或低侧用MOSFET2LQ的源极LS和端子ET2之间的布线的导电性部件，例如由铜(Cu)构成。
金属夹7具有经由导电性接合材料8C与半导体芯片2的源极焊盘2SP电连接的芯片连接部7C。并且，金属夹7具有经由导电性接合材料8L与引脚4S电连接的引脚连接部7L。并且，金属夹7具有位于芯片连接部7C和引脚连接部7L之间的中间部7H。金属夹7具有：沿着图5所示的X方向配置的、连接金属夹7的源极焊盘2SP和引脚4S的长度方向；沿着与X方向正交的Y方向配置的宽度方向。
稍后详述，中间部7H具有被保持面7Ha，在半导体装置1的制造工序中，在传送金属夹7时，该被保持面7Ha由未图示的保持夹具吸附保持。芯片连接部7C、中间部7H、及引脚连接部7L如图5所示，在平面视图中，沿着X方向，从半导体芯片2的源极焊盘2SP上开始，按照芯片连接部7C、中间部7H、及引脚连接部7L的顺序配置。
并且，金属夹7成为电连接源极焊盘2SP和引脚4S的导通路径，因此从减小电阻成分的角度出发，优选较厚。在图6所示的例子中，金属夹7的厚度大于半导体芯片2的厚度，例如是200μm左右。
稍后详细说明金属夹7的详细构成及通过金属夹7的构成所获得的效果。
并且，图5及图6所示的导电性接合材料8L、8C是将金属夹7固定到引脚4S上及半导体芯片2的源极焊盘2SP上、且分别电连接半导体芯片2和金属夹7、及引脚4S和金属夹7的导电性部件。作为导电性接合材料6，例如可使用在热固性树脂中含有多种(多个)银(Ag)粒子等导电性粒子的、称为银(Ag)膏的导电性树脂材料，或软钎料。
并且如图5及图6所示，半导体装置1具有与半导体芯片2电连接的作为外部端子的引脚(板状引脚部件)4S。引脚4S具有：连接金属夹7的连接部(金属板连接部)4B；将半导体装置1安装到未图示的安装基板时作为安装部的多个(在图5的例子中是3个)端子部4T。多个端子部4T经由连接部4B连接。
连接部4B具有：经由导电性接合材料8L连接金属夹7的引脚连接部7L的连接面(金属板连接面，上表面)4Ba、及位于与连接面4Ba相反侧的下表面4Bb。并且，端子部4T具有作为安装面的下表面4Tb、及位于与下表面4Tb相反侧的上表面4Ta。并且，在引脚4S的连接面4Ba上，形成有用于提高导电性接合材料8C相对引脚4S的浸润性的金属膜4BM。金属膜4BM由和引脚4S的基材(例如铜)相比对导电性接合材料8L(例如软钎料)的浸润性更好的材料构成，例如示例银(Ag)或镍(Ni)等。
并且如图6所示，引脚4S的连接部4B的连接面4Ba的高度，配置在比引脚4S的端子部4T的上表面4a高的位置上。具体而言，在连接部4B的连接面4Ba和端子部4T的上表面4a之间，设置有以使连接面4Ba的高度比端子部4T的上表面4a的高度高的方式设置的弯曲部(或倾斜部)4TW。因此，连接部4B的下表面4Bb被密封体5覆盖。换言之，引脚4S的连接部4B由密封体5密封。这样一来，通过用密封体5密封引脚4S的一部分，引脚4S难以从密封体5脱落。其结果可提高半导体装置1的电连接的可靠性。
并且如图5及图7所示，在引板3的旁边配置与半导体芯片2的栅极焊盘2GP电连接的外部端子即引脚4G。引脚4G与引板3分离设置。并且如图7所示，引脚4G具有：作为接合金属丝7GW的焊接区域的连接部(金属丝连接部)4B、及作为将半导体装置1安装到未图示的安装基板时的外部端子的端子部4T。
并且如图7所示，连接部4B的连接面4B的高度配置在比位于作为引脚4G的安装面的下表面4Tb的相反侧的上表面4Ta高的位置上。具体而言，在连接部4B的连接面4Ba和端子部4T的上表面4Ta之间，设置有以使连接面4Ba的高度比端子部4T的上表面4a的高度高的方式设置的弯曲部(或倾斜部)4TW。因此，和上述引脚4S一样，引脚4G的连接部4B由密封体5密封。这样一来，通过用密封体5密封引脚4G的一部分，引脚4G难以从密封体5脱落。其结果可提高半导体装置1的电连接的可靠性。
并且，图6所示的引脚4S、图7所示的引脚4G的连接部4G的连接部4B的下表面4Bb分别由密封体5覆盖的形状，包括对引脚4S、4G实施弯曲加工的方法、实施蚀刻处理的方法等各种变形例。在图6及图7所示的例子中，采用对引脚4S、4G的一部分实施弯曲加工的方法。因此，连接部4B的厚度是和端子部4T的厚度相同的厚度。换言之，在引脚4S、4G的厚度方向上，从连接面4Ba到连接面4Ba的正下方的下表面4Bb为止的厚度，与从端子部4T的上表面4Ta到上表面4Ta的正下方的下表面4Tb为止的厚度相等。这样一来，对引脚4S、4G实施弯曲加工的方法在制造引脚框架的阶段可容易地进行加工，因此优选。
而引脚4G及栅极焊盘2GP与图1所示的驱动器电路DR1、或驱动器电路DR2的输出端子电连接。并且，对引脚4G及栅极焊盘2GP，提供控制图2所示的MOSFET2HQ的栅极HG、或栅极LG的电位的信号。因此，和其他引脚4(图5所示的引脚4D、4S)相比，流入到引脚4G的电流相对较小。因此，引脚4G和栅极焊盘2GP经由作为金属细线的金属丝(导电性部件)7GW电连接。
例如，在图7所示的例子中，在栅极焊盘2GP的最表面所形成的金属膜(例如铝膜或金膜)上，接合例如由金(Au)构成的金属丝7GW的一端(例如第1焊接部)。并且，在引脚4G的连接部4B的连接面4Ba上，形成可提高金属丝7GW和引脚4G的基材的连接强度的金属膜4BM。并且，金属丝7GW的与上述一端相反侧的另一端(例如第2焊接部)经由金属膜4BM与引脚4G的基材电连接。引脚4G的基材例如由铜(Cu)构成，金属膜4BM例如由银(Ag)构成。
另一方面，流入到引脚4S、引脚4D的电流大于流入到引脚4G的电流。因此，从增大导通路径的截面积、降低电阻成分的角度出发，在图5及图6所示的例子中，引脚4S电连接到截面积比金属丝7GW大的金属夹7。并且，半导体芯片2的漏极2DP整体由引板3上的导电性接合材料6覆盖，引板3和引脚4D形成为一体。因此，根据流入到多个引脚4的电流的大小，使电连接的方法不同，从而可降低半导体装置1的封装尺寸，且可提高功率变换效率。
并且，引脚4S、引脚4D及引板3是大电流流入的导通路径，因此从降低导通路径的电阻成分的角度出发，优选较厚。在图6所示的例子中，多个引脚4及引板3的厚度分别是200μm至250μm左右。此外，在半导体装置1的制造工序中，多个引脚4及引板3通过加工一块金属板而形成，因此多个引脚4及引板3的厚度是相同的。例如如上所述，在引脚4G中流入和引脚4S、引脚4D相比相对较小的电流，但引脚4G的厚度是和引脚4S、引脚4D及引板3的厚度相同的厚度。并且，图6或图7所示的引脚4的弯曲部4TW通过弯曲加工形成，因此以和端子部4T、连接部4B基本相同的厚度形成。
并且如图6所示，半导体芯片2、引脚4S的连接部4B及金属夹7由密封体5密封。并且如图7所示，引脚4G的连接部4B及金属丝7GW由密封体5密封。
密封体5是密封多个半导体芯片2、金属夹7及金属丝7GW的树脂体，具有上表面5a(参照图3、图6)及位于上表面5a的相反侧的下表面(安装面)5b(参照图4、图6)。并且如图3、图4及图5所示，密封体5在平面视图中呈四边形，具有4个侧面5c。
密封体5例如主要由环氧类树脂等热固性树脂构成。并且，为提高密封体5的特性(例如热影响下的膨胀特性)，例如也存在将二氧化硅(SiO2)粒子等填料粒子混合到树脂材料中的情况。
(金属夹的详情)
接着详细说明图5及图6所示的金属夹7。如图5及图6所示，在金属夹7的中间部7H和芯片连接部7C之间设置阶梯部D1。如图6所示，通过设置阶梯部D1，可将芯片连接部7C的下表面7Cb和引脚连接部7L的下表面7Lb配置在不同高度上。其结果是，在引脚4S的连接面4Ba和半导体芯片2的正面2a(严格来说是源极焊盘2SP的正面)的高度不同的情况下，也可通过阶梯部D1调整其高低差。
并且，若在中间部7H和芯片连接部7C的边界设置阶梯部D1，则易于控制导电性接合材料8C的扩散程度。导电性接合材料8C如上所述，是导电性粘接材料或软钎料，但在任意一种情况下，在制造工序中均包括沿着金属夹7的芯片连接部7C的下表面7Cb浸润扩散的工序。因此，当芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb以同样的高度连续相连时，液体状(或膏状)的导电性接合材料8C会经过中间部7H的下表面7Hb而易于浸润扩散。
另一方面，如图6所示，在中间部7H和芯片连接部7C的边界设置阶梯部D1时，和芯片连接部7C的下表面7Cb相比，中间部7H的下表面7Hb配置在较高位置，因此导电性接合材料8不易于向中间部7H侧浸润扩散。即，通过在中间部7H和芯片连接部7C的边界设置阶梯部D1，而易于控制导电性接合材料8C的扩散程度。
导电性接合材料8C是电连接金属夹7和半导体芯片2的源极焊盘2SP的接合材料，因此从使电特性稳定的角度出发，优选增大与芯片连接部7C的紧贴面积。如图7所示，如果设置阶梯部D1，则如上所述，可控制导电性接合材料8C的扩散程度，因此，例如即使减少导电性接合材料8C的配置量，也可增大芯片连接部7C和导电性接合材料8C的紧贴面积。
并且，如果增大芯片连接部7C和导电性接合材料8C的紧贴面积，则可提高芯片连接部7C和导电性接合材料8C的接合强度。其结果是，可提高电连接芯片连接部7C和源极焊盘2SP的部分的连接可靠性。
并且，导电性接合材料8C是配置在半导体芯片2的源极焊盘2SP上的导电性部件。因此，导电性接合材料8C的配置变得过多而从半导体芯片2的正面2a的周边部溢出时，会绕入到背面2b侧。并且，当作为导电性部件的导电性接合材料8C绕入到半导体芯片2的背面2b侧时，可能会导致源极焊盘2SP和漏极2DP电连接(短路)。半导体装置1中，如上所述，通过设置阶梯部D1，可控制导电性接合材料8C的扩散程度，因此可防止或抑制经由导电性接合材料8而使源极焊盘2SP和漏极2DP电连接(短路)的情况。
另一方面，在图6所示的例子中，中间部7H的下表面7Hb和引脚连接部7L的下表面7Lb是相同的高度。因此，存在导电性接合材料8L的一部分扩散到中间部7H的情况。但是，引脚4S的连接部4B配置在引脚4S的内侧的前端(最靠近半导体芯片2的位置)，因此如果导电性接合材料8L浸润扩散到连接面4Ba的端部，则难以进一步浸润扩散。并且，即使在假设导电性接合材料8L绕入到连接部4B的下表面4Bb侧的情况下，也不会出现不同端子短路的危险。因此，在中间部7H和引脚连接部7L的边界也可不设置阶梯部D1。
并且，如上所述，阶梯部D1具有：调节引脚4S的连接面4Ba和半导体芯片2的正面2a的高低差的高度调节功能；控制导电性接合材料8C的扩散程度的接合材料扩散控制功能。上述2个功能中，如果仅考虑高度调节功能，则当引脚4S的连接面4Ba的高度与半导体芯片2的正面2a的高度相同时，也可考虑不设置阶梯部D1的结构。但是，当考虑了上述扩散控制功能时，即使引脚4S的连接面4Ba的高度与半导体芯片2的正面2a的高度相同，也优选设置阶梯部D1。这种情况下，根据需要，在中间部7H和引脚连接部7L之间也设置未图示的阶梯部，从而可调节引脚4S的连接面4Ba和半导体芯片2的正面2a的高低差。
并且，如上所述，从使电特性稳定的角度出发，或者从提高电连接可靠性的角度出发，优选增大芯片连接部7C和导电性接合材料8C的紧贴面积。但是，当增大芯片连接部7C和导电性接合材料8C的紧贴面积时，需要较多地配置导电性接合材料8C，因此为了不从源极焊盘2SP上溢出，控制导电性接合材料8C的扩散方向变得重要。
因此，如图5所示，当源极焊盘2SP在平面视图中呈长方形时，优选配置金属夹7，以使阶梯部D1沿着呈长方形的源极焊盘2SP的长边配置。这样一来，如果沿着金属夹7的宽度方向(在图5的例子中是Y方向)形成阶梯部D1，则可扩大芯片连接部7C的面积。
并且，在图5所示的例子中，金属夹7具有沿着与Y方向正交的X方向彼此相对地配置的侧面7c1及侧面7c2。并且，阶梯部D1连接侧面7c1和侧面7c2地形成。换言之，金属夹7跨越沿着Y方向的宽度方向地形成阶梯部D1。因此，即使增加导电性接合材料8C的配置量，导电性接合材料8C向引脚4S方向扩散的量也由阶梯部D1限制。即，导电性接合材料8C的扩散方向可由跨越金属夹7的宽度方向形成的阶梯部D1控制，因此即使增加导电性接合材料8C的配置量，也可将导电性接合材料8C停留在源极焊盘2SP上。
并且，从易于确认导电性接合材料8C和金属夹7的接合状态的角度出发，如图5所示，优选导电性接合材料8C在金属夹7的侧面7c1、7c2露出。换言之，导电性接合材料8C优选覆盖侧面7c1的至少一部分及侧面7c2的至少一部分。这样一来，例如可通过目视容易地确认导电性接合材料8C和金属夹7的接合状态，因此可降低接合不良，提高产品可靠性。
而为了使中间部7H的下表面7Hb配置在比芯片连接部7C的下表面7Cb高的位置，除了图6所示的设置阶梯部D1的方法外，也可考虑图30所示的半导体装置H1的构成的方法。图30是表示和图6所示的半导体装置不同的研究示例的截面图。图30所示的半导体装置H1的不同点在于，在金属夹7的中间部7H和芯片连接部7C之间设置弯曲部(倾斜部)7TW，未设置图6所示的阶梯部D1。
本申请发明人对图30所示的半导体装置H1所示的、在金属夹7的中间部7H和芯片连接部7C之间设置弯曲部7TW的构成进行研究时，发现以下问题。
即，当设置弯曲部7TW时，需要弯曲部7TW的配置空间，因此中间部7H的面积相对变小。中间部7H具有被保持面7Ha，在半导体装置1的制造工序中，在传送金属夹7时，该被保持面7Ha由未图示的保持夹具吸附保持。因此，如果被保持面7Ha的面积变小，则金属夹7的位置对齐精度下降。
另一方面，为了设置弯曲部7TW且充分确保被保持面7Ha的面积，需要延长金属夹7的长度(沿着X方向的长度)，因此封装的平面尺寸增加。
尤其是，使金属夹7的厚度大于半导体芯片2的厚度、例如为200μm左右以上时，难以通过冲压加工形成弯曲部7TW。例如，当弯曲部7TW的倾斜角度变得陡峭时，加工精度下降，因此芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb的高低差的精度下降。并且，如图5所示，跨越金属夹7的宽度方向形成图30所示的弯曲部7TW时，弯曲加工后的反弹力变大，因此加工精度下降。所以在通过弯曲部7TW来调整芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb的高低差时，需要增大平面视图中的弯曲部7TW的面积。
另一方面，图5所示的半导体装置1具有的金属夹通过阶梯部D1调整芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb的高低差。阶梯部D1例如通过图8及图9所示的方法形成。图8是表示在图6所示的金属夹即将形成阶梯部之前的状态的放大截面图。并且，图9是表示对图8所示的金属夹实施冲压加工并形成阶梯部的状态的放大截面图。
图6所示的阶梯部D1如图8及图9所示，通过在以分别独立的夹具(剪切夹具)11、12压住中间部7H和芯片连接部7C的状态下实施冲压加工而形成。
具体而言，如图8及图9所示，用夹具11夹持并压住中间部7H，用夹具12夹持并压住芯片连接部7C。夹具11具有上夹具11a和下夹具11b，在使上夹具11a与中间部7H的被保持面7Ha抵接、下夹具11b与中间部7H的下表面7Hb抵接的状态下将中间部7H夹持并固定。另一方面，夹具12具有上夹具12a和下夹具12b，在使上夹具12a与芯片连接部7C的上表面7Ca抵接、下夹具12b与芯片连接部7C的下表面7Cb抵接的状态下将芯片连接部7C夹持并固定。
并且，夹具11、12是可彼此独立移动的结构，如图8中箭头所示，可沿着金属夹7的厚度方向错开夹具11、12的相对位置关系。如图8所示，在以夹具11、12压住中间部7H和芯片连接部7C的状态下，在金属夹7的厚度方向上向夹具11、12施加推压力(即实施冲压加工)。此时，对金属夹7的中间部7H和芯片连接部7C的边界部分，从夹具11、12集中施加推压力，因此中间部7H和芯片连接部7C的厚度方向上的位置关系错开。
并且，此时，在金属夹7的中间部7H和芯片连接部7C的边界部分上，通过从夹具11、12传递的推压力，边界部分的一部分剪切变形。而通过调整夹具11、12的错开量，可不完全切断中间部7H和芯片连接部7C的边界部分而停留在部分连接的状态。
即，当实施冲压加工时，如图9所示，在金属夹7上一并形成：连接中间部7H和芯片连接部7C的连接部D1a、朝向连接部D1a下方的剪切面D1b、从连接部D1a的上端朝向上方的剪切面D1c。以下将图8及图9所示的阶梯部D1的形成方法称为错开加工法进行说明。
剪切面D1b是通过下夹具11b向上方推入、金属夹7的下表面侧的一部分剪切变形而形成的阶梯面，分别与高度不同的中间部7H的下表面7Hb和芯片连接部7C的下表面7Cb相连。并且，剪切面D1b通过剪切变形而形成，因此可使与下表面7Cb、下表面7Hb之间所成的角度变得陡峭。例如，下表面7Cb及下表面7Hb和剪切面D1b所成的角度可分别是90°。
并且，剪切面D1c是通过上夹具12a向下方推入、金属夹7的上表面侧的一部分剪切变形而形成的阶梯面，分别与高度不同的中间部7H的被保持面7Ha和芯片连接部7C的上表面7Ca相连。并且，剪切面D1c通过剪切变形而形成，因此可使与上表面7Ca、被保持面7Ha之间所成的角度变得陡峭。例如，上表面7Ca及被保持面7Ha和剪切面D1c所成的角度可分别是90°。
这样一来，阶梯部D1通过上述错开加工法形成，因此如图5所示，基本不需要平面视图中阶梯部D1的配置空间。所以在调整了芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb的高低差的情况下，也可防止或抑制中间部7H的被保持部7Ha的面积变小。因此，可通过未图示的保持夹具牢固地吸附保持被保持部7Ha，从而可提高金属夹7和半导体芯片2、及引脚4S的位置对齐精度。
并且，上述错开加工法在以夹具11、12夹持金属夹7的状态下在厚度方向上变形，因此除了变形用的夹具的形状不同这一点外，可以和形成图30所示的弯曲部7TW的工序同样的工序来形成。即，可抑制制造效率降低。
并且，上述错开加工法中，使金属夹7的一部分剪切变形，所以错开加工后的反弹力、即加工后的金属夹7恢复到原来形状的力极小(基本没有)。因此，如果控制夹具11、12的移动量，则可高精度地控制芯片连接部7C的下表面7Cb和中间部7H的下表面7Hb的高低差。
并且如图6所示，以使阶梯部D1位于半导体芯片2的源极焊盘2SP上的方式配置金属夹7。换言之，剪切面D1b形成为从连接部D1a的下端朝向半导体芯片2的正面2a的源极焊盘2SP。并且，阶梯部D1的剪切面D1b的至少一部分被导电性接合材料8C覆盖。因此，如果将阶梯部D1配置在源极焊盘2SP上，则导电性接合材料8C经过芯片连接部7C的下表面7Cb并扩散到阶梯部D1，但下表面7Cb和剪切面D1b的边界成为角度急剧变化的拐点，所以导电性接合材料8C难以扩散到阶梯部D1的中间部7H侧。
即，从控制上述导电性接合材料8C的扩散程度的角度出发，与图30所示的设置弯曲部7TW的构成相比，优选如图6所示设置阶梯部D1的构成。图30所示的弯曲部7TW的下表面的倾斜角度如上所述，难以变得陡峭，因此导电性接合材料8C易于沿着弯曲部7TW的下表面扩散。所以需要严格控制导电性接合材料8C的配置量。并且，在严格地控制了导电性接合材料8C的配置量的情况下，根据导电性接合材料8C的扩散方向不同，也存在金属夹7和源极焊盘2SP的连接部分的连接可靠性下降、或成为电特性波动的原因的情况。
另一方面，如图6所示使用通过上述错开加工法形成的金属夹7时，通过阶梯部D1可切实控制导电性接合材料8C的扩散方向。因此，可使金属夹7和源极焊盘2SP的连接部分的电特性稳定化。并且，可提高金属夹7和源极焊盘2SP的连接部分的电连接可靠性。
并且如上所述，成为电连接源极焊盘2SP和引脚4S的导通路径，因此从减少电阻成分的角度而言优选较厚。在图6所示的例子中，金属夹7的厚度、即芯片连接部7C、中间部7H及引脚连接部7L各自的厚度大于半导体芯片2的厚度，例如是200μm左右。
并且，通过上述错开加工法形成阶梯部D1时，连接部D1a的厚度小于芯片连接部7C、中间部7H及引脚连接部7L各自的厚度。但是，芯片连接部7C和中间部7H通过连接部D1a连接，因此从防止连接部D1a断裂而使芯片连接部7C和中间部7H分离的角度出发，连接部D1a的厚度优选大于剪切面D1b的高度(厚度)。剪切面D1b的高度是金属夹7的厚度方向上的剪切面D1b的距离，是和下表面7Hb与下表面7Cb的高低差相同的值。
换言之，金属夹7的厚度优选相对下表面7Hb和下表面7Cb的高低差的必要量是2倍以上的厚度。例如在图6所示的例子中，金属夹7的厚度是200μm，所以剪切面D1b的高度(下表面7Hb和下表面7Cb的高低差)可在小于100μm的范围内调整。
并且，从抑制作为导通路径的连接部D1a中的阻抗成分的局部下降的角度出发，尤其优选连接部D1a的厚度大于半导体芯片2的厚度。
(半导体装置的制造方法)
接着说明参照图1至图9所说明的半导体装置1的制造工序。半导体装置1按照图10所示的流程制造。图10是表示使用图1至图9所说明的半导体装置的制造工序的概要的说明图。对各工序的详情，以下参照图11至图25进行说明。
(引脚框架准备工序)
首先，在图10所示的引脚框架准备工序中，准备图11至图13所示的引脚框架。图11是表示在图10所示的引脚框架准备工序中准备的引脚框架的整体结构的平面图。并且，图12是图11所示的器件区域的一个的放大平面图。并且，图13是沿着图12的A-A线的放大截面图。
如图11所示，在该工序中准备的引脚框架30在外框30b的内侧具有多个(在图11中是32个)器件区域30a。多个器件区域30a分别相当于图5所示的半导体装置1的一个。引脚框架30是将多个器件区域30a矩阵状配置的所谓多模穴基材。因此，通过使用具有多个器件区域30a的引脚框架30，可一并制造多个半导体装置1，从而可提高制造效率。引脚框架30由例如以铜(Cu)为主体的金属部件构成。
并且，如图12所示，各器件区域30a的周围被框部30c包围。框部30c是支撑在图10所示的单片化工序为止的期间形成在器件区域30a内的各部件的支撑部。
并且，如图12及图13所示，在各器件区域30a中，已经形成了利用图5及图6所说明的引板3及多个引脚4。多个引板3经由悬吊引脚TL与配置在器件区域30a周围的框部30c连接，被框部30c支撑。并且，多个引脚4分别与框部30c连接，由框部30c支撑。
在图12所示的例子中，从平面视图中呈四边形的器件区域30a的一边侧朝向相对边，依次排列多个引脚4D、与多个引脚4D一体形成的引板3及引脚4S。并且，在引脚4S的旁边配置引脚4G。
并且，对引脚4S预先实施弯曲加工，形成弯曲部4TW。换言之，与引脚4S的端子部4T一体形成的金属板连接面即连接部4B的连接面4Ba，配置在比端子部4T的上表面4Ta高的位置上。弯曲部4TW例如可通过冲压加工形成。
此外，引脚框架30的厚度例如厚达200μm至250μm。因此，在引脚4S中，和连接部4B相比，在宽度(Y方向的长度)相对较窄的部分(窄幅部)形成弯曲部4TW。在宽度小的部分形成弯曲部4TW时，与例如连接部4B那样在Y方向的宽度大的部分形成弯曲部相比，可使倾斜角度陡峭。
并且如图13所示，在引脚4S的连接面4Ba上，预先形成金属膜4BM。并且如图12所示，在引脚4G的连接部4B的连接面4Ba上，预先形成金属膜4BM。金属膜4BM例如可通过镀敷法形成。
并且，虽图示了图示，但在后述半导体芯片搭载工序中，作为芯片焊接材料使用软钎料时，从提高软钎料的浸润性的角度出发，优选在作为芯片搭载面的引板3的上表面3a上形成镍(Ni)、银(Ag)等的金属膜(省略图示)。
在该工序中准备的引脚框架30的上述以外的特征如参照图5至图9所说明的那样，因此省略重复的说明。
(半导体芯片搭载工序)
接着，在图10所示的半导体芯片搭载工序中，如图14及图15所示，在引脚框架30的引板3上搭载半导体芯片2。图14是表示在图12所示的芯片搭载部上搭载了半导体芯片的状态的放大平面图。并且，图15是沿着图14的A-A线的放大截面图。
在该工序中，在与多个引脚4D一体形成的引板3上，搭载半导体芯片2。如图15所示，半导体芯片2经由导电性接合材料6粘接固定成使形成有漏极2DP的背面2b与作为引板3的芯片搭载面的上表面3a相对。
导电性接合材料6是将半导体芯片2固定到引板3上、且电连接半导体芯片2和引板3的导电性部件(芯片焊接材料)。作为导电性接合材料6，例如可使用软钎料。当使用软钎料时，例如可使用如下焊膏：对软钎料成分混合使上述软钎料成分活性化的助焊剂成分，并形成膏状。或者也可使用比焊膏硬、形成为带状的焊带或形成为线状的焊线。当使用软钎料时，在焊膏、焊带、焊线的任意一种情况下，均需要用于熔融软钎料成分而与被接合物接合的加热处理(回流处理)。
并且，作为导电性接合材料6的变形例，例如也可使用如下导电性接合材料：在含有环氧树脂等热固性树脂的树脂材料中，混合多个导电性粒子(例如银粒子)。当使用导电性接合材料时，通过进行使热固性树脂成分固化的加热处理(固化处理)，将导电性接合材料6粘接固定到被接合物上。该固化处理和上述回流处理相比，加热温度较低，因此在可使组装工艺低温化这一点上有利。并且，一旦使导电性接合材料固化后，难以再次熔融，因此提高了安装成品时使用的接合材料(例如软钎料)的选择的自由度。
而当使用导电性接合材料时，通过使多个导电性粒子紧贴来确保导通路径，因此从电连接可靠性的角度出发，优选软钎料。
并且，半导体芯片2的结构已经参照图1及图2进行了说明，因此省略重复的说明。
(夹焊工序)
接着，在图10所示的夹焊工序中，如图16及图17所示，将半导体芯片2的源极焊盘2SP和引脚4S的连接部4B的连接面4Ba经由金属夹7电连接。图16是表示将图14所示的半导体芯片和引脚经由金属夹电连接的状态的放大平面图。并且，图17是沿着图16的A-A线的放大截面图。并且，图18至图20是依次表示接合图17所示的金属夹的工序的放大截面图。
在该工序中，通过参照图8及图9说明的方法，在金属夹7上预先形成阶梯部D1。并且，虽省略了图示，但如果准备在框架内固定了多个金属夹7的金属夹框架，并对多个金属夹7一并实施冲压加工，则可提高金属夹7的制造效率。
在该工序中，首先如图18所示，在作为连接金属夹7(参照图17)的区域的引脚4S的连接面4Ba上、及半导体芯片2的源极焊盘2SP上，分别配置作为夹焊材料(金属板接合材料)的导电性接合材料8L、8C。在图18所示的例子中，示例了通过从供给装置(注射筒)13排出作为膏状软钎料的导电性接合材料8L、8C而进行配置的例子。
接着，如图19所示，预先形成阶梯部D1，将单片化的金属夹7传送到引脚4S及半导体芯片2上。此时，在通过吸附保持金属夹7的作为保持夹具的筒夹14来吸附保持中间部7H的被保持面7Ha的状态下，由未图示的传送夹具传送。此时，引脚连接部7L的下表面7Lb与引脚4S上的导电性接合材料8相对，且芯片连接部7C的下表面7Cb与源极焊盘2SP的导电性接合材料8C相对地配置。并且，金属夹7的阶梯部D1位于源极焊盘2SP上而配置。
如上所述，根据本实施方式，基本无需阶梯部D1的配置空间，所以配置在芯片连接部7C和引脚连接部7L之间的中间部7H的被保持面7Ha可确保充分的面积。因此，在该工序中，金属夹7由筒夹14牢固地吸附保持，从而可高精度地进行金属夹7的位置对齐。
接着如图20所示，将金属夹7向引脚框架30推压。此时，作为导电性接合材料8L、8C，当使用膏状的软钎料、导电性粘接材料(例如银膏)时，导电性接合材料8被金属夹7的引脚连接部7L和引脚4S的连接部4B夹持并被压开扩散。并且，导电性接合材料8C被金属夹7的芯片连接部7C、及半导体芯片2的源极焊盘2SP夹持并被压开扩散。此外，在图20中，示例了以筒夹14推压的例子，但推压金属夹7的部件可使用与筒夹14不同的夹具(例如推压专用夹具或者加热夹具)。
接着，加热导电性接合材料8L、8C，在电连接了金属夹7和引脚4S、及金属夹7和源极焊盘2SP的状态下固定。作为导电性接合材料8L、8C，当使用软钎料时，作为回流工序，对承载了金属夹7的引脚框架30以软钎料的熔点以上的温度加热。这样一来，导电性接合材料8L、8C熔融，分别与金属夹7、源极焊盘2SP、及引脚4S的连接部4B接合。此时，熔融的软钎料通过软钎料自身的表面张力成形。因此如图20所示，在芯片连接部7C和中间部7H的边界上设置阶梯部D1的剪切面D1b时，在导电性接合材料8C的周边部，形成覆盖剪切面D1b的一部分的焊脚(fillet)，难以扩散到中间部7H侧。
并且，作为导电性接合材料8L、8C，当使用软钎料时，在回流工序之后冷却软钎料。这样一来，导电性接合材料8L、8C固化，在电连接了金属夹7和引脚4S、及金属夹7和源极焊盘2SP的状态下固定。此时，如图16所示，导电性接合材料8C在形成了覆盖金属夹7的侧面7c1、7c2的焊脚时，导电性接合材料8C以包住金属夹7的芯片连接部7C方式紧贴，因此可提高金属夹7的接合强度。并且，通过形成图20所示的覆盖剪切面D1b的焊脚，也可提高金属夹7的接合强度。
此外，当使用作为使导电性接合材料8L、8C易于接合的活性化成分的助焊剂时，在导电性接合材料8L、8C固化后进行清洗，去除助焊剂的残渣。
另一方面，作为导电性接合材料8L、8C，使用银膏等导电性粘接材料时，作为固化工序，使导电性接合材料8L、8C中含有的热固性树脂成分固化。这样一来，金属夹7和引脚4S、及金属夹7和源极焊盘2SP在电连接的状态下固定。一般情况下，热固性树脂固化的温度小于软钎料的熔点，因此在固化工序中，能够以比上述回流工序低的温度固化。
并且如图16所示，导电性接合材料8C在形成了覆盖金属夹7的侧面7c1、7c2的焊脚时，导电性接合材料8C以包住金属夹7的芯片连接部7C的方式紧贴，因此可提高金属夹7的接合强度，这一点在导电性粘接材料中也同样。并且，通过形成覆盖剪切面D1b的焊脚，也可提高金属夹7的接合强度。
通过以上工序，如图16及图17所示，半导体芯片2的源极焊盘2SP和引脚4S的连接部4B的连接面4Ba，经由金属夹7电连接。
根据本实施方式，如图16所示，导电性接合材料8C在金属夹7的侧面7c1、7c2露出。因此，在该工序完成后，优选检查金属夹7和源极焊盘2SP的接合部。此时，是对金属夹7和源极焊盘2SP的接合部的外观通过目视或相机等进行确认的程度的检查即可。
(丝焊工序)
并且，在图10所示的丝焊工序中，如图21及图22所示，将半导体芯片2的栅极焊盘2GP和引脚4G的连接部4B的连接面4Ba，经由线(金属丝)7GW电连接。
图21是表示将图16所示的半导体芯片和引脚经由金属丝电连接的状态的放大平面图。并且，图22是沿着图21的A-A线的放大截面图。
如图22所示，在该工序中，例如将在各器件区域30a的引板3上搭载了半导体芯片2的引脚框架30，配置在未图示的加热台(引脚框架加热台)上。并且，将半导体芯片2的栅极焊盘2GP和引脚4G经由金属丝7GW电连接。在本实施方式中，例如经由未图示的毛细管提供金属丝7GW，通过同时利用超声波和热压来接合金属丝7GW的所谓钉头式接合法连接金属丝7GW。
例如，在图21及图22所示的例子中，首先对形成在栅极焊盘2GP最表面的金属膜(例如铝膜或金膜)接合例如由金(Au)构成的金属丝7GW的一端。并且，将金属丝7GW的另一端接合到引脚4G上的金属膜4BM上，电连接栅极焊盘2GP和引脚4G。接着如切断多余的金属丝，则形成图21及图22所示的金属丝7GW。
此外，在图10中，是在夹焊工序之后进行丝焊，但作为变形例，也可在进行了丝焊之后进行夹焊。
(密封工序)
接着，在图10所示的密封工序中，如图24所示，将半导体芯片2、引板3的上表面3a、引脚4S的连接部4B、及金属夹7用绝缘树脂密封，形成密封体5。图23是表示形成了密封半导体芯片和金属夹的密封体的状态的放大平面图。并且，图24是表示在沿着图23的A-A线的放大截面中，在成形模具内配置了引脚框架的状态的放大截面图。
在该工序中，例如如图24所示，使用具有上模具(第1模具)32和下模具(第2模具)33的成形模具31，通过所谓传递模塑(transfer mold)方式形成密封体5。
在图24所示的例子中，配置引脚框架30以使器件区域30a位于形成于下模具33的腔体34内，用上模具32和下模具33夹住。在该状态下，将软化(可塑化)的热固性树脂(绝缘树脂)压入到成形模具31的腔体34后，绝缘树脂被提供到由腔体34和上模具32形成的空间内，仿照腔体34的形状而成形。
此时，如将引板3的下表面3b及多个引脚4的下表面4b分别与上模具32紧贴，则下表面3b、4b在密封体5的下表面5b中从密封体5露出。另一方面，引脚4S的连接部4B的下表面4BGb不与下模具33紧贴。因此，连接部4B被绝缘树脂覆盖，由密封体5密封。并且，虽省略了图示，但对参照图21及图22说明的引脚4G，端子部4T的下表面4Tb也分别从图23所示的密封体5露出，连接部4B由密封体5密封。这样一来，因引脚4的一部分被密封体5密封，所以难以从密封体5脱落。
此外，在图24中，说明了在一个腔体34内收容一个器件区域30a的所谓单片模塑方式的实施方式。但作为变形例，也可适用以下方式：例如使用具有一并覆盖图1所示的多个器件区域30a的腔体34的成形模具，一并密封多个器件区域30a。该密封方式称为一并密封(BlockMolding)方式或MAP(Mold Array Process/模封阵列处理)方式，一个引脚框架30中的有效面积增大。
并且，密封体5以绝缘性树脂为主体构成，例如通过将二氧化硅(SiO2)粒子等填料粒子混合到热固性树脂，可提高密封体5的功能(例如对翘曲变形的耐性)。
(镀敷工序)
接着，在图10所示的镀敷工序中，如图25所示，将引脚框架30浸泡到未图示的镀敷溶液中，对从密封体5露出的金属部分的表面形成金属膜SD。图25是表示在图24所示的引板及引脚自密封体的露出面上形成了金属膜的状态的放大截面图。
在图25所示的例子中，例如在软钎料溶液中浸泡引脚框架30，通过电镀方式形成作为软钎料膜的金属膜SD。金属膜SD具有以下功能：在将完成的半导体装置1(参照图6)安装到未图示的安装基板时，提高接合材料的浸润性。作为软钎料膜的种类，例如包括镀锡-铅、作为无Pb镀敷的镀纯锡、镀锡-铋等。
此外，也可使用预先在引脚框架上形成了导体膜的预先镀敷的引脚框架。此时的导体膜例如大多由镍膜、镍膜上形成的钯膜、及钯膜上形成的金膜形成。当使用预先镀敷的引脚框架时，省略本镀敷工序。
(单片化工序)
接着，在图10所示的单片化工序中，如图26所示，将引脚框架30分割为各器件区域30a。图26是表示将图23所示的引脚框架单片化的状态的放大平面图。
在该工序中，如图26所示，切断引脚4S的一部分，将引脚4S从框部30c分离。并且，在该工序中，切断支撑引板3的多个悬吊引脚TL的一部分，将引板3从框部30c分离。并且，分别切断引脚4G的一部分，将引脚4G从框部30c分离。切断方法无特别限定，可通过冲压加工、或利用了转刀的切削加工来切断。
通过以上各工序，获得了参照图1至图9说明的半导体装置1。之后进行外观检查、电气试验等必要的检查、试验，并出厂或安装到未图示的安装基板上。
以上根据实施方式具体说明了本发明人做出的发明，但本发明不限于上述实施方式，当然可在不脱离其主旨的范围内进行各种变更。
(变形例1)
例如，在上述实施方式中，说明了在中间部7H和芯片连接部7C之间的一处地点设置了阶梯部D1的金属夹7，但如图27的半导体装置1a所示，也可设置多个阶梯部D1、D2。图27是表示作为对图6的变形例的半导体装置的截面图。
在图27所示的半导体装置1a具有的金属夹7上，设置多个阶梯部D1、D2。具体而言，金属夹7的中间部7H包括：配置在芯片连接部7C侧的中间部7H1；位于中间部7H1和引脚连接部7L之间的中间部7H2。并且，在中间部7H1和芯片连接部7C之间设置阶梯部D1，在中间部7H1和中间部7H2之间设置阶梯部D2。并且，中间部7H2的下表面7H2b配置在比中间部7H1的下表面7H1b高的位置上。并且，阶梯部D2具有：连接部D2a，连接中间部7H2和中间部7H1；剪切面D2b，形成为从连接部D2a的下端朝向半导体芯片2的正面2a，与中间部7H1的下表面71Hb相连。并且，阶梯部D2具有剪切面D2c，其形成为从连接部D2a的上端朝向与半导体芯片2相反的方向，与中间部7H1的上表面71Hb相连。
半导体装置1a这样的在金属夹7上设置多个阶梯部D1、D2的结构，在半导体芯片2的厚度较薄时有效。例如，图27所示的半导体芯片2的厚度是50μm左右。因此，如使半导体芯片2较薄，则接通电阻下降，所以从提高功率变换效率的角度而言有利。但是，因半导体芯片2的厚度变薄，而使引脚4S的连接面4Ba和源极焊盘2SP的高低差变大的情况下，仅通过阶梯部D1调整该高低差时，连接部D1a的厚度会变薄。此时，因连接部D1a的强度不同，会产生被切断的情况。
因此，如图27所示，如设置多个阶梯部D1、D2，则可通过多个阶梯部D1、D2来调整引脚4S的连接面4Ba和源极焊盘2SP的高低差。因此，可使连接部D1a、D2a各自的厚度较厚。例如，在图27所示的例子中，连接部D1a的厚度大于剪切面D1b的高度。并且，连接部D2a的厚度大于剪切面D2b的高度。并且，在图27所示的例子中，连接部D1a、D2a的厚度分别大于半导体芯片2的厚度。因此，通过设置多个阶梯部D1、D2，可抑制金属夹7的强度下降。
并且，阶梯部D1、D2分别通过上述错开加工法形成。因此，和形成图30所示的弯曲部7TW的情况相比，可抑制被保持面7Ha的面积减小。例如，在图27所示的例子中，中间部7H1的上表面的面积小于中间部7H2的被保持面7Ha的面积。
并且，在图27所示的例子中，中间部7H1的下表面7H1b被导电性接合材料8C覆盖，且阶梯部D2的剪切面D2b的至少一部分也被导电性接合材料8C覆盖。换言之，金属夹7的中间部7H1作为固定在半导体芯片2的源极焊盘2SP上的芯片连接部7C的一部分发挥作用。即，中间部7H1的下表面7H1b与导电性接合材料8C紧贴，因此即使减小芯片连接部7C的上表面7Ca的面积，也可获得和图6所示的半导体装置1同等程度的接合强度。其结果是，可增大中间部7H2的被保持面7Ha的面积，因此在上述夹焊工序中，可提高金属夹7的位置对齐精度。
并且，从控制导电性接合材料8C的扩散程度的角度出发，如图27所示，优选构成为剪切面D2b的厚度方向的长度大于剪切面D1b的厚度方向的长度。通过剪切面D1b、D2b抑制导电性接合材料8C的扩散情况的程度，因剪切面D1b、D2b的厚度方向的长度(高度)而变化。剪切面D1b、D2b的厚度方向的长度越长，抑制导电性接合材料8C的扩散的效果越大。因此，通过使相对配置在引脚连接部7L侧的剪切面D2b的长度大于相对配置在芯片连接部7C侧的剪切面D1b的长度，如图27所示，中间部7H1被导电性接合材料8C覆盖，且可在源极焊盘2SP上收容导电性接合材料8C。
半导体装置1a除了上述不同点外，和上述实施方式中说明的半导体装置1相同，因此省略重复的说明。
(变形例2)
并且，例如，在上述实施方式中，说明了中间部7H的下表面7Hb和引脚连接部7L的下表面7Lb配置在相同高度的金属夹7，但如图28的半导体装置1b所示，也可将引脚连接部7L配置在比中间部7H低的位置上。图28是表示作为对图6的其他变形例的半导体装置的截面图。
在图28所示的半导体装置1a具有的金属夹7上设置多个阶梯部D1、D3，通过该阶梯部D1、D3，中间部7H配置在比引脚连接部7L、及芯片连接部7C高的位置。
具体而言，金属夹7的引脚连接部7L的下表面7Lb设置在比中间部7H的下表面7Hb低的位置，在引脚连接部7L和中间部7H之间设置阶梯部D3。并且，阶梯部D3具有：连接部D3a，连接中间部7H和引脚连接部7L；剪切面D3b，从连接部D3a的下端朝下方形成，与引脚连接部7L的下表面7Lb相连；剪切面D3c，从连接部D3a的上端朝向上方形成，与引脚连接部7L的上表面相连。
当连接部4B的连接面4Ba的高度较低时，也可考虑使金属夹7为平坦的板材的方法，但如图28所示，优选设置阶梯部D1、D3，提高中间部7H的高度。这样一来，在引脚连接部7C的下表面7Cb和中间部7的下表面7Hb之间形成剪切面D1b，因此如上所述，通过剪切面D1b可控制导电性接合材料8C的扩散程度。
并且，从抑制引脚4S从密封体5脱落的角度出发，优选连接部4B的连接面4Ba的高度大于端子部4T的上表面4Ta的高度。
半导体装置1b除了上述不同点外，和上述实施方式中说明的半导体装置1相同，因此省略重复的说明。
(变形例3)
并且，例如在上述实施方式中，说明了引脚4S、4G通过弯曲部4TW而提高连接部4B的高度的实施方式，但如图29的半导体装置1c所示，也可在引脚4上设置阶梯部D4。图29是表示作为对图6的其他变形例的半导体装置的截面图。
图29所示的半导体装置1c具有的引脚4S具有：从密封体5露出的端子部4T；连接金属夹7的引脚连接部7L的连接部4B；设置在端子部4T和连接部4B之间的阶梯部D4。阶梯部D4通过上述错开加工法形成。并且，阶梯部D4具有：连接部D4a，连接连接部4B和端子部4T；剪切面D4b，从连接部D4a的下端朝向下方形成，与端子部4T的下表面4Tb相连；剪切面D4c，从连接部D4a的上端朝向上方形成，与连接部4B的连接面(上表面)4Ba相连。此外，在图28中，表示设置了多个(2个)阶梯部D4的例子，但阶梯部D4的个数可根据连接面4Ba和上表面4Ta的高低差来决定。
在如半导体装置1c那样通过阶梯部D4提高引脚4S的连接部4B的高度的实施方式的情况下，与如图6所示设置弯曲部4TW的情况相比，可减小用于调整高低差的空间，因此可减小封装的平面尺寸，换言之，可减小安装面积。
(变形例4)
并且，在上述实施方式中，为简化而说明了一个封装中内置一个半导体芯片的实施方式，但所搭载的半导体芯片的个数也可是多个。例如，也可适用于将图1所示的半导体芯片2H和半导体芯片2L搭载到一个封装内的实施方式。
并且，虽省略了图示，但也可组合适用上述变形例。

Claims (11)

1.一种半导体装置，具有：
金属制的芯片搭载部，其具有芯片搭载面；
半导体芯片，具有形成第1电极及第2电极的正面以及位于上述正面的相反侧并形成第3电极的背面，该半导体芯片经由第1导电性接合材料搭载到上述芯片搭载部；
第1引脚，配置成与上述芯片搭载部分离，并与上述第1电极电连接；
第2引脚，配置成与上述芯片搭载部及上述第1引脚分离，并与上述第2电极电连接；
金属板，具有经由第2导电性接合材料与上述第2电极电连接的芯片连接部、经由第3导电性接合材料与上述第2引脚电连接的引脚连接部以及位于上述芯片连接部和上述引脚连接部之间的中间部，该金属板将上述第2电极和上述第2引脚电连接；以及
密封体，通过树脂将上述芯片搭载部的一部分、上述半导体芯片、上述第1引脚和第2引脚各自的一部分及上述金属板密封，
上述金属板在平面视图中沿着第1方向从上述半导体芯片的上述第2电极上依次配置上述芯片连接部、上述中间部及上述引脚连接部，
上述金属板具有沿着上述第1方向配置且彼此相对的第1侧面及第2侧面，
在上述中间部和上述芯片连接部之间设置第1阶梯部，上述第1阶梯部形成为连接上述第1侧面及第2侧面，
上述中间部的下表面配置在比上述芯片连接部的下表面距上述芯片搭载面更高的位置上，
上述第1阶梯部具有：第1连接部，连接上述中间部和上述芯片连接部；第1剪切面，形成为从上述第1连接部的下端朝向上述半导体芯片的上述正面，与上述芯片连接部的下表面相连；和第2剪切面，形成为从上述第1连接部的上端朝向与上述半导体芯片相反的方向，与上述芯片连接部的上表面相连，
上述芯片连接部的上述第1侧面的一部分及上述第2侧面的一部分被上述第2导电性接合材料覆盖。
2.根据权利要求1所述的半导体装置，其中，
上述芯片连接部、上述中间部、上述引脚连接部的厚度分别大于上述半导体芯片的厚度。
3.根据权利要求2所述的半导体装置，其中，
上述第1阶梯部的上述第1连接部的厚度大于上述第1剪切面的高度。
4.根据权利要求3所述的半导体装置，其中，
上述金属板的上述中间部包括配置在上述芯片连接部侧的第1中间部以及位于上述第1中间部和上述引脚连接部之间的第2中间部，
上述第1阶梯部设置在上述第1中间部和上述芯片连接部之间，
在上述第1中间部和上述第2中间部之间设置第2阶梯部，
上述第2中间部的下表面配置在比上述第1中间部的下表面距上述芯片搭载面更高的位置上，
上述第2阶梯部具有：第2连接部，连接上述第2中间部和上述第1中间部；第3剪切面，形成为从上述第2连接部的下端朝向上述半导体芯片的上述正面，与上述第1中间部的下表面相连；和第4剪切面，形成为从上述第2连接部的上端朝向与上述半导体芯片相反的方向，与上述第1中间部的上表面相连。
5.根据权利要求4所述的半导体装置，其中，
上述第1连接部及上述第2连接部的厚度大于上述第1剪切面及上述第3剪切面的高度。
6.根据权利要求5所述的半导体装置，其中，
上述第3剪切面的厚度方向的长度大于上述第1剪切面的上述厚度方向的长度。
7.根据权利要求1所述的半导体装置，其中，
上述引脚连接部的下表面设置在比上述中间部的下表面距上述芯片搭载面更低的位置上，
在上述引脚连接部和上述中间部之间设置第3阶梯部，
上述第3阶梯部具有：第3连接部，连接上述中间部和上述引脚连接部；第5剪切面，从上述第3连接部的下端朝向下方形成，与上述引脚连接部的下表面相连；和第6剪切面，从上述第3连接部的上端朝向上方形成，与上述引脚连接部的上表面相连。
8.根据权利要求7所述的半导体装置，其中，
上述第2引脚具有从上述密封体露出的端子部以及连接上述金属板的上述引脚连接部的金属板连接部，
上述金属板连接部的上表面配置在比上述端子部的上表面距上述芯片搭载面更高的位置上。
9.根据权利要求1所述的半导体装置，其中，
上述第2引脚具有从上述密封体露出的端子部以及连接上述金属板的上述引脚连接部的金属板连接部，
上述第2引脚的上述金属板连接部的上表面配置在比上述半导体芯片的上述正面距上述芯片搭载面更高的位置上。
10.根据权利要求1所述的半导体装置，其中，
上述第2引脚具有从上述密封体露出的端子部、连接上述金属板的上述引脚连接部的金属板连接部以及设置在上述端子部和上述金属板连接部之间的第4阶梯部，
上述第2引脚的上述金属板连接部的上表面配置在比上述半导体芯片的上述正面距上述芯片搭载面更高的位置上，
上述第4阶梯部具有：第4连接部，连接上述金属板连接部和上述端子部；第7剪切面，从上述第4连接部的下端朝向下方形成，与上述端子部的下表面相连；和第8剪切面，从上述第4连接部的上端朝向上方形成，与上述金属板连接部的上表面相连。
11.根据权利要求1所述的半导体装置，其中，
上述半导体芯片具有场效应晶体管，
上述第1电极与上述场效应晶体管的栅极连接，
上述第2电极与上述场效应晶体管的源极连接，
上述第3电极与上述场效应晶体管的漏极连接。
CN201310487389.2A 2012-10-17 2013-10-17 半导体装置 Expired - Fee Related CN103779311B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-230186 2012-10-17
JP2012230186A JP6161251B2 (ja) 2012-10-17 2012-10-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN103779311A CN103779311A (zh) 2014-05-07
CN103779311B true CN103779311B (zh) 2018-01-02

Family

ID=50474648

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310487389.2A Expired - Fee Related CN103779311B (zh) 2012-10-17 2013-10-17 半导体装置

Country Status (4)

Country Link
US (2) US9111922B2 (zh)
JP (1) JP6161251B2 (zh)
CN (1) CN103779311B (zh)
TW (1) TWI585978B (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6129315B2 (ja) 2013-07-05 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置
KR101538543B1 (ko) * 2013-08-13 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
WO2015104914A1 (ja) * 2014-01-09 2015-07-16 日立オートモティブシステムズ株式会社 半導体装置並びにそれを用いた電力変換装置
JP6284397B2 (ja) * 2014-03-10 2018-02-28 エイブリック株式会社 半導体装置及びその製造方法
US9355942B2 (en) * 2014-05-15 2016-05-31 Texas Instruments Incorporated Gang clips having distributed-function tie bars
TWI559530B (zh) * 2014-07-29 2016-11-21 旺宏電子股份有限公司 半導體裝置
JP6316708B2 (ja) * 2014-08-26 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104600048B (zh) * 2014-12-30 2018-12-18 杰群电子科技（东莞）有限公司 一种半导体封装结构及方法
US9659898B1 (en) * 2015-01-06 2017-05-23 Qorvo Us, Inc. Apparatuses, systems, and methods for die attach coatings for semiconductor packages
DE102015102041A1 (de) * 2015-02-12 2016-08-18 Danfoss Silicon Power Gmbh Leistungsmodul
US10163762B2 (en) 2015-06-10 2018-12-25 Vishay General Semiconductor Llc Lead frame with conductive clip for mounting a semiconductor die with reduced clip shifting
CN105140205B (zh) * 2015-06-30 2018-05-04 通富微电子股份有限公司 一种双面散热的半导体叠层封装结构
CN105140201B (zh) * 2015-06-30 2018-06-05 通富微电子股份有限公司 一种具有万用型封装金属片的半导体封装件及打线工艺
CN105047569B (zh) * 2015-06-30 2018-02-27 通富微电子股份有限公司 一种半导体封装方法
US9620443B2 (en) * 2015-07-24 2017-04-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9653387B2 (en) 2015-07-24 2017-05-16 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US10128174B2 (en) 2015-07-24 2018-11-13 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9818677B2 (en) 2015-07-24 2017-11-14 Semiconductor Components Industries, Llc Semiconductor component having group III nitride semiconductor device mounted on substrate and interconnected to lead frame
US9905500B2 (en) 2015-07-24 2018-02-27 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US10388539B2 (en) 2015-07-24 2019-08-20 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9735095B2 (en) 2015-07-24 2017-08-15 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9818674B2 (en) 2015-07-24 2017-11-14 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9780019B2 (en) 2015-07-24 2017-10-03 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
JP6489525B2 (ja) * 2015-09-19 2019-03-27 新電元工業株式会社 電気機器の製造方法、製造用治具及び取り外し用治具
JP6721346B2 (ja) * 2016-01-27 2020-07-15 ローム株式会社 半導体装置
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
US9824959B2 (en) * 2016-03-23 2017-11-21 Texas Instruments Incorporated Structure and method for stabilizing leads in wire-bonded semiconductor devices
JP6935392B2 (ja) 2016-04-19 2021-09-15 ローム株式会社 半導体装置、パワーモジュール及びその製造方法
US9941193B1 (en) * 2016-09-30 2018-04-10 Infineon Technologies Americas Corp. Semiconductor device package having solder-mounted conductive clip on leadframe
US10910292B2 (en) * 2017-02-20 2021-02-02 Shindengen Electric Manufacturing Co., Ltd. Electronic device and connection body
JP2018139263A (ja) * 2017-02-24 2018-09-06 株式会社東芝 半導体パッケージおよびその製造方法
JP2019012755A (ja) * 2017-06-29 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
WO2019049214A1 (ja) * 2017-09-05 2019-03-14 新電元工業株式会社 半導体装置
JP6466625B1 (ja) * 2017-09-05 2019-02-06 新電元工業株式会社 半導体装置
EP3462482A1 (en) * 2017-09-27 2019-04-03 Nexperia B.V. Surface mount semiconductor device and method of manufacture
JP7147186B2 (ja) * 2018-03-06 2022-10-05 株式会社デンソー 半導体装置
JP7069848B2 (ja) * 2018-03-06 2022-05-18 株式会社デンソー 半導体装置
CN111788676B (zh) * 2018-03-07 2024-12-10 三菱电机株式会社 半导体装置以及电力变换装置
JP7085974B2 (ja) * 2018-12-13 2022-06-17 三菱電機株式会社 半導体装置
US11515244B2 (en) * 2019-02-21 2022-11-29 Infineon Technologies Ag Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
KR20200116577A (ko) 2019-04-01 2020-10-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN112913009B (zh) * 2019-04-10 2024-08-16 新电元工业株式会社 半导体装置以及引线框材料
JP7359581B2 (ja) * 2019-07-10 2023-10-11 株式会社デンソー 半導体装置
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2021141235A (ja) * 2020-03-06 2021-09-16 株式会社東芝 半導体装置
CN112530894B (zh) * 2020-11-25 2024-08-06 通富微电科技(南通)有限公司 功率模块及具有其的电子设备、键合金属片的制备方法
US20230275006A1 (en) 2020-12-15 2023-08-31 Rohm Co., Ltd. Semiconductor apparatus
EP4064331A1 (en) * 2021-03-25 2022-09-28 Infineon Technologies AG Method for attaching a first connection partner to a second connection partner
KR102511000B1 (ko) * 2021-06-14 2023-03-17 제엠제코(주) 반도체 패키지용 클립 구조체 및 이를 포함하는 반도체 패키지
CN117476590A (zh) * 2023-12-28 2024-01-30 华羿微电子股份有限公司 一种双面散热的封装结构及其制备方法
CN118173527B (zh) * 2024-03-04 2024-11-22 重庆平创半导体研究院有限责任公司 分立式功率半导体器件封装结构及封装方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133497A (ja) * 2001-10-29 2003-05-09 Toshiba Components Co Ltd 薄型半導体素子
CN101097908A (zh) * 2006-06-26 2008-01-02 三洋电机株式会社 半导体装置
CN101626001A (zh) * 2008-07-10 2010-01-13 三菱电机株式会社 半导体装置及其制造方法
CN101673729A (zh) * 2008-09-10 2010-03-17 株式会社瑞萨科技 半导体器件
CN101794758A (zh) * 2009-01-22 2010-08-04 株式会社瑞萨科技 半导体器件
CN102332445A (zh) * 2010-06-29 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
CN102334186A (zh) * 2009-02-27 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
CN102437138A (zh) * 2010-09-29 2012-05-02 三菱电机株式会社 半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0211332U (zh) * 1988-07-06 1990-01-24
JPH0730050A (ja) * 1993-07-13 1995-01-31 Mitsui High Tec Inc リ−ドフレ−ム
US6740969B1 (en) * 1999-08-25 2004-05-25 Renesas Technology Corp. Electronic device
JP2003243599A (ja) * 2002-02-18 2003-08-29 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US20040217488A1 (en) 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7285849B2 (en) 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US7541681B2 (en) * 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
JP5232367B2 (ja) * 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
JP5384913B2 (ja) * 2008-11-18 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2011204863A (ja) * 2010-03-25 2011-10-13 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP5813963B2 (ja) * 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133497A (ja) * 2001-10-29 2003-05-09 Toshiba Components Co Ltd 薄型半導体素子
CN101097908A (zh) * 2006-06-26 2008-01-02 三洋电机株式会社 半导体装置
CN101626001A (zh) * 2008-07-10 2010-01-13 三菱电机株式会社 半导体装置及其制造方法
CN101673729A (zh) * 2008-09-10 2010-03-17 株式会社瑞萨科技 半导体器件
CN101794758A (zh) * 2009-01-22 2010-08-04 株式会社瑞萨科技 半导体器件
CN102334186A (zh) * 2009-02-27 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
CN102332445A (zh) * 2010-06-29 2012-01-25 安森美半导体贸易公司 半导体装置及其制造方法
CN102437138A (zh) * 2010-09-29 2012-05-02 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
US20140103510A1 (en) 2014-04-17
JP6161251B2 (ja) 2017-07-12
TW201417288A (zh) 2014-05-01
TWI585978B (zh) 2017-06-01
US9111922B2 (en) 2015-08-18
JP2014082384A (ja) 2014-05-08
CN103779311A (zh) 2014-05-07
US20150325502A1 (en) 2015-11-12
US9355941B2 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
CN103779311B (zh) 半导体装置
JP5870200B2 (ja) 半導体装置の製造方法および半導体装置
CN102867792B (zh) 半导体器件及其制造方法
JP5107839B2 (ja) 半導体装置
CN105264659B (zh) 半导体装置
US10910337B2 (en) Semiconductor device
JP2008153432A (ja) 半導体装置およびその製造方法
US10777490B2 (en) Semiconductor device and method of manufacturing the same
CN107887349A (zh) 半导体器件
US20240006275A1 (en) Method of manufacturing semiconductor device and semiconductor device
US20240170373A1 (en) Semiconductor device
JP2012235164A (ja) 半導体装置
JP2013128040A (ja) 半導体装置
JP2016076730A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1197496

Country of ref document: HK

CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1197496

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180102

Termination date: 20191017

CF01 Termination of patent right due to non-payment of annual fee