CN103367260A - 逻辑晶体管以及非易失性存储器单元集成 - Google Patents

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Abstract

本发明涉及逻辑晶体管以及非易失性存储器单元集成。第一导电层（30）和下面的电荷存储层（20）被图案化以在NVM区域（12）内形成控制栅极（32）。第一介电层（34）和阻挡层（35）形成于所述控制栅极之上。牺牲层（36）形成于所述阻挡层之上并且被平面化。第一图案化的掩膜层（38）形成于所述NVM区域内的所述牺牲层和控制栅极之上并且定义了与所述控制栅极横向相邻的选择栅极位置。第二掩膜层（38）形成于定义了逻辑栅极位置的逻辑区域（14）内。所述牺牲层的暴露部分被移除以便第一部分保留在所述选择栅极位置处。第二介电层（52）形成于所述第一部分之上并且被平面化以暴露所述第一部分。所述第一部分被移除以在暴露所述阻挡层的所述选择栅极位置处引起开口。

Description

逻辑晶体管以及非易失性存储器单元集成
技术领域
本公开通常涉及非易失性存储器，并且更具体地，涉及在同一集成电路上集成非易失性存储器和逻辑晶体管。
背景技术
很多半导体器件在同一集成电路（IC）上包括或嵌入其它晶体管类型的非易失性存储器（NVM）晶体管。不同晶体管类型的制造工艺可能不相同，要求集成工艺。例如，为了集成NVM与例如CMOS(互补金属氧化物半导体)，CMOS工艺可被修改以包括制备NVM存储器单元和支撑器件所必需的工艺步骤。
闪速NVM通常被嵌入在例如具有CMOS逻辑电路的片上系统（SoC）集成电路。闪速NVM可以包括包含多晶硅的浮置栅极，或使用包括纳米晶体或一个ONO（氧化物-氮化物-氧化物）层的电荷存储层。存储器单元还可以包括控制栅极，该控制栅极包括多晶硅、金属或两者。此外，可能希望使用逻辑晶体管内的高-k（其中k指的是材料的介电常数）栅极介电层。在同一集成电路上集成非易失性存储器单元与具有金属栅极和高-k栅极介电层的逻辑晶体管可能要求很多附加工艺步骤。
所需要的是一种用于有效地在NVM单元阵列嵌入金属栅极/高-k介电层逻辑晶体管的工艺集成方法。
附图说明
本发明通过举例的方式被说明并且不受附图限制，在附图中，相同的附图标记被用于指示相似的元素。为了简便以及清晰而图示了附图中的元素，并且附图中的元素不一定按比例绘制。
图1是根据实施例的在处理的一个阶段的半导体器件的横截面；
图2是图1的半导体器件在处理的随后阶段的横截面；
图3是图2的半导体器件在处理的随后阶段的横截面；
图4是更详细的图3中示出的半导体器件的一部分；
图5是图3的半导体器件在处理的随后阶段的横截面；
图6是图5的半导体器件在处理的随后阶段的横截面；
图7是图6的半导体器件在处理的随后阶段的横截面；
图8是图7的半导体器件在处理的随后阶段的横截面；
图9是图8的半导体器件在处理的随后阶段的横截面；
图10是图9的半导体器件在处理的随后阶段的横截面；
图11是图10的半导体器件在处理的随后阶段的横截面；
图12是图11的半导体器件在处理的随后阶段的横截面；
图13是图12的半导体器件在处理的随后阶段的横截面；
图14是图13的半导体器件在处理的随后阶段的横截面；以及
图15是图14的半导体器件在处理的随后阶段的横截面。
具体实施方式
在一方面中，非易失性存储器（NVM）单元和逻辑晶体管的集成在单一的集成电路上有效地集成了NVM和逻辑。这个集成提供了在处理阶段形成的允许关键的介电层和存储层材料选择上的灵活性的重要特征。关于存储层，这包括在浮置栅极和纳米晶体之间进行选择的灵活性以及从多个纳米晶体材料当中进行选择的灵活性。存储层和介电层的这些选择处于虚拟栅极工艺的背景下，在该虚拟栅极工艺的背景下，功函数设置材料被保留而虚拟顶栅被最终顶栅所取代。这通过参考附图和下面的描述可以更好地理解。
在此描述的半导体衬底可以是任何半导体材料或材料的组合，诸如砷化镓、硅锗、硅覆绝缘体（SOI）、硅、单晶硅等等，以及上面的组合。
图1示出的是半导体器件10，半导体器件10具有半导体衬底16、在衬底16的一部分内或之上的NVM区域12、在衬底16的一部分内或之上的逻辑区域14、以及在衬底16之上的硬掩模层18。在同一衬底16内或之上，也可以有其它区域。用于形成单一逻辑晶体管和单一NVM单元的工艺将在随后的附图中示出并且是将在那些区域内形成的其它晶体管和存储器单元的示范。硬掩模层18可以是氧化物并且可以约100埃。也可以使用其它材料和厚度。
图2示出的是在从NVM区域12移除硬掩模层18之后的半导体器件10。未示出的掩膜被用于进行这个蚀刻。
图3示出的是在NVM区域12之上的衬底16上和在逻辑区域14之上的掩模层18上沉积电荷存储层20之后的半导体器件10。
图4示出的是更详细的电荷存储层20。电荷存储层20具有在衬底16上的介电层22、在介电层22上的包括示例性纳米晶体28的多个纳米晶体24、以及在介电层22上和在纳米晶体24上或周围的介电层26。介电层22可以是高-k介电质，所述介电质可以是二氧化铪。介电层22是这样一种介电层，其不仅是纳米晶体24和沟道之间的栅极介电层，而且电荷穿过该介电层流到纳米晶体24并且从纳米晶体24流出以用于编程和擦除。纳米晶体通常是多晶硅，但是纳米晶体24还可以是金属的。介电层26可以是诸如二氧化铪的高-k介电质。
图5示出的是在NVM区域12和逻辑区域14内的电荷存储层20上形成栅极材料30之后的半导体器件。栅极材料30可以具有大约100埃的厚度。栅极材料30可以是可以提供比多晶硅更好益处的金属。也可以使用多晶硅。栅极材料30还可以是可以包括金属和多晶硅的导电材料的堆叠。
图6示出的是在蚀刻栅极材料30和电荷存储层20之后的半导体器件10。除了图案化栅极材料30，不需要对其做任何改变，但结果是NVM区域12内将用作功能结构的控制栅极32。从逻辑区域14移除栅极材料30、电荷存储层20、以及硬掩模层18，使得衬底16的顶部表面将被暴露在逻辑区域14内。衬底16的顶部部分也被暴露在NVM区域12内，除了存在控制栅极32的部分。
图7示出的是在NVM区域12和逻辑区域14的所述暴露部分上以及在控制栅极32上形成高-k介电层34、在高-k介电层34上的阻挡金属层35、以及在NVM区域12和逻辑区域14内的阻挡层35上的替代层36之后的半导体器件10。替代层36的较低部分优选地高于阻挡层35，但至少与阻挡层35一样高，其中阻挡金属层35在控制栅极32之上。替代层36优选地是氮化物或多晶硅。最终完全被移除，因此替代层可以是导电的或绝缘的。阻挡金属层35例如可以是100-200埃，但选择薄的，但要足够厚以执行屏障功能并且为正形成的逻辑晶体管和NVM晶体管设置功函数。
图8示出的是在执行诸如在替代层36上化学机械抛光以使替代层36以平面形式具有与控制栅极32之上的介电层34的高度相同的高度的平面化工艺之后的半导体器件10。CMP工艺可以首先进行沉积牺牲层以支撑突出部，并从而降低了突出部处故障发生的可能性。CMP工艺可以被设计成移除阻挡金属层35或在移除阻挡金属层35之前停止。图8示出的情况是CMP工艺已完全移除阻挡金属层35。
图9示出的是在形成图案化的光刻胶38之后的半导体器件10。所述光刻胶38在NVM区域12内具有在控制栅极32之上的第一部分。所述控制栅极32具有从控制栅极32的第一侧壁33延伸出去以用于定义虚拟栅极的第一侧壁39。所述虚拟栅极随后将被将用作选择顶栅的导电材料所取代。NVM区域12内的图案化的光刻胶38的第一部分具有第二侧壁41，第二侧壁41实质上对齐到介电层34和阻挡金属层35，其中介电层34和阻挡金属层35沿着控制栅极32的第二侧壁37。控制栅极32的第二侧壁37与控制栅极32的第一侧壁33相对。沿着控制栅极32的侧壁添加到阻挡金属层35的水平厚度的介电层34的水平厚度优选地至少是NVM区域12内的光刻胶38的第二侧壁41的对准公差的两倍，使得NVM区域12内的光刻胶38的第二侧壁41既不在控制栅极32之上也不在替代层36之上，但沿着控制栅极32的第二侧壁37只在高-k栅极介电层34或阻挡金属层35之上。图案化的光刻胶38在逻辑区域14内具有第二部分，所述第二部分将用于定义逻辑晶体管的栅极。
图10示出的是在执行将图案化的光刻胶38用作掩膜，以留下替代层36在NVM区域12内与控制栅极32相邻的第一部分以及替代层36在逻辑区域14内的第二部分的蚀刻之后的半导体器件10。蚀刻化学变化在图案化替代层36以移除除了沿着控制栅极32的侧壁33和37之外的阻挡金属层35之后发生。沿着侧壁33的阻挡金属层35在选择栅极32和替代层36的第一部分之间。而且，来自阻挡金属层35的侧壁隔块形成于侧壁37上的高-k介电质34上。介电质34保留在控制栅极32之上。替代层36的第一部分和第二部分将被栅极材料所取代。
图11示出的是在形成侧壁隔块并且以典型的方式执行注入以用于形成晶体管之后的半导体器件10，引起侧壁隔块40在替代层36的第一部分和控制栅极32周围、衬底16内的源极/漏极区域44实质上对齐到替代层36的第一部分的第一侧壁、源极/漏极区域46实质上对齐到控制栅极32的第二侧壁、侧壁隔块42在替代层36的第二部分周围、源极/漏极区域48实质上对齐到替代层36的第二部分的第一侧壁、以及源极/漏极区域50实质上对齐到替代层36的第二部分的第二侧壁。如果替代层36的第一部分和第二部分是栅极材料，则将有完整的NVM单元，其中替代层36的第一部分是选择栅极并且替换层36的第二部分是逻辑晶体管的栅极。
图12示出的是CMP之后通过沉积形成夹层介电质（ILD）52之后的半导体器件10。因此图12示出了在侧壁隔块40和42周围有一些部分的ILD52。CMP引起替代层36的两个部分的顶表面36被暴露。
图13示出的是在移除替代层36的两个部分之后的半导体器件10。这可以在没有掩膜的情况下实现。在蚀刻部分期间，控制栅极32通过高-k介电层34受到保护，而替代层36的两个部分通过蚀刻被移除，但在控制栅极32之上的大量蚀刻高-k介电层34将被移除以及ILD52在高度上也将经历相当减少。另一方面，反而可以使用光刻胶图案化步骤选择性地移除替代层36的一些部分，以例如给逻辑和NVM选择栅极、或者例如在N-沟道和P-沟道逻辑栅极之间提供不同的栅极堆叠。如所示出的例子是在没有掩膜的情况下进行蚀刻的，这在NVM区域12内留下了开口，其中高-k介电质34在控制栅极32的侧壁上并且保留在所述开口的底部处的衬底16上。阻挡金属层35在开口内在底部和相邻于控制栅极32的高-k介电质34上。逻辑区域14内的开口在开口底部处的衬底16上具有高-k电介质以及在开口底部处的高-k电介质34上具有阻挡金属层35。
图14示出的是在形成填充开口的栅极材料56之后的半导体器件10，所述开口是通过移除如图13中示出的替代层36的两个部分形成的。栅极材料56可以是金属或多晶硅或金属和多晶硅的某种组合。针对逻辑和选择栅极的目的以及与对控制栅极最佳无关地，可以优化栅极材料56。
图15示出的是在执行CMP之后的半导体器件10。结果是从NVM区域12内的与控制栅极32相邻的栅极材料56的一部分形成选择栅极以及在逻辑区域14内形成逻辑栅极。
因此，实现了形成NVM存储器单元和逻辑晶体管的有效方式，其中栅极介电质可以是高-k、栅极可以是金属、以及存储层可以是包括金属纳米晶体的纳米晶体。
到目前为止，应当理解，一种在衬底的逻辑区域内制作逻辑晶体管以及在所述衬底的NVM区域内制作非易失性存储器（NVM）单元的方法包括在所述NVM区域和所述逻辑区域内的所述衬底之上形成电荷存储层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述电荷存储层之上形成第一导电层。所述方法进一步包括图案化所述第一导电层和所述电荷储存层以在所述NVM区域内形成控制栅极并且从所述逻辑区域移除所述第一导电层和所述电荷存储层。所述方法进一步包括在所述NVM区域内的所述衬底和所述控制栅极之上以及在所述逻辑区域内的所述衬底之上形成第一介电层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述第一介电层之上形成阻挡层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述阻挡层之上形成牺牲层。所述方法进一步包括平面化所述牺牲层，其中所述第一介电层包括沿所述控制栅极的侧壁位于所述控制栅极和所述阻挡层之间的侧壁部分，并且所述阻挡层包括与所述控制栅极的所述侧壁相邻地位于所述第一介电层的所述侧壁部分和所述牺牲层之间的侧壁部分。所述方法进一步包括在所述NVM区域内的所述牺牲层和控制栅极之上形成第一掩模层，其中所述第一掩模层在所述NVM区域内定义了与所述控制栅极横向相邻的选择栅极位置。所述方法进一步包括在所述逻辑区域内的所述牺牲层之上形成第二掩模层，其中所述第二掩模层在所述逻辑区域内定义了逻辑栅极位置。所述方法进一步包括使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分，其中所述牺牲层的第一部分保留在所述选择栅极位置处。所述方法进一步包括使用所述第二掩模层以移除在所述逻辑区域内的所述牺牲层的暴露部分，其中所述牺牲层的第二部分保留在所述逻辑栅极位置处。所述方法进一步包括在所述NVM区域和所述逻辑区域内形成第二介电层，其中所述第二介电层形成于所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分之上。所述方法进一步包括平面化所述第二介电层以暴露所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分。所述方法进一步包括移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口，以及移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口，其中所述第一开口和所述第二开口中的每个暴露了所述阻挡层。所述方法可以具有进一步特征在于，平面化所述牺牲层的步骤暴露了位于所述控制栅极上的所述第一介电层，并且其中形成所述第一掩模层的步骤被执行以便所述第一掩模层直接在所述控制栅极之上；以及所述第一掩模层的第一边缘从所述控制栅极横向延伸到所述牺牲层上以在所述NVM区域内定义与所述控制栅极横向相邻的所述选择栅极位置。所述方法可以具有进一步特征在于，形成所述第一掩模层的步骤被执行以便与所述第一掩模层的所述第一边缘相对的所述第一掩模层的第二边缘直接形成于所述第二介电层的所述侧壁部分或所述阻挡层的所述侧壁部分上。所述方法可以具有进一步特征在于，平面化所述牺牲层的步骤被执行以便所述阻挡层的至少一部分保留在所述控制栅极的顶表面之上。所述方法可以进一步具有特征在于，所述第一掩模层和所述第二掩模层是同一个图案化的掩模层的部分，并且其中同时执行使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分以及使用所述第二掩模层以移除在所述逻辑区域内的所述牺牲层的暴露部分的步骤。所述方法可以具有进一步特征在于，所述阻挡层包括金属，并且所述第一介电层包括高-k介电质。所述方法可以具有进一步特征在于，使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分的步骤引起使所述阻挡层的所述侧壁部分变薄。所述方法可以进一步包括在所述选择栅极位置处的所述第一开口内形成选择栅极，其中在形成所述选择栅极之后，所述第一介电层的一部分和所述阻挡层的一部分位于所述选择栅极和所述控制栅极之间。所述方法可以具有进一步的特征在于，在使用所述第一掩模层和第二掩模层以移除在所述NVM区域和所述逻辑区域内的所述牺牲层的暴露部分的步骤之后以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括在所述衬底内形成与所述牺牲层的所述第一部分横向相邻的第一源极/漏极区域，在所述衬底内形成与所述控制栅极横向相邻的第二源极/漏极区域，以便所述牺牲层的所述第一部分和所述控制栅极位于所述第一源极/漏极区域和第二源极/漏极区域之间；以及在所述衬底内形成与所述牺牲层的所述第二部分的第一侧壁横向相邻的第三源极/漏极区域，以及在所述衬底内形成与所述牺牲层的所述第二部分的第二侧壁横向相邻的第四源极/漏极区域。所述方法可以具有进一步的特征在于，在使用所述第一掩模层和第二掩模层以移除在所述NVM区域和所述逻辑区域内的所述牺牲层的暴露部分的步骤之后，以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括形成围绕所述牺牲层的所述第一部分和所述控制栅极的外侧壁的第一侧壁隔块，其中所述阻挡层的所述侧壁部分位于所述控制栅极和所述第一侧壁隔块之间，以及形成围绕所述牺牲层的所述第二部分的第二侧壁隔块。所述方法可以进一步包括在形成所述电荷存储层的步骤之前，在所述逻辑区域内的所述衬底之上形成第三掩模层，其中所述电荷存储层形成于所述NVM区域内的所述衬底上以及所述逻辑区域内的所述第三掩模层上；以及在形成所述第一介电层的步骤之前，移除所述第三掩模层。所述方法可以具有进一步的特征在于，形成所述电荷存储层的步骤包括形成底部介电层；在所述底部介电层之上形成纳米晶体；以及在所述底部介电层之上和所述纳米晶体之上或所述纳米晶体周围形成顶部介电层。所述方法可以具有进一步的特征在于，形成所述底部介电层的特征在于所述底部介电层包括具有高介电常数的介电材料；以及形成所述纳米晶体的特征在于所述纳米晶体包括金属。所述方法可以具有进一步的特征在于，在移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口以及在移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口的步骤之后，所述方法进一步包括在所述阻挡层上的所述第一开口内形成选择栅极层以及在所述阻挡层上的所述第二开口内形成逻辑栅极层。
还描述的是一种在衬底的逻辑区域内制作逻辑晶体管以及在所述衬底的NVM区域内制作非易失性存储器（NVM）单元的方法。所述方法包括在所述NVM区域和所述逻辑区域内的所述衬底之上形成纳米晶体堆叠层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述纳米晶体堆叠层之上形成第一导电层。所述方法进一步包括图案化所述第一导电层和所述纳米晶体堆叠层以在所述NVM区域内形成控制栅极；并且从所述逻辑区域移除所述第一导电层和所述电荷存储层。所述方法进一步包括在所述NVM区域内的所述衬底和所述控制栅极之上以及在所述逻辑区域内的所述衬底之上形成高-k介电层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述高-k介电层之上形成阻挡金属层。所述方法进一步包括在所述NVM区域和所述逻辑区域内的所述阻挡金属层之上形成牺牲层。所述方法进一步包括平面化所述牺牲层。所述方法进一步包括在所述NVM区域和所述逻辑区域内形成图案化的掩模层，其中所述图案化的掩模层包括形成于所述NVM区域内的所述牺牲层和所述控制栅极之上的第一掩模部分以及形成于所述逻辑区域内的所述牺牲层之上的第二掩模部分，其中所述第一掩模部分直接在所述控制栅极之上，所述第一掩模部分的第一边缘从所述控制栅极横向延伸到所述牺牲层上以在所述NVM区域内定义与所述控制栅极横向相邻的选择栅极位置，并且所述第二掩模部分在所述逻辑区域内定义了逻辑栅极位置。所述方法进一步包括使用所述图案化的掩模层以移除所述牺牲层的暴露部分，其中所述牺牲层的第一部分保留在所述选择栅极位置处并且所述牺牲层的第二部分保留在所述逻辑栅极位置处。所述方法进一步包括在所述NVM区域和所述逻辑区域内形成第二介电层，其中所述第二介电层形成于所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分之上。所述方法进一步包括平面化所述第二介电层以暴露所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分。所述方法进一步包括移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口；以及移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口。所述方法进一步包括在所述阻挡金属层上的所述第一开口内形成选择栅极层；以及在所述阻挡层上的所述第二开口内形成逻辑栅极层，其中，在形成所述选择栅极层之后，所述阻挡金属层的一部分以及所述高-k介电层的一部分保留在所述选择栅极层和所述控制栅极之间。所述方法可以具有进一步的特征在于，平面化所述牺牲层的步骤被执行以便所述阻挡金属层的至少一部分保留在所述控制栅极的顶表面之上。所述方法可以具有进一步的特征在于，使用所述图案化的掩模层以移除所述牺牲层的暴露部分的步骤引起使所述阻挡金属层的所述侧壁部分变薄。所述方法可以具有进一步的特征在于，在使用所述图案化的掩模层以移除所述牺牲层的暴露部分的步骤之后以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括在所述衬底内形成与所述牺牲层的所述第一部分横向相邻的第一源极/漏极区域，在所述衬底内形成与所述控制栅极横向相邻的第二源极/漏极区域，以便所述牺牲层的所述第一部分和所述控制栅极位于所述第一源极/漏极区域和第二源极/漏极区域之间，在所述衬底内形成与所述牺牲层的所述第二部分的第一侧壁横向相邻的第三源极/漏极区域以及在所述衬底内形成与所述牺牲层的所述第二部分的第二侧壁横向相邻的第四源极/漏极区域，以及形成围绕所述牺牲层的所述第一部分和所述控制栅极的外侧壁的第一侧壁隔块，其中所述阻挡金属层的侧壁部分位于所述控制栅极和所述第一侧壁隔块之间，并且形成围绕所述牺牲层的所述第二部分的第二侧壁隔块。
还公开的是非易失性存储器（NVM）单元，所述NVM单元包括衬底和在所述衬底之上的选择栅极。所述NVM进一步包括在所述衬底之上并且与所述选择栅极横向相邻的控制栅极。所述NVM进一步包括在所述控制栅极和所述衬底之间的纳米晶体堆叠，其中所述纳米晶体堆叠包括底部介电层、在所述底部介电层上的多个纳米晶体、以及在所述多个纳米晶体上或所述多个纳米晶体周围的顶部介电质。所述NVM进一步包括高-k栅极介电质，所述高-k栅极介电质在所述选择栅极和所述衬底之间，并且沿着所述选择栅极的第一侧壁在所述选择栅极的所述第一侧壁和所述控制栅极的第一侧壁之间，其中所述选择栅极包括阻挡金属层，所述阻挡金属层在所述选择栅极和所述衬底之间以及在所述选择栅极的第一侧壁和所述控制栅极的第一侧壁之间与高-k栅极介电质物理接触。所述NVM进一步包括第一源极/漏极区域，所述第一源极/漏极区域在所述衬底内与所述选择栅极的第二侧壁横向相邻，所述选择栅极的第二侧壁与所述选择栅极的所述第一侧壁相对。所述NVM进一步包括第二源极/漏极区域，所述第二源极/漏极区域在所述衬底内与所述控制栅极的第二侧壁横向相邻，所述控制栅极的第二侧壁与所述控制栅极的所述第一侧壁相对，其中所述选择栅极和所述控制栅极在所述第一源极/漏极区域和第二源极/漏极区域之间。所述NVM可以进一步包括第二阻挡金属层，该第二阻挡金属层与所述控制栅极的第二侧壁相邻，所述控制栅极的第二侧壁与所述控制栅极的所述第一侧壁相对；以及隔块，该隔块与所述第二阻挡金属层和所述控制栅极的所述第二侧壁相邻，其中所述第二阻挡金属层在所述控制栅极和所述隔块之间。
虽然在此参照具体实施例描述了本发明，但是在不脱离如以下权利要求所阐述的本发明的范围的情况下，可以进行各种修改以及变化。例如，各种尺寸可以不同于所描述的那些。因此，说明书以及附图应当被认为是说明性而不是限制性的，并且所有这样的修改意在被包括在本发明的范围内。在此关于具体实施例所描述的任何益处、优点或问题的解决方案都不意在被解释为任何或所有权利要求的关键的、必需的、或本要特征或元素。
此外，如在此使用的词语“一”或“一个”被定义为一个或不止一个。而且，即使当同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词，在权利要求中诸如“至少一个”以及“一个或多个”的介绍性短语的使用也不应当被解释成暗示通过不定冠词“一”或“一个”进行的另一个要求保护的元素的引入将包含这样引入的要求保护的元素的任何特定权利要求限定为仅包含这样的元素的发明。这对定冠词的使用也是如此。
除非另有说明，使用诸如“第一”和“第二”的词语来任意区分这样的词语所描述的元素。因此，这些词语不一定意在指示这样的元素的时间或其他优先次序。

Claims (20)

1.一种在衬底的逻辑区域内制作逻辑晶体管以及在所述衬底的NVM区域内制作非易失性存储器（NVM）单元的方法，包括：
在所述NVM区域和所述逻辑区域内的所述衬底之上形成电荷存储层；
在所述NVM区域和所述逻辑区域内的所述电荷存储层之上形成第一导电层;
图案化所述第一导电层和所述电荷存储层，以在所述NVM区域内形成控制栅极并且从所述逻辑区域移除所述第一导电层和所述电荷存储层；
在所述NVM区域内的所述衬底和所述控制栅极之上以及在所述逻辑区域内的所述衬底之上形成第一介电层；
在所述NVM区域和所述逻辑区域内的所述第一介电层之上形成阻挡层;
在所述NVM区域和所述逻辑区域内的所述阻挡层之上形成牺牲层;
平面化所述牺牲层，其中所述第一介电层包括沿所述控制栅极的侧壁位于所述控制栅极和所述阻挡层之间的侧壁部分，并且所述阻挡层包括与所述控制栅极的所述侧壁相邻地位于所述第一介电层的所述侧壁部分和所述牺牲层之间的侧壁部分；
在所述NVM区域内的所述牺牲层和所述控制栅极之上形成第一掩模层，其中所述第一掩模层在所述NVM区域内定义了与所述控制栅极横向相邻的选择栅极位置；
在所述逻辑区域内的所述牺牲层之上形成第二掩模层，其中所述第二掩模层在所述逻辑区域内定义了逻辑栅极位置；
使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分，其中所述牺牲层的第一部分保留在所述选择栅极位置处；
使用所述第二掩模层以移除在所述逻辑区域内的所述牺牲层的暴露部分，其中所述牺牲层的第二部分保留在所述逻辑栅极位置处；
在所述NVM区域和所述逻辑区域内形成第二介电层，其中所述第二介电层形成于所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分之上；
平面化所述第二介电层以暴露所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分；以及
移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口，并且移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口，其中所述第一开口和所述第二开口中的每个暴露了所述阻挡层。
2.根据权利要求1所述的方法，其中平面化所述牺牲层的步骤暴露了位于所述控制栅极上的所述第一介电层，并且其中形成所述第一掩模层的步骤被执行以便：
所述第一掩模层直接在所述控制栅极之上，以及
所述第一掩模层的第一边缘从所述控制栅极横向延伸到所述牺牲层上以在所述NVM区域内定义与所述控制栅极横向相邻的所述选择栅极位置。
3.根据权利要求2所述的方法，其中形成所述第一掩模层的步骤被执行以便与所述第一掩模层的所述第一边缘相对的所述第一掩模层的第二边缘直接形成于所述第二介电层的所述侧壁部分或所述阻挡层的所述侧壁部分上。
4.根据权利要求1所述的方法，其中平面化所述牺牲层的步骤被执行以便所述阻挡层的至少一部分保留在所述控制栅极的顶表面之上。
5.根据权利要求1所述的方法，其中所述第一掩模层和所述第二掩模层是同一个图案化的掩模层的部分，并且其中同时执行使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分以及使用所述第二掩模层以移除在所述逻辑区域内的所述牺牲层的暴露部分的步骤。
6.根据权利要求1所述的方法，其中所述阻挡层包括金属，并且所述第一介电层包括高-k介电质。
7.根据权利要求1所述的方法，其中使用所述第一掩模层以移除在所述NVM区域内的所述牺牲层的暴露部分的步骤引起使所述阻挡层的所述侧壁部分变薄。
8.根据权利要求1所述的方法，进一步包括在所述选择栅极位置处的所述第一开口内形成选择栅极，其中在形成所述选择栅极之后，所述第一介电层的一部分和所述阻挡层的一部分位于所述选择栅极和所述控制栅极之间。
9.根据权利要求1所述的方法，其中在使用所述第一掩模层和第二掩模层以移除在所述NVM区域和所述逻辑区域内的所述牺牲层的暴露部分的步骤之后以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括：
在所述衬底内形成与所述牺牲层的所述第一部分横向相邻的第一源极/漏极区域，在所述衬底内形成与所述控制栅极横向相邻的第二源极/漏极区域，以便所述牺牲层的所述第一部分和所述控制栅极位于所述第一源极/漏极区域和第二源极/漏极区域之间；以及
在所述衬底内形成与所述牺牲层的所述第二部分的第一侧壁横向相邻的第三源极/漏极区域，以及在所述衬底内形成与所述牺牲层的所述第二部分的第二侧壁横向相邻的第四源极/漏极区域。
10.根据权利要求9所述的方法，其中在使用所述第一掩模层和第二掩模层以移除在所述NVM区域和所述逻辑区域内的所述牺牲层的暴露部分的步骤之后，以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括：
形成围绕所述牺牲层的所述第一部分和所述控制栅极的外侧壁的第一侧壁隔块，其中所述阻挡层的所述侧壁部分位于所述控制栅极和所述第一侧壁隔块之间，以及形成围绕所述牺牲层的所述第二部分的第二侧壁隔块。
11.根据权利要求1所述的方法，进一步包括：
在形成所述电荷存储层的步骤之前，在所述逻辑区域内的所述衬底之上形成第三掩模层，其中所述电荷存储层形成于所述NVM区域内的所述衬底上以及所述逻辑区域内的所述第三掩模层上，以及
在形成所述第一介电层的步骤之前，移除所述第三掩模层。
12.根据权利要求1所述的方法，其中形成所述电荷存储层的步骤包括：
形成底部介电层；
在所述底部介电层之上形成纳米晶体；以及
在所述底部介电层之上和在所述纳米晶体之上或所述纳米晶体周围形成顶部介电层。
13.根据权利要求12所述的方法，其中形成所述底部介电层的特征在于所述底部介电层包括具有高介电常数的介电材料，并且形成所述纳米晶体的特征在于所述纳米晶体包括金属。
14.根据权利要求1所述的方法，其中在移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口以及移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口的步骤之后，所述方法进一步包括：
在所述阻挡层上的所述第一开口内形成选择栅极层以及在所述阻挡层上的所述第二开口内形成逻辑栅极层。
15.一种在衬底的逻辑区域内制作逻辑晶体管以及在所述衬底的NVM区域内制作非易失性存储器（NVM）单元的方法，包括：
在所述NVM区域和所述逻辑区域内的所述衬底之上形成纳米晶体堆叠层;
在所述NVM区域和所述逻辑区域内的所述纳米晶体堆叠层之上形成第一导电层;
图案化所述第一导电层和所述纳米晶体堆叠层以在所述NVM区域内形成控制栅极并且从所述逻辑区域移除所述第一导电层和所述电荷存储层;
在所述NVM区域内的所述衬底和所述控制栅极之上以及在所述逻辑区域内的所述衬底之上形成高-k介电层；
在所述NVM区域和所述逻辑区域内的所述高-k介电层之上形成阻挡金属层；
在所述NVM区域和所述逻辑区域内的所述阻挡金属层之上形成牺牲层；
平面化所述牺牲层；
在所述NVM区域和所述逻辑区域内形成图案化的掩模层，其中所述图案化的掩模层包括形成于所述NVM区域内的所述牺牲层和所述控制栅极之上的第一掩模部分以及形成于所述逻辑区域内的所述牺牲层之上的第二掩模部分，其中：
所述第一掩模部分直接在所述控制栅极之上，所述第一掩模部分的第一边缘从所述控制栅极横向延伸到所述牺牲层上以在所述NVM区域内定义与所述控制栅极横向相邻的选择栅极位置；
并且
所述第二掩模部分在所述逻辑区域内定义了逻辑栅极位置；
使用所述图案化的掩模层以移除所述牺牲层的暴露部分，其中所述牺牲层的第一部分保留在所述选择栅极位置处并且所述牺牲层的第二部分保留在所述逻辑栅极位置处；
在所述NVM区域和所述逻辑区域内形成第二介电层，其中所述第二介电层形成于所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分之上；
平面化所述第二介电层以暴露所述牺牲层的所述第一部分、所述控制栅极、以及所述牺牲层的所述第二部分；
移除所述牺牲层的所述第一部分以在所述选择栅极位置处引起第一开口以及移除所述牺牲层的所述第二部分以在所述逻辑栅极位置处引起第二开口，其中所述第一开口和所述第二开口中的每个暴露了所述阻挡金属层；以及
在所述阻挡金属层上的所述第一开口内形成选择栅极层并且在所述阻挡层上的所述第二开口内形成逻辑栅极层，其中，在形成所述选择栅极层之后，所述阻挡金属层的一部分以及所述高-k介电层的一部分保留在所述选择栅极层和所述控制栅极之间。
16.根据权利要求15所述的方法，其中平面化所述牺牲层的步骤被执行以便所述阻挡金属层的至少一部分保留在所述控制栅极的顶表面之上。
17.根据权利要求15所述的方法，其中使用所述图案化的掩模层以移除所述牺牲层的暴露部分的步骤引起使所述阻挡金属层的所述侧壁部分变薄。
18.根据权利要求15所述的方法，其中在使用所述图案化的掩模层以移除所述牺牲层的暴露部分的步骤之后以及在所述NVM区域和所述逻辑区域内形成所述第二介电层的步骤之前，所述方法进一步包括：
在所述衬底内形成与所述牺牲层的所述第一部分横向相邻的第一源极/漏极区域，在所述衬底内形成与所述控制栅极横向相邻的第二源极/漏极区域，以便所述牺牲层的所述第一部分和所述控制栅极位于所述第一源极/漏极区域和第二源极/漏极区域之间；
在所述衬底内形成与所述牺牲层的所述第二部分的第一侧壁横向相邻的第三源极/漏极区域，以及在所述衬底内形成与所述牺牲层的所述第二部分的第二侧壁横向相邻的第四源极/漏极区域；以及
形成围绕所述牺牲层的所述第一部分和所述控制栅极的外侧壁的第一侧壁隔块，其中所述阻挡金属层的侧壁部分位于所述控制栅极和所述第一侧壁隔块之间；以及形成围绕所述牺牲层的所述第二部分的第二侧壁隔块。
19.一种非易失性存储器（NVM）单元，包括：
衬底；
选择栅极，所述选择栅极在所述衬底之上；
控制栅极，所述控制栅极在所述衬底之上并且与所述选择栅极横向相邻；
纳米晶体堆叠，所述纳米晶体堆叠在所述控制栅极和所述衬底之间，其中所述纳米晶体堆叠包括底部介电层、在所述底部介电层上的多个纳米晶体、以及在所述多个纳米晶体上或所述多个纳米晶体周围的顶部介电质；
高-k栅极介电质，所述高-k栅极介电质在所述选择栅极和所述衬底之间，并且沿着所述选择栅极的第一侧壁在所述选择栅极的所述第一侧壁和所述控制栅极的第一侧壁之间，其中：
所述选择栅极包括阻挡金属层，所述阻挡金属层在所述选择栅极和所述衬底之间以及在所述选择栅极的所述第一侧壁和所述控制栅极的所述第一侧壁之间与所述高-k栅极介电质物理接触；
在所述衬底内的第一源极/漏极区域，所述第一源极/漏极区域与所述选择栅极的第二侧壁横向相邻，所述选择栅极的第二侧壁与所述选择栅极的所述第一侧壁相对；以及
在所述衬底内的第二源极/漏极区域，所述第二源极/漏极区域与所述控制栅极的第二侧壁横向相邻，所述控制栅极的第二侧壁与所述控制栅极的所述第一侧壁相对，其中所述选择栅极和所述控制栅极在所述第一源极/漏极区域和第二源极/漏极区域之间。
20.根据权利要求19所述的NVM单元，进一步包括：
第二阻挡金属层，所述第二阻挡金属层与所述控制栅极的第二侧壁相邻，所述控制栅极的第二侧壁与所述控制栅极的所述第一侧壁相对；以及
隔块，所述隔块与所述第二阻挡金属层和所述控制栅极的所述第二侧壁相邻，其中所述第二阻挡金属层在所述控制栅极和所述隔块之间。
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