CN105097693A - 一种半导体器件及其制造方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供形成有包括自下而上层叠的高k介电层和牺牲栅电极层的伪栅极结构的半导体衬底，在伪栅极结构的两侧依次形成有层叠的偏移侧墙和主侧墙；在半导体衬底上形成牺牲材料层，覆盖伪栅极结构的顶部；实施第一回蚀刻以去除部分牺牲材料层，露出部分主侧墙和部分偏移侧墙；实施第二回蚀刻以同时去除露出的主侧墙和偏移侧墙，露出部分牺牲栅电极层；在露出的部分牺牲栅电极层的顶部和侧壁外延生长另一牺牲栅电极层；去除剩余的牺牲材料层，并在半导体衬底上形成层间介电层。根据本发明，通过增大伪栅极结构的顶部宽度以及高度来增大后续填充金属栅极材料层时的工艺窗口，减小栅极电阻。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用后栅极(gate-last)工艺。典型的后栅极工艺的过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构通常由自下而上层叠的界面层、高k介电层、覆盖层(cappinglayer)和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层；接着，在留下的沟槽内依次沉积功函数金属层(workfunctionmetallayer)、阻挡层(barrierlayer)和浸润层(wettinglayer)；最后进行金属栅(通常为铝)的填充。采用上述工艺制作的晶体管结构通常称为高k介电层/金属栅晶体管。

在去除牺牲栅电极层之后，通常采用沉积工艺在留下的沟槽内形成上述各层材料，包括原子层沉积(ALD)、化学气相沉积(CVD)和物理气相沉积(PVD)等。其中，前两种沉积工艺可以在所述沟槽的底部和侧壁形成很好的共形覆盖层，但是随着沉积层数的增加，使得所述沟槽的顶部开口越来越小，影响后续金属栅的填充；物理气相沉积工艺则可以通过控制相关参数使上述各层材料仅沉积在所述沟槽的底部，但是在填充具有高深宽比结构的沟槽时，溅射出的原子由于散射效应在未完成底部沉积的情况下，已经先将所述沟槽的顶部开口封住，也会影响后续金属栅的填充。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的高k介电层和牺牲栅电极层的伪栅极结构，在所述伪栅极结构的两侧依次形成有层叠的偏移侧墙和主侧墙；在所述半导体衬底上形成牺牲材料层，覆盖所述伪栅极结构的顶部；实施第一回蚀刻以去除部分所述牺牲材料层，露出部分所述主侧墙和部分所述偏移侧墙；实施第二回蚀刻以同时去除露出的所述主侧墙和偏移侧墙，露出所述伪栅极结构中的部分牺牲栅电极层；在露出的所述部分牺牲栅电极层的顶部和侧壁外延生长另一牺牲栅电极层；去除剩余的所述牺牲材料层，并在半导体衬底上形成层间介电层，以覆盖所述伪栅极结构的顶部。

在一个示例中，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。

在一个示例中，采用旋涂工艺形成所述牺牲材料层，所述牺牲材料层的构成材料为具有优良间隙填充能力和热稳定性的材料。

在一个示例中，所述牺牲材料层的构成材料为DUO。

在一个示例中，实施所述第二回蚀刻之后，露出的所述部分牺牲栅电极层的高度为50-300埃。

在一个示例中，所述另一牺牲栅电极层为硅层、锗硅层或者碳硅层，厚度为1-10nm。

在一个示例中，采用干法蚀刻或湿法蚀刻去除剩余的所述牺牲材料层。

在一个示例中，去除剩余的所述牺牲材料层之后形成所述层间介电层之前，还包括采用湿法蚀刻去除剩余的所述主侧墙的步骤。

在一个示例中，形成所述层间介电层之后，还包括以下步骤：执行化学机械研磨，直至露出所述伪栅极结构的顶部；去除所述伪栅极结构中的所述牺牲栅电极层和所述另一牺牲栅电极层，在形成的栅沟槽内沉积金属栅极材料层；执行另一化学机械研磨，直至露出所述层间介电层的顶部。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，所述半导体器件中的金属栅极材料层的顶部宽度大于底部宽度。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以增大所述伪栅极结构的顶部宽度以及高度，进而增大后续填充金属栅极时的工艺窗口，减小栅极电阻。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为PFET区和NFET区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。

在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上依次层叠的高k介电层102a和牺牲栅电极层102b。高k介电层102a的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。牺牲栅电极层102b的材料可包括多晶硅、单晶硅等。作为另一个示例，在高k介电层102a和半导体衬底100之间还形成有界面层，在高k介电层102a和牺牲栅电极层102b之间还形成有覆盖层(cappinglayer)，为了简化，图示中予以省略。界面层可以改善高k介电层102a与半导体衬底100之间的界面特性，覆盖层可以抑制后续形成的金属栅极结构中的金属栅极材料(通常为铝)向高k介电层102a中的扩散。界面层的材料可包括硅氧化物(SiOx)。覆盖层的材料可包括氮化钛和氮化钽。形成以上各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用热氧化工艺形成界面层，采用化学气相沉积工艺形成高k介电层102a和牺牲栅电极层102b，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成覆盖层。

在伪栅极结构102的顶部形成有栅极硬掩蔽层102c，其构成材料可以为氮化硅。在伪栅极结构102的两侧形成有紧靠伪栅极结构102的偏移侧墙103a。偏移侧墙103a由氧化物、氮化物或者二者的组合构成。在偏移侧墙103a的旁边形成有主侧墙103b，其构成材料可以为氮化硅。形成偏移侧墙103a和主侧墙103b的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在偏移侧墙103a两侧的半导体衬底100中形成有轻掺杂源/漏区(LDD)，在主侧墙103b两侧的半导体衬底100中形成有重掺杂源/漏区，为了简化，图示中予以省略。

在位于PFET区的半导体衬底100中形成有嵌入式锗硅层104，为了提升嵌入式锗硅层104对半导体衬底100中的沟道区施加的压应力，嵌入式锗硅层104的横截面通常呈∑状。可选地，在位于NFET区的半导体衬底100中形成有嵌入式碳硅层，为了简化，图示中予以省略。在嵌入式锗硅层104的顶部以及位于NFET区的半导体衬底100中的源/漏区的顶部形成有自对准硅化物105。形成嵌入式锗硅层104和自对准硅化物105的工艺过程为本领域技术人员所熟习，在此不再加以赘述。

接着，如图1B所示，在半导体衬底100上形成牺牲材料层106，覆盖伪栅极结构102的顶部。牺牲材料层106的构成材料可以选择具有优良的间隙填充能力和热稳定性的材料，作为示例，在本实施例中，牺牲材料层106的构成材料为DUO(一种氧化物)，采用旋涂工艺形成牺牲材料层106。然后，实施第一回蚀刻以去除部分牺牲材料层106，露出部分主侧墙103b和部分偏移侧墙103a。

接着，如图1C所示，实施第二回蚀刻以同时去除露出的主侧墙103b和偏移侧墙103a，露出伪栅极结构102中的部分牺牲栅电极层102b。作为示例，在本实施例中，实施第二回蚀刻之后，露出的部分牺牲栅电极层102b的高度为50-300埃。在实施第二回蚀刻的过程中，位于伪栅极结构102的顶部的栅极硬掩蔽层102c被完全去除。

接着，如图1D所示，在露出的部分牺牲栅电极层102b的顶部和侧壁外延生长另一牺牲栅电极层，二者的构成材料可以相同，可以不同。若二者的构成材料相同，则可以简化后续实施的去除另一牺牲栅电极层和牺牲栅电极层102b的工艺。作为示例，外延生长的另一牺牲栅电极层可以为硅层、锗硅层、碳硅层等，厚度为1-10nm。

接着，如图1E所示，去除剩余的牺牲材料层106。采用传统工艺完成对剩余的牺牲材料层106的去除，例如干法蚀刻或湿法蚀刻，其中，干法蚀刻所使用的蚀刻气体可以为灰化工艺所使用的蚀刻气体，湿法蚀刻所使用的腐蚀液可以为CLK88TM。然后，可选地，可以采用湿法蚀刻去除剩余的主侧墙103b。

接着，如图1F所示，在半导体衬底100上形成层间介电层107，以覆盖伪栅极结构102的顶部。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层107之前，还可以在半导体衬底100上形成接触孔蚀刻停止层，覆盖伪栅极结构102、主侧墙103b和偏移侧墙103a。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层和层间介电层107，例如，采用共形沉积工艺形成接触孔蚀刻停止层，采用化学气相沉积工艺形成层间介电层107；其中，接触孔蚀刻停止层的材料可选择氮化硅(SiN)，层间介电层107的材料可选择氧化物。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以增大伪栅极结构102的顶部宽度以及高度，进而增大后续填充金属栅极时的工艺窗口，减小栅极电阻。

参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供半导体衬底，在半导体衬底上形成有包括自下而上层叠的高k介电层和牺牲栅电极层的伪栅极结构，在伪栅极结构的两侧依次形成有层叠的偏移侧墙和主侧墙；

在步骤202中，在半导体衬底上形成牺牲材料层，覆盖伪栅极结构的顶部；

在步骤203中，实施第一回蚀刻以去除部分牺牲材料层，露出部分主侧墙和部分偏移侧墙；

在步骤204中，实施第二回蚀刻以同时去除露出的主侧墙和偏移侧墙，露出伪栅极结构中的部分牺牲栅电极层；

在步骤205中，在露出的部分牺牲栅电极层的顶部和侧壁外延生长另一牺牲栅电极层；

在步骤206中，去除剩余的牺牲材料层，并在半导体衬底上形成层间介电层，以覆盖伪栅极结构的顶部。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：去除伪栅极结构102中的牺牲栅电极层102b和另一牺牲栅电极层，在形成的栅沟槽内沉积金属栅极材料层，然后，执行化学机械研磨，直至露出层间介电层107的顶部，在实施所述沉积之前，还包括在所述栅沟槽的侧壁和底部依次形成功函数设定金属层、阻挡层和浸润层的步骤，其中，功函数设定金属层包括一层或多层金属或金属化合物，对于NFET而言，功函数设定金属层的构成材料为适用于NFET的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，对于PFET而言，则功函数设定金属层的构成材料为适用于PFET的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，阻挡层的材料包括氮化钽或氮化钛，浸润层的材料包括钛或钛铝合金，金属栅极材料层的构成材料包括铝；在层间介电层107上形成另一层间介电层，覆盖金属栅极材料层的顶部；在所述层间介电层中形成接触孔，露出金属栅极材料层的顶部以及自对准硅化物105的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与自对准硅化物105的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的高k介电层和牺牲栅电极层的伪栅极结构，在所述伪栅极结构的两侧依次形成有层叠的偏移侧墙和主侧墙；

在所述半导体衬底上形成牺牲材料层，覆盖所述伪栅极结构的顶部；

实施第一回蚀刻以去除部分所述牺牲材料层，露出部分所述主侧墙和部分所述偏移侧墙；

实施第二回蚀刻以同时去除露出的所述主侧墙和偏移侧墙，露出所述伪栅极结构中的部分牺牲栅电极层；

在露出的所述部分牺牲栅电极层的顶部和侧壁外延生长另一牺牲栅电极层；

去除剩余的所述牺牲材料层，并在半导体衬底上形成层间介电层，以覆盖所述伪栅极结构的顶部。

2.根据权利要求1所述的方法，其特征在于，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。

3.根据权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述牺牲材料层，所述牺牲材料层的构成材料为具有优良间隙填充能力和热稳定性的材料。

4.根据权利要求3所述的方法，其特征在于，所述牺牲材料层的构成材料为DUO。

5.根据权利要求1所述的方法，其特征在于，实施所述第二回蚀刻之后，露出的所述部分牺牲栅电极层的高度为50-300埃。

6.根据权利要求1所述的方法，其特征在于，所述另一牺牲栅电极层为硅层、锗硅层或者碳硅层，厚度为1-10nm。

7.根据权利要求1所述的方法，其特征在于，采用干法蚀刻或湿法蚀刻去除剩余的所述牺牲材料层。

8.根据权利要求1所述的方法，其特征在于，去除剩余的所述牺牲材料层之后形成所述层间介电层之前，还包括采用湿法蚀刻去除剩余的所述主侧墙的步骤。

9.根据权利要求1所述的方法，其特征在于，形成所述层间介电层之后，还包括以下步骤：执行化学机械研磨，直至露出所述伪栅极结构的顶部；去除所述伪栅极结构中的所述牺牲栅电极层和所述另一牺牲栅电极层，在形成的栅沟槽内沉积金属栅极材料层；执行另一化学机械研磨，直至露出所述层间介电层的顶部。

10.一种采用权利要求1-9之一所述的方法制造的半导体器件，所述半导体器件中的金属栅极材料层的顶部宽度大于底部宽度。

11.一种电子装置，所述电子装置包括权利要求10所述的半导体器件。