CN103311129A - 薄膜晶体管阵列基板及其沟道形成方法 - Google Patents

薄膜晶体管阵列基板及其沟道形成方法 Download PDF

Info

Publication number
CN103311129A
CN103311129A CN2013102392351A CN201310239235A CN103311129A CN 103311129 A CN103311129 A CN 103311129A CN 2013102392351 A CN2013102392351 A CN 2013102392351A CN 201310239235 A CN201310239235 A CN 201310239235A CN 103311129 A CN103311129 A CN 103311129A
Authority
CN
China
Prior art keywords
amorphous silicon
crystal region
thin
film transistor
space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013102392351A
Other languages
English (en)
Inventor
许宗义
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Priority to CN2013102392351A priority Critical patent/CN103311129A/zh
Priority to PCT/CN2013/078223 priority patent/WO2014201715A1/zh
Publication of CN103311129A publication Critical patent/CN103311129A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管阵列基板及其沟道形成方法，所述方法包括：提供基板，在所述基板上形成非晶硅层；对所述非晶硅层进行刻蚀处理，以形成非晶硅图形；在所述非晶硅图形中的每一非晶硅层形成一断开空间；对已形成断开空间的非晶硅图形进行激光照射处理，以使得所述断开空间两侧的非晶硅层内的晶粒在温度差的作用下朝着所述断开空间方向生长，并在所述断开空间内结晶形成薄膜晶体管的沟道。本发明可提高形成的沟道的电子迁移率，并使得TFT的电性更加均匀。

Description

薄膜晶体管阵列基板及其沟道形成方法
【技术领域】
本发明涉及液晶显示技术领域，特别是涉及一种薄膜晶体管阵列基板及其沟道形成方法。
【背景技术】
薄膜晶体管(Thin Film Transistor TFT)已广泛应用在主动式液晶显示器的驱动上，其中根据薄膜晶体管使用的硅薄膜材料通常有非晶硅（amorphous-silicon）与多晶硅(poly-silicon)两种类型。
在液晶显示器的制造中，多晶硅材料具有许多优于非晶硅材料的特性。多晶硅具有较大的晶粒(grain)，使得电子在多晶硅中容易自由移动，所以多晶硅的电子迁移率(mobility)高于非晶硅。以多晶硅制作的薄膜晶体管，其反应时间比非晶硅薄膜晶体管快。在相同分辨率的液晶显示器中，使用多晶硅薄膜晶体管(poly-Si TFT)所占用的基板面积可以比使用非晶硅薄膜晶体管所占用的基板面积小，而提高液晶面板的开口率。在相同的壳度下，使用多晶硅薄膜晶体管的液晶显示器(poly-Si TFT LCD)可以采用低瓦数的背光源，达到低耗电量的要求。
目前在基板上制作多晶硅薄膜大多利用低温多晶硅制备工艺(Low Temperature Poly-Silicon，LTPS)。低温多晶硅制备工艺是以准分子激光(Excimer Laser)作为热源。当激光照射(Irradiate)于具有非晶硅薄膜的基板上，非晶硅薄膜吸收准分子激光的能量而转变成为多晶硅薄膜。
依序侧向结晶(Sequential Lateral Solidification，SLS)技术为利用光罩或是其他方式造成在a-Si precursor 上温度高低差来达到侧向结晶技术,利用激光透过光罩产生特定形状的激光，第一道激光先结晶出侧向成长的晶粒后第二道激光照射区域与第一道结晶区域重叠一部份，通过照射非晶硅区域，第二道激光所照射区域的硅薄膜开始熔融后会以第一道结晶多晶硅薄膜为晶种成长出长柱状的结晶颗粒。
当TFT的沟道长度（channel length）平行于多晶硅薄膜的晶粒边界（grain boundary）时，电子迁移率较高，譬如为300cm2/V-s；但是如果TFT的沟道长度垂直于多晶硅薄膜的晶粒边界，则会使的TFT的电子迁移率大幅下降至100cm2/V-s, 因此现有技术中SLS侧向结晶技术有著TFT的电子迁移率不均匀性的技术问题。
【发明内容】
本发明的目的在于提供一种薄膜晶体管阵列基板的沟道形成方法，旨在现有技术的TFT中沟道的电子迁移率不高、TFT电性不均匀性的技术问题。
为解决上述技术问题，本发明构造了一种薄膜晶体管阵列基板及其沟道形成方法，所述方法包括以下步骤：
提供一基板，在所述基板上形成非晶硅层；
对所述非晶硅层进行刻蚀处理，以形成包括多个非晶硅层的非晶硅图形；
在所述非晶硅图形中的每一非晶硅层形成一断开空间；
对已形成断开空间的非晶硅图形进行激光照射处理，以使得位于所述断开空间两侧的非晶硅层内的晶粒朝着所述断开空间方向生长，并在所述断开空间内结晶形成薄膜晶体管的沟道。
为解决上述技术问题，本发明还构造了一种薄膜晶体管阵列基板，其包括：
基板；
沟道，形成于所述基板上，所述沟道包括：
第一结晶区；
第二结晶区；
所述第一结晶区和所述第二结晶区中的晶粒边界均与所述第一结晶区和第二结晶区之间的界面垂直。
本发明通过在非晶硅层形成一断开空间，断开空间将非晶硅层分开为第一区间和第二区间，在通过激光照射后，第一空间和第二空间的晶粒会朝着断开空间的方向生长并在断开空间交汇，进而结晶形成第一结晶区和第二结晶区，第一结晶区和第二结晶区中的晶粒边界与第一结晶区和第二结晶区之间的界面垂直，由此可提高沟道的电子迁移率，并使得TFT的电性均匀。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1A-1M为本发明实施例中使用非晶硅薄膜进行结晶形成沟道的过程示意图；
图2A到2D所示为按照图1A-1M的处理过程制成的沟道来形成薄膜晶体管阵列基板的过程示意图。
【具体实施方式】
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
请参阅图1A-1M，图1A-1M为本发明实施例中薄膜晶体管阵列基板的沟道形成方法的过程示意图。
在图1A中，提供基板100，在所述基板100上形成缓冲层101（Buffer）。
其中所述基板100譬如为玻璃基板、可挠性塑料基板、晶圆基板或散热基板。所述缓冲层101优选由氮化硅(SiNx)或氧化硅(Si02)形成，所述缓冲层101主要是防止杂质从所述基板100扩散。
在图1B中，在所述缓冲层101上形成非晶硅(a-Si：H)层102，在具体实施过程中，本发明实施例优选使用化学蒸气沉积(CVD)在所述缓冲层101上沉积形成所述非晶硅层102，其中形成非晶硅层102后的俯视图请参阅图1C。
在图1D中，对所述非晶硅层102进行第一次刻蚀处理，形成非晶硅图形。
请一并参阅图1D，图1D为对所述非晶硅层102进行第一次刻蚀处理后的俯视图，其上具有缓冲层101和非晶硅层102的基板100上限定有多个象素区P和多个TFT区T，其中所述TFT区T位于在各个象素区P的角上，而经第一次刻蚀处理后的非晶硅图形包括有多个非晶硅层102，每一非晶硅层102位于TFT区T。其中本发明实施例所指的第一次刻蚀可以采用干法刻蚀或者湿法刻蚀。
请一并参阅图1E，图1E为所述非晶硅层102的结构示意图，其中所述非晶硅层102为弯折结构。
在图1F中，对经第一次刻蚀处理后的非晶硅层102继续进行第二次刻蚀处理，以在所述非晶硅层图形的每一非晶硅层102形成一断开空间M。
请一并参阅图1G和图1I，图1G为沿图1F中G-G'的剖视图，图1H为图1G的俯视图，图1I为图1H的局部放大图。其中所述断开空间M沿长度方向D延伸，且所述断开空间具有一垂直于所述长度方向D的宽度L，所述宽度L的范围优选为1~3um，所述断开空间M将所述非晶硅层102分为第一区间301和第二区间302。
其中所述二次刻蚀处理可使用干法刻蚀、湿法刻蚀或者激光刻蚀，此处不再详述。
在图1J中，对已形成断开空间M的非晶硅层102进行激光照射处理，以形成沟道103，请一并参阅图1K、1L以及1M。
在具体实施过程中，在激光照射下所述断开空间M两侧的第一区间201和第二区间202对应的非晶硅层因为温度差形成侧向长晶。
具体的，所述第一区间201和第二区间202中靠近所述断开空间M的晶粒会朝着所述断开空间M的方向进行生长，其中所述第一区间201中靠近所述断开空间M的晶粒朝向所述断开空间M生长（从左向右），并在所述断开空间M形成第一结晶区N1；所述第二区间202靠近所述断开空间M的晶粒朝向所述断开空间M生长（从右向左），并在所述断开空间M形成第二结晶区N2。所述第一结晶区N1和所述第二结晶区N2的晶粒在断开空间M的中轴Q处交汇，停止生长并结晶。显然，所述第一结晶区和所述第二结晶区N2中晶粒的晶粒边界垂直于所述第一结晶区N1和所述第二结晶区N2之间的平面，由此大幅提高了其后形成的多晶硅层的电子迁移率（mobility），并保证了电子迁移率的均匀性。
请继续参阅图1M，所述第一区间201中被激光照射的其它区域的晶粒自身结晶形成第三结晶区N3；所述第二空间202中被激光照射的其它区域的晶粒自身结晶形成第四结晶区N4。
在图1K中，形成的各个沟道103的位置对应着TFT区T，各个沟道103作为薄膜晶体管(TFT)中的有源层。
本发明实施例中，通过在非晶硅层102形成一断开空间M，该断开空间M将非晶硅层102分开为第一区间201和第二区间202，在通过激光照射所述非晶硅层102后，所述第一空间201和所述第二空间202中靠近断开空间M的晶粒会朝着断开空间M的方向生长并在断开空间M的中轴Q处交汇，进而结晶形成第一结晶区N1和第二结晶区N2，其中第一结晶区N1和第二结晶区N2中的晶粒边界与第一结晶区N1和第二结晶区N2之间的界面垂直，由此可提高其后形成的沟道的电子迁移率，并使得TFT的电性均匀。
其中，在通过激光照射所述非晶硅层102时，所述激光的扫描方向优选与所述断开空间M的长度方向D垂直，或者是与所述断开空间M的长度方向平行，当然也可以与所述长度方向的夹角在0至90度的区间内。所述激光的扫描间距优选范围在0至30微米，所述扫描间距为相邻激光线之间的距离
图2A到2D所示为按照图1A-1M的处理过程制成的多晶硅层来形成薄膜晶体管阵列基板的处理步骤。
在图2A中，提供一基板301，在所述基板301上形成缓冲层302。之后通过步骤1A-1J在TFT区内要形成薄膜晶体管（TFT）的位置形成沟道303。所述缓冲层302上的沟道具有弯折结构。所述沟道被划分成有源区303a、源极和漏极区303b。所述源极和所述漏极区303b被设置在有源区303a两侧。之后在所述缓冲层301上形成一层氮化硅或氧化硅绝缘材料304覆盖所述沟道303。
在图2B中，在所述绝缘材料304上沉积一金属导电材料。之后同时对所述导电材料和所述绝缘材料304进行构图，以在所述沟道303上连续形成栅极绝缘层305和栅极306。之后在所述沟道303的暴露部分也就是源极和漏极区303b上掺杂p-型或n-型离子的杂质。在掺杂杂质的同时，所述栅极306作为离子塞防止杂质渗入有源区303a。
在掺杂之后对掺杂杂质的所述源极和所述漏极区303b进行退火处理，激活掺杂在所述源极和所述漏极区303b内的离子。同时执行使所述源极和所述漏极区303b恢复多晶态的步骤，避免所述源极和漏极区303b的半导体构造可能会因离子掺杂过量从多晶态变成非晶态。
在图2C中，在所述基板301的整个表面上形成一个绝缘层307来覆盖所述栅极306和所述栅极绝缘层305。之后对所述绝缘层307构图形成分别暴露出所述源极和所述漏极区303b的第一接触孔308和第二接触孔309。其中所述绝缘层307可以包括氧化硅和氮化硅。
在图2D中，在所述绝缘层307上沉积一个金属层并且构图，形成源极310和漏极311。其中所述源极310通过所述第一接触孔308接触到所述源极区303b，而所述漏极311通过所述第二接触孔309接触到所述漏极区303b。所述源极310、漏极311、栅极306以及沟道303共通构成一薄膜晶体管。
本发明实施例还提供一薄膜晶体管阵列基板，请一并参阅图2A-2D以及图1A-1M，所述薄膜晶体管阵列基板包括有基板、形成于所述基板上的缓冲层、形成于所述缓冲层上的沟道、栅极绝缘层、栅极、绝缘层、源极以及漏极。
其中所述沟道包括有第一结晶区和第二结晶区；所述第一结晶区和所述第二结晶区中的晶粒边界均与所述第一结晶区和第二结晶区之间的界面垂直。
所述第一结晶区和所述第二结晶区由处于一断开空间两侧的非晶硅层经激光照射形成，所述断开空间沿一长度方向延伸，一宽度垂直于所述长度方向，所述断开空间的宽度的范围为1~3微米。
所述沟道还包括第三结晶区和第四结晶区，其中所述第三结晶区与所述第一结晶区由位于所述断开空间同一侧的非晶硅层形成；所述第四结晶区和所述第二结晶区由位于所述断开空间另一侧的非晶硅层形成。
关于所述沟道的详细形成过程请参阅图1A-1M的详细描述，此处不再赘述。
本发明实施例通过在非晶硅层形成一断开空间，断开空间将非晶硅层分开为第一区间和第二区间，在通过激光照射后，第一空间和第二空间的晶粒会朝着断开空间的方向生长并在断开空间交汇，进而结晶形成第一结晶区和第二结晶区，第一结晶区和第二结晶区中的晶粒边界与第一结晶区和第二结晶区之间的界面垂直，由此可提高形成的沟道的电子迁移率，并使得所述TFT的电性更加均匀。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述方法包括以下步骤：
提供基板，在所述基板上形成非晶硅层；
对所述非晶硅层进行刻蚀处理，以形成包括多个非晶硅层的非晶硅图形；
在所述非晶硅图形中的每一非晶硅层形成一断开空间；
对已形成断开空间的非晶硅图形进行激光照射处理，以使得位于所述断开空间两侧的非晶硅层内的晶粒在温度差的作用下朝着所述断开空间方向生长，并在所述断开空间内结晶形成薄膜晶体管的沟道。
2.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述断开空间沿一长度方向延伸，所述断开空间具有一与所述长度方向垂直的宽度，所述宽度的范围为1~3微米。
3.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述沟道包括第一结晶区和第二结晶区，所述第一结晶区和第二结晶区中的晶粒边界均与所述第一结晶区和第二结晶区之间的界面垂直。
4.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，在所述非晶硅图形中的每一非晶硅层形成一断开空间的步骤具体包括：
通过刻蚀的方式在所述非晶硅图形中的每一非晶硅层形成所述断开空间。
5.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述断开空间沿一长度方向延伸，所述激光的扫描方向与所述长度方向垂直或者平行。
6.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述断开空间沿一长度方向延伸，所述激光的扫描方向与所述长度方向的夹角为0至90度。
7.根据权利要求1所述的薄膜晶体管阵列基板的沟道形成方法，其特征在于，所述激光的扫描间距的范围在0至30微米之间。
8.一种薄膜晶体管阵列基板，其特征在于，其包括：
基板；
沟道，形成于所述基板上，所述沟道包括：
第一结晶区；
第二结晶区；
所述第一结晶区和所述第二结晶区中的晶粒边界均与所述第一结晶区和第二结晶区之间的界面垂直。
9.根据权利要求8所述的薄膜晶体管阵列基板，其特征在于：
所述第一结晶区和所述第二结晶区由处于一断开空间两侧的非晶硅层经激光照射形成，且所述第一结晶区和所述第二结晶区形成于所述断开空间内，所述断开空间沿一长度方向延伸，所述断开空间的宽度与所述长度方向垂直，所述宽度的范围为1~3微米。
10.根据权利要求8所述的薄膜晶体管阵列基板，其特征在于：所述薄膜晶体管阵列基板还包括有缓冲层，所述缓冲层设置于所述基板和所述沟道之间。
CN2013102392351A 2013-06-17 2013-06-17 薄膜晶体管阵列基板及其沟道形成方法 Pending CN103311129A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2013102392351A CN103311129A (zh) 2013-06-17 2013-06-17 薄膜晶体管阵列基板及其沟道形成方法
PCT/CN2013/078223 WO2014201715A1 (zh) 2013-06-17 2013-06-27 薄膜晶体管阵列基板及其沟道形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2013102392351A CN103311129A (zh) 2013-06-17 2013-06-17 薄膜晶体管阵列基板及其沟道形成方法

Publications (1)

Publication Number Publication Date
CN103311129A true CN103311129A (zh) 2013-09-18

Family

ID=49136206

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013102392351A Pending CN103311129A (zh) 2013-06-17 2013-06-17 薄膜晶体管阵列基板及其沟道形成方法

Country Status (2)

Country Link
CN (1) CN103311129A (zh)
WO (1) WO2014201715A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078365A (zh) * 2014-06-20 2014-10-01 京东方科技集团股份有限公司 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置
WO2014201716A1 (zh) * 2013-06-17 2014-12-24 深圳市华星光电技术有限公司 薄膜晶体管的沟道形成方法及补偿电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318108A (ja) * 2002-04-22 2003-11-07 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
CN1514470A (zh) * 2002-12-31 2004-07-21 Lg.������Lcd��ʽ���� 薄膜晶体管用非晶硅的结晶方法
TW200923570A (en) * 2007-11-30 2009-06-01 Au Optronics Corp A mask used in a sequential lateral solidification process and a solidification method using the mask
CN203367290U (zh) * 2013-06-17 2013-12-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594884B (en) * 2003-05-29 2004-06-21 Univ Nat Chiao Tung Laser re-crystallization method of low temperature polysilicon thin film transistor
JP2007080894A (ja) * 2005-09-12 2007-03-29 Mitsubishi Electric Corp レーザ結晶化方法
CN100570836C (zh) * 2006-07-26 2009-12-16 财团法人工业技术研究院 多晶硅薄膜晶体管及其制造方法
TW200830426A (en) * 2007-01-12 2008-07-16 Xu-Xin Chen Method for fabricating a bottom-gate low-temperature polysilicon thin film transistor
CN102646602B (zh) * 2012-04-23 2016-04-20 清华大学 多晶薄膜制备方法、多晶薄膜及由其制备的薄膜晶体管

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318108A (ja) * 2002-04-22 2003-11-07 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
CN1514470A (zh) * 2002-12-31 2004-07-21 Lg.������Lcd��ʽ���� 薄膜晶体管用非晶硅的结晶方法
TW200923570A (en) * 2007-11-30 2009-06-01 Au Optronics Corp A mask used in a sequential lateral solidification process and a solidification method using the mask
CN203367290U (zh) * 2013-06-17 2013-12-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014201716A1 (zh) * 2013-06-17 2014-12-24 深圳市华星光电技术有限公司 薄膜晶体管的沟道形成方法及补偿电路
CN104078365A (zh) * 2014-06-20 2014-10-01 京东方科技集团股份有限公司 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置

Also Published As

Publication number Publication date
WO2014201715A1 (zh) 2014-12-24

Similar Documents

Publication Publication Date Title
CN101840865B (zh) 一种薄膜晶体管的制造方法及用该方法制造的晶体管
CN105070724A (zh) Tft基板的制作方法及制得的tft基板
CN103268855B (zh) 多晶硅形成方法、tft阵列基板制造方法及显示装置
CN103985637A (zh) 低温多晶硅薄膜晶体管及其制作方法和显示装置
CN103996716A (zh) 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN105304500B (zh) N型tft的制作方法
CN103839825A (zh) 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN103107095A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
CN104882485A (zh) 薄膜晶体管及其制造方法
US9520421B1 (en) Method for manufacturing LTPS TFT substrate and LTPS TFT substrate
KR101498136B1 (ko) 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판
CN108550625A (zh) 一种薄膜晶体管及其制作方法
CN107275390A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104600028A (zh) 低温多晶硅tft基板的制作方法及其结构
CN104599959A (zh) 低温多晶硅tft基板的制作方法及其结构
CN105304641A (zh) 一种低温多晶硅tft阵列基板的制造方法
CN107919268A (zh) 低温多晶硅薄膜及晶体管的制造方法
CN105552035B (zh) 低温多晶硅tft阵列基板的制作方法及其结构
CN103325688A (zh) 薄膜晶体管的沟道形成方法及补偿电路
US10629746B2 (en) Array substrate and manufacturing method thereof
CN103730336A (zh) 定义多晶硅生长方向的方法
CN203367290U (zh) 薄膜晶体管阵列基板及液晶显示器
CN106653695B (zh) 一种低温多晶硅阵列基板及其制作方法
CN103311129A (zh) 薄膜晶体管阵列基板及其沟道形成方法
CN106783734A (zh) 一种低温多晶硅阵列基板及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130918