CN104078365A - 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置 - Google Patents

低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置 Download PDF

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Abstract

本发明公开了一种低温多晶硅薄膜的制造方法、TFT、阵列基板及显示装置。所述低温多晶硅薄膜的制造方法，包括在衬底上形成非晶硅层，利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。本发明通过在原工艺中，非晶硅层晶化之前对其进行预处理，使其形成特定的图案，从而使得在晶化过程中图案下的非晶硅层接近完全熔融，而其他部分完全熔融，硅沿着图案下的籽晶生长，可以提高区域晶粒生长的均匀性。

Description

低温多晶硅薄膜的制造方法、TFT、阵列基板及显示装置
技术领域
本发明涉及多晶硅薄膜领域，尤其涉及一种低温多晶硅薄膜的制造方法、TFT、阵列基板及显示装置。
背景技术
TFT-LCD受玻璃基板温度的限制，不能采用高温工艺。鉴于传统成膜方式温度过高的缺点，可以采用XeCl激光使非晶硅层晶化。因为非晶硅层对308nm波长的激光有很强的吸收效率，并且激光在非晶硅层内部仅有20nm的穿透深度，能够有效的保护衬底(如玻璃基板)，所以准分子激光晶化成为低温多晶硅技术(LTPS，Low Temperature Poly-silicon)的主流技术之一，已被广泛应用。
为了尽量使Si晶粒成长为比较接近单晶硅的状态，人们多采用外加保温层(SiO2)和提高外界温度的方法使非晶硅层的晶粒度增加，这两种技术主要是利用晶化温度梯度来控制晶粒生长的大小。但上述方法没有提到如何控制TFT沟道层中晶粒的大小和个数，以及如何解决大面积器件中局部电学特性不均匀(大面积器件中局部电学特性不均匀，主要是指在集成的TFT器件中，每一个沟道中的晶粒的分布都有一定的随机性)的技术缺陷。
有鉴于此，特提出本发明。
发明内容
(一)要解决的技术问题
本发明要解决的是现有非晶硅层表面存在粗糙度会使籽晶的产生存在一定的随机性，从而造成晶粒的无规生长，进而对大面积器件的局部电学特性有不良影响的技术问题。
(二)技术方案
为解决上述技术问题，本发明提供了一种低温多晶硅薄膜的制造方法，包括在衬底上形成非晶硅层，利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
其中，所述的晶化为横向诱导晶化。
其中，利用气相沉积法(PECVD)在衬底上形成非晶硅层。
其中，非晶硅层的厚度为48～52nm，优选50nm。
其中，干刻(曝光处理)的深度为3～5nm。在该深度范围内，能够使晶化过程中对非保护区域内晶粒的大小和个数实现理想的控制。
所述的衬底为玻璃基板或石英基板，优选玻璃基板。
此外，所述方法还包括对低温多晶硅层表面进行平整化的后处理。所述的后处理包括但并不局限于：采用非晶硅层预处理时的掩膜板，以反性PR胶再进行干刻，使低温多晶硅层表面平整化。
本发明同时提供了上述方法得到的低温多晶硅薄膜，基于本发明对制备方法的优化调整，使所制备得到的低温多晶硅薄膜具有理想的电学性能，从物理角度考虑，籽晶的均匀性，决定了以后多晶硅生长的均匀性(长程有序)。沟道层晶化硅的均匀生长对器件的稳定性有很大帮助。通过控制干刻后源电极和漏电极所在区域(即SD区)图形的高度差，可以调整籽晶的大小和个数，从而影响激光晶化后多晶的大小和个数。
本发明还提供了一种低温多晶硅薄膜晶体管，包括衬底，以及在衬底上形成的非晶硅层，所述的低温多晶硅薄膜晶体管利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
进一步地，本发明所述的薄膜晶体管还包括在所述低温多晶硅层的上方依次形成的栅绝缘层、栅电极、层间绝缘层，以及源电极和漏电极，所述源电极和漏电极分别通过贯穿层间绝缘层和栅绝缘层过孔与所述低温多晶硅层的两端相连。本发明进一步提供了一种阵列基板，包含上述的低温多晶硅薄膜晶体管。
本发明还提供了含有上述阵列基板的显示装置。
(三)有益效果
本发明通过在原工艺中，非晶硅层晶化之前对其进行预处理，使其形成特定的图案，从而使得非晶硅层在晶化过程中图案下的非晶硅层接近完全熔融，而其他部分完全熔融，Si沿着图案下的籽晶生长，可以提高区域晶粒生长的均匀性。
附图说明
图1为本发明掩膜图案设计图；
图2为本发明形成图案后的非晶硅层结构示意图；
其中，1为衬底；2为非晶硅层；3为源电极和漏电极所在区域(非曝光区)；4为曝光区，其中图2中的箭头方向为晶化扫描方向。
具体实施方式
本发明所述横向诱导晶化低温多晶硅薄膜的方法，通过对非晶硅层进行预处理，即对非晶硅层先进行一次掩膜和干刻工艺做出特定图案，保护源电极和漏电极所在区域(SD区)，使该区域略高于其它区域(此时SD并未形成，只是做出SD的位置)，通过预处理可以在SD区下方形成籽晶并延沟道方向生长，实现晶粒生长的均一性。
以下结合具体的实施例对本发明技术方案作详细说明。
实施例1
本实施例提供了一种低温多晶硅薄膜的制造方法(横向诱导晶化)，以实现晶粒的均匀生长，具体而言，所述方法包括在衬底1上形成非晶硅层2，利用掩膜板保护非晶硅层2上源电极和漏电极所在区域3(见图1和图2)，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
在非晶硅晶化的过程中，图案下的非晶硅接近完全熔融，而其它部分完全熔融，Si沿着图案下的籽晶生长，可以提高各区域晶粒生长的均匀性。
进一步地，本实施例优选控制干刻的深度为3～5nm，实现工艺可以采用现有工艺，本发明对此不作特别限定。
本发明通过干刻来改变非晶硅层表面的形貌，针对各沟道层导电的特性设计了特殊的掩膜图案，在准分子激光晶化后可以对大面积器件整体的导电特性有所改善。其中对于掩膜图案的设计是依据源电极和漏电极所在区域来设计的，使源电极和漏电极所在区域3为受保护的非曝光区域，TFT沟道区和其他部分则设计为曝光区4，以更好地促成晶粒沿非曝光区域下方的籽晶定向均匀生长，得到高质量的低温多晶硅层。
本发明利用气相沉积法在衬底上形成非晶硅层。具体的形成手段可以采用现有工艺，非晶硅层的厚度可选48-52nm，优选50nm。
其中，衬底1可以选择多种可用于多晶硅薄膜形成的衬底，如玻璃基板、石英基板等，其厚度采用常规尺寸即可。
此外，所述方法还包括对低温多晶硅层的表面进行平整化的后处理。所述平整化处理可采用多种具体实施方案，包括但并不局限于：采用非晶硅层预处理时的掩膜板，以反性PR胶(photoresist)再进行干刻(按反方式进行)，使低温多晶硅层表面回归到平的状态，再进行LTPS后续工作。
本发明对掩膜图案的特殊设计，使晶粒的增长能够得到保证，同时还能兼顾到大面积晶粒均匀性的控制，同时能够控制TFT沟道层中晶粒大小和个数。
基于本实施例对制备方法的改进，本实施例制备得到的低温多晶硅薄膜具有理想的电学性能，从物理角度考虑，籽晶的均匀性，决定了以后多晶硅生长的均匀性(长程有序)。沟道层晶化硅的均匀生长对器件的稳定性有很大帮助。通过控制干刻后SD区图形的高度差，可以调整籽晶的大小和个数，从而影响激光晶化后多晶的大小和个数。
实施例2
本实施例公开了一种薄膜晶体管(TFT)，该薄膜晶体管包括衬底，以及在衬底上形成的非晶硅层，同时，本实施例所述的低温多晶硅薄膜晶体管利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
同时，本实施例所述的薄膜晶体管还包括在所述低温多晶硅层的上方依次形成的栅绝缘层、栅电极、层间绝缘层，以及源电极和漏电极，所述源电极和漏电极分别通过贯穿层间绝缘层和栅绝缘层过孔与所述低温多晶硅层的两端相连。
本实施例在非晶硅层的晶化过程前先加设一步掩膜，使晶化过程中，图案外的Si沿着图案下的籽晶生长，提高各区域的晶粒生长的均匀性。应用至薄膜晶体管后，使薄膜晶体管(大面积)电学特性更均一，如保证开启电压的收敛性，同时具有更高的电子迁移率等。
实施例3
本实施例提供了一种阵列基板，该阵列基板包括实施例2中所述的低温多晶硅薄膜晶体管，由此形成的阵列基板用于显示器背板中时，能够进一步改善其电学特性，适用于有源矩阵有机发光二极管显示器(AMOLED)、低温多晶硅薄膜晶体管液晶显示器(LTPS TFT-LCD)等领域。
实施例4
本实施例提供一种显示装置，该显示装置包括实施例3中所述的阵列基板。本实施例的显示装置，可以为有源矩阵有机发光二极管显示器(AMOLED)或者液晶显示器等，由于该显示装置中采用了实施例2所述的低温多晶硅薄膜晶体管，在电学性能方面较现有产品有很大改善，能够提高器件的开启速度(沟道大晶粒生长)，可应用于3D显示行业，提高该显示装置的竞争能力。
试验例1
为了进一步验证本发明所述横向诱导晶化低温多晶硅薄膜的方法的优势，以实施例1所制备得到的低温多晶硅薄膜作为实验组，以常规方法制备得到的低温多晶硅薄膜(即对非晶硅层不进行预处理，不加设掩膜，直接对非晶硅层进行晶化处理得到低温多晶硅层，其他操作条件相同)作为对照组，进行实验组与对照组的晶化效果对比，
利用扫描电镜(SEM)进行观察(先利用重铬酸和氢氟酸进行表面处理，使晶界更清晰，再用SEM观察表面形貌)，观察后的结果表明，实验组晶粒在每一栅极(Gate)对应的多晶硅(P-Si)位置集中分布且晶粒较大，而对照组发现晶粒呈无归分布方式且晶粒大小无法在特定区域控制。
此外，上述实施例中的实施方案可以进一步组合或者替换，且实施例仅仅是对本发明的优选实施例进行描述，并非对本发明的构思和范围进行限定，在不脱离本发明设计思想的前提下，本领域中专业技术人员对本发明的技术方案作出的各种变化和改进，均属于本发明的保护范围。

Claims (10)

1.一种低温多晶硅薄膜的制造方法，包括在衬底上形成非晶硅层，其特征在于：利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
2.根据权利要求1所述的制造方法，其特征在于：所述非晶硅层的厚度为48～52nm。
3.根据权利要求2所述的制造方法，其特征在于：所述非晶硅层的厚度为50nm。
4.根据权利要求1所述的制造方法，其特征在于：干刻的深度为3～5nm。
5.根据权利要求1所述的制造方法，其特征在于：所述的衬底为玻璃基板或石英基板。
6.根据权利要求1所述的制造方法，其特征在于：所述方法还包括对低温多晶硅层表面进行平整化的后处理。
7.一种低温多晶硅薄膜晶体管，包括衬底，以及在衬底上形成的非晶硅层，其特征在于：利用掩膜板保护非晶硅层上源电极和漏电极所在区域，经干刻形成图案，再经晶化处理后形成低温多晶硅层。
8.根据权利要求7所述的低温多晶硅薄膜晶体管，其特征在于：还包括在所述低温多晶硅层的上方依次形成的栅绝缘层、栅电极、层间绝缘层，以及源电极和漏电极，所述源电极和漏电极分别通过贯穿层间绝缘层和栅绝缘层过孔与所述低温多晶硅层的两端相连。
9.一种阵列基板，其特征在于，包含权利要求7或8所述的低温多晶硅薄膜晶体管。
10.一种显示装置，其特征在于：包含权利要求9所述的阵列基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015192552A1 (zh) * 2014-06-20 2015-12-23 京东方科技集团股份有限公司 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432758B1 (en) * 2000-08-09 2002-08-13 Huang-Chung Cheng Recrystallization method of polysilicon film in thin film transistor
JP2003243665A (ja) * 2002-02-19 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法並びに電気光学装置
CN1464330A (zh) * 2002-06-25 2003-12-31 铼宝科技股份有限公司 低温多晶硅有机电激发光装置的制法
US20040229408A1 (en) * 2003-05-15 2004-11-18 Chih-Chin Chang Method for fomring a self-aligned ltps tft
CN103311129A (zh) * 2013-06-17 2013-09-18 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其沟道形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449377B2 (en) * 2006-05-30 2008-11-11 Chunghwa Picture Tubes, Ltd. Method of fabricating poly silicon layer
CN102629558B (zh) * 2012-01-09 2015-05-20 深超光电（深圳）有限公司 低温多晶硅薄膜晶体管制造方法
CN103839826B (zh) * 2014-02-24 2017-01-18 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN104078365A (zh) * 2014-06-20 2014-10-01 京东方科技集团股份有限公司 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432758B1 (en) * 2000-08-09 2002-08-13 Huang-Chung Cheng Recrystallization method of polysilicon film in thin film transistor
JP2003243665A (ja) * 2002-02-19 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法並びに電気光学装置
CN1464330A (zh) * 2002-06-25 2003-12-31 铼宝科技股份有限公司 低温多晶硅有机电激发光装置的制法
US20040229408A1 (en) * 2003-05-15 2004-11-18 Chih-Chin Chang Method for fomring a self-aligned ltps tft
CN103311129A (zh) * 2013-06-17 2013-09-18 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其沟道形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
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WO2015192552A1 (zh) * 2014-06-20 2015-12-23 京东方科技集团股份有限公司 低温多晶硅薄膜的制造方法、tft、阵列基板及显示装置

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