CN103179788A - 用于模塑底部填充的印刷电路板和印刷电路板模塑结构 - Google Patents

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全炳哲
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Abstract

本发明涉及一种用于模塑底部填充的印刷电路板和印刷电路板模塑结构，其可以扩展印刷电路板的应用范围，并且可以解决在制造半导体封装件的过程中会产生空隙的问题。所述印刷电路板包括：其上安装有多个半导体芯片并且被密封的模塑区域；以及形成在模塑区域周围的外围区域，该外围区域在模塑处理期间接触用于进行模塑的模具，并且该外围区域包括第一截面和与第一截面相对所第二截面，第一截面邻近将模塑材料注入的部分，第二截面邻近将空气排出的部分，其中在模塑区域中布置半导体芯片的有源区域被布置成靠近第一截面。

Description

用于模塑底部填充的印刷电路板和印刷电路板模塑结构
相关申请的交叉引用
本申请要求2011年12月21日在韩国知识产权局提交的韩国专利申请No.10-2011-0139216的优先权，该申请的公开内容被全文合并在此以作参考。
技术领域
本发明思想涉及一种半导体封装件，更具体来说涉及一种用于制造半导体封装件的印刷电路板（PCB）以及其中通过模塑底部填充（MUF）处理将芯片密封在PCB上的PCB模塑结构。
背景技术
一般来说，板载芯片（COB）类型的半导体封装件是通过将半导体芯片安装在PCB上、把形成在PCB中的预定电路图案与半导体芯片彼此电连接并且随后模塑半导体芯片而制造的，这种方法近来被用于集成芯片（IC）卡等等。在这方面，PCB被制造成条带结构，其中形成多个PCB以便在PCB的制造过程中或者在利用PCB制造半导体封装件的过程中提高处理产量。
近来，这样的PCB主要被用于球栅阵列封装件、管脚阵列封装件、芯片尺寸封装件等等，这是因为PCB的电路图案具有高密度和高可靠性，从而满足例如IC、LSI之类的具有高密度输入-输出引脚的半导体芯片的需求。
发明内容
本发明思想提供一种用于模塑底部填充（MUF）的印刷电路板（PCB）和PCB模塑结构，其可以扩展PCB的应用范围，并且可以解决在制造半导体封装件的过程中产生空隙的问题。
本发明思想还提供一种用于MUF的PCB和PCB模塑结构，其可以平滑地执行模塑处理，并且通过解决了密封材料的泄漏问题而减少了空隙的产生。
根据本发明思想的一个方面，提供一种用于模塑底部填充（MUF）的印刷电路板（PCB），所述PCB包括：其上安装有多个半导体芯片并且被密封的模塑区域；以及形成在所述模塑区域周围的外围区域，该外围区域在模塑处理期间接触用于进行模塑的模具，并且该外围区域包括第一截面和与所述第一截面相对的第二截面，所述第一截面邻近将模塑材料注入的部分，所述第二截面邻近将空气排出的部分，其中在所述模塑区域中布置所述多个半导体芯片的有源区域被布置成靠近第一截面。
所述有源区域与所述模塑区域在所述第二截面的方向上的边缘之间的距离可以等于或小于布置一个封装件的宽度。
所述用于MUF的PCB可以具有矩形条带结构，并且可以只在所述用于MUF的PCB的四个顶点处形成引导孔洞。可以不在所述外围区域的第二截面的中央部分处形成引导孔洞，并且所述用于MUF的PCB在第二截面的厚度可以是均匀的。
所述模塑区域可以被设计成一体式，从而不在所述用于MUF的PCB中形成块区分区域。
根据本发明思想的另一方面，提供一种用于模塑底部填充（MUF）的印刷电路板（PCB），所述PCB包括：其上安装有多个半导体芯片并且被密封的模塑区域；以及形成在所述模塑区域周围的外围区域，该外围区域在模塑处理期间接触用于进行模塑的模具，并且该外围区域包括第一截面和与所述第一截面相对的第二截面，所述第一截面邻近将模塑材料注入的部分，所述第二截面邻近将空气排出的部分，其中所述第二截面的厚度是均匀的。
所述用于MUF的PCB可以具有矩形条带结构，并且可以只在所述用于MUF的PCB的四个顶点处形成引导孔洞，而可以不在所述第二截面的中央部分处形成引导孔洞。
根据本发明思想的另一方面，提供一种印刷电路板（PCB）模塑结构，其包括：用于MUF的PCB；安装在所述用于MUF的PCB的有源区域上的多个半导体芯片；以及形成在模塑区域上并且密封所述多个半导体芯片的密封材料。
可以通过所述密封材料暴露出所述多个半导体芯片的顶表面。可以通过多个凸块将所述多个半导体芯片的每一个安装在所述用于MUF的PCB上，并且可以在所述多个半导体芯片与所述用于MUF的PCB之间的空间内填充所述密封材料。
可以在外围区域的第二截面上形成贮存器图案。
可以将两个或更多半导体芯片层叠在有源区域上。
附图说明
通过下面结合附图给出的详细描述将会更加清楚地理解本发明思想的示例性实施例，其中：
图1到图7是根据本发明思想的实施例的用于模塑底部填充（MUF）的印刷电路板（PCB）的平面图；
图8是根据本发明思想的一个实施例的图2的用于MUF的PCB的PCB模塑结构的平面图；
图9是根据本发明思想的另一个实施例的图2的用于MUF的PCB的PCB模塑结构的平面图；
图10是根据本发明思想的另一个实施例的图2的用于MUF的PCB的PCB模塑结构的平面图；
图11是沿着线I-I'取得的图8的用于MUF的PCB的PCB模塑结构的剖面图；
图12是沿着线II-II'取得的图9的用于MUF的PCB的PCB模塑结构的剖面图；
图13是沿着线I-I'取得的图10的用于MUF的PCB的PCB模塑结构的剖面图；以及
图14是根据本发明思想的另一个实施例的沿着线I-I'取得的图8的用于MUF的PCB的PCB模塑结构的剖面图。
具体实施方式
在下文中将通过参照附图解释本发明思想的示例性实施例来详细描述本发明思想。下面将详细参照在附图中示出其实例的示例性实施例。但是示例性实施例不限于下文中示出的实施例，相反，在这里所介绍的实施例是为了提供对于示例性实施例的范围和精神的方便且全面的理解。
应当理解的是，当提到某一组件“连接到”另一个组件时，其可以直接连接到该另一个组件，或者其间可以有第三个组件。在附图中，为了方便和图示清楚起见夸大了每一个组件的结构或尺寸，并且省略了与描述无关的部分。相同的附图标记在各图中始终表示相同的元件。这里所使用的术语仅仅是为了进行说明，而不意图限制权利要求书中限定的本发明思想的范围。这里所使用的术语“和/或”包括所列出的一个或更多相关联项目的任意和所有组合。当结合一系列元件使用时，“至少其中之一”之类的表达法修饰整个元件系列，而不修饰该系列中的各个单独的元件。
图1到图7是根据本发明思想的实施例的用于模塑底部填充（MUF）的印刷电路板（PCB）100到100f的平面图。
参照图1，用于MUF的PCB可以被大致划分成模塑区域Marea和外围区域Parea。用于MUF的PCB100可以具有在水平方向（x方向）上延伸的条带结构。
模塑区域Marea是其中安装有多个半导体芯片并且利用密封材料密封的区域。模塑区域Marea可以包括在其中安装半导体芯片的有源区域Aarea。在这方面，有源区域Aarea可以是模塑区域Marea中的由虚线围绕的一个矩形部分。
有源区域Aarea可以包括多个芯片安装部分ch，其上分别安装有多个半导体芯片。各个芯片安装部分ch被图示为两划虚线。围绕每一个芯片安装部分ch的虚线小四边形可以对应于在执行模塑处理之后形成的包括至少一个半导体芯片的一个半导体封装件。相应地，将在后来形成的一个半导体封装件可以在竖直方向（y方向）上具有第一宽度Wp。所述半导体封装件可以具有与半导体芯片近似相同的尺寸，因此所述半导体封装件可以是芯片尺度的半导体封装件。
在用于MUF的PCB100中，有源区域Aarea可以在竖直方向（y方向）上被布置在模塑区域Marea内的一侧。换句话说，如图1中所示，有源区域Aarea可以在竖直方向上被布置在模塑区域Marea的一侧，即上侧。相应地，有源区域Aarea的上边界线与模塑区域Marea的上边界线Mus之间的第一间隔Ym1可以小于有源区域Aarea的下边界线与模塑区域Marea的下边界线Mls之间的第二间隔Ym2。用于MUF的PCB100的上边缘Us部分可以对应于将在后来执行的模塑处理期间把密封材料注入其中的浇口（gate）部分，并且用于MUF的PCB100的下边缘Ls部分可以对应于在模塑处理期间从该处排出空气的排架（bent）部分。
为供参考，MUF处理指的是通过一次性模塑处理利用密封树脂密封半导体芯片的外侧部分以及半导体芯片与PCB之间的空间的处理。用在MUF处理中的PCB指的是用于MUF的PCB。用于MUF的PCB包括可以电连接到形成在半导体芯片下方的多个凸块的布线。此外，在用于MUF的PCB中，可以在与其上安装半导体芯片的表面相反的表面上提供一个焊料球区域。在焊料球区域内形成焊料球，并且可以通过焊料球把半导体封装件连接到外部设备。
一般来说，可以通过以下方式制造用于MUF的PCB：用包括玻璃纤维的环氧树脂或者BT树脂形成用于MUF的PCB的纤薄主体，并且随后在用于MUF的PCB的主体的相对两侧层叠纤薄的铜箔从而形成作为电信号的传输路径的布线图案。通过穿透用于MUF的PCB的主体的接触孔洞将形成在上表面和下表面上的布线图案彼此电连接，并且可以在用于MUF的PCB的主体上除了布线图案之外的部分全部形成光致阻焊剂（PSR）层。显而易见的是，根据本实施例的用于MUF的PCB不限于前面描述的结构和材料。
在根据本实施例的用于MUF的PCB100中，与模塑区域Marea的上边界线Mus相比，有源区域Aarea可以被布置成更加远离下边界线Mls，从而在模塑处理期间防止产生空隙并且增大用以注入密封材料的压力。
具体来说，在模塑处理中，也就是说在MUF处理中，其上安装半导体芯片的用于MUF的PCB被布置在用于进行模塑的模具（未示出）中，并且通过模具的浇口（未示出）在预定压力下将密封树脂注入到用于进行模塑的模具中。密封树脂在竖直方向（y方向）上从浇口部分移动到排架部分的同时密封半导体芯片。由于在各半导体芯片之间并且在半导体芯片上形成了足够的空间，因此密封树脂可以很容易地在所述空间内移动。由于在半导体芯片与用于MUF的PCB之间形成了多个凸块，因此供密封树脂移动的空间非常小，因此密封树脂在该空间内不容易移动。
因此，密封树脂在半导体芯片与用于MUF的PCB之间的空间内的填充迟于在各半导体芯片之间的空间或者半导体芯片上方的空间内的填充。由于密封材料在半导体芯片与用于MUF的PCB之间的空间被填充之前到达用于模塑的模具的下方末端部分，因此在与浇口部分距离最远的各行半导体芯片（即邻近排架部分的半导体芯片）处，密封材料可能不再移动，并且在邻近排架部分的半导体芯片与用于MUF的PCB之间的空间内可能产生未被密封材料填充的部分，即空隙。
但是在根据本实施例的用于MUF的PCB100中，有源区域Aarea被布置成远离模塑区域Marea的下边界线Mls，因此邻近排架部分的半导体芯片被布置成远离模具的下方末端部分。在这方面，模塑区域Marea的下边界线Mls可以是模具的下方末端部分。
因此，当密封材料通过各半导体芯片之间的空间或者半导体芯片上方的空间到达用于进行模塑的模具的下方末端部分时，可以利用密封材料充分地填充邻近排架部分的半导体芯片与用于MUF的PCB100之间的空间。相应地可以防止在邻近排架部分的半导体芯片与用于MUF的PCB100之间的空间内产生空隙。
第二间隔Ym2可以小于随后将形成的一个半导体封装件在竖直方向（y方向）上的第一宽度Wp。如果第二间隔Ym2大于第一宽度Wp，则在第二间隔Ym2中形成半导体封装件的做法在增加每一个用于MUF的PCB100中的半导体封装件的数目方面可能是有利的。
如图1中所示，模塑区域Marea可以被设计成一体式。在传统上，模塑区域Marea被划分成一个用于MUF的PCB上的多个模塑块，因此存在用于区分各个模塑块的块区分区域。由于在块区分区域中没有布置半导体芯片并且没有形成密封材料，因此块区分区域是用于MUF的PCB中的某种被浪费的区域。但是在根据本实施例的用于MUF的PCB100中，模塑区域Marea被设计成一体式，并且不存在块区分区域。相应地，当制造尺寸相同的具有传统的用于MUF的PCB的半导体封装件与具有根据本实施例的用于MUF的PCB100的半导体封装件时，与包括块区分区域的传统的用于MUF的PCB相比，具有根据本实施例的用于MUF的PCB100的半导体封装件的数目可以增加大约30%或更多。
外围区域Parea指的是模塑区域Marea的外侧部分。可以分别在外围区域Parea的四个顶点处形成引导孔洞GH。此外，可以在邻近排架部分的外围区域Parea（Mw）中形成多个引导孔洞GH'。举例来说，邻近排架部分的外围区域Parea的引导孔洞GH'可以被形成为对应于水平方向上的各个半导体芯片。引导孔洞GH和GH’可以被用作模塑处理期间的识别标记，并且还可以被用作对用于MUF的PCB100进行移动时的对准措施。
模塑区域Marea在竖直方向（y方向）上可以是关于外围区域Parea对称地布置的。也就是说，外围区域Parea的上方末端Us部分与模塑区域Marea的上边界线Mus之间的间隔Yp1可以和外围区域Parea的下方末端Ls部分与模塑区域Marea的下边界线Mls之间的间隔Yp2相同。举例来说，模塑区域Marea在竖直方向（y方向）上可以是关于外围区域Parea非对称地布置的。
在下文中，为了方便描述起见，关于图1描述过的元件的重复描述将被省略。
参照图2，本实施例的用于MUF的PCB100a与图1的用于MUF的PCB100的不同之处在于，在本实施例的用于MUF的PCB100a中，没有在邻近排架部分的外围区域Parea中形成引导孔洞GH'。也就是说，如图2中所示，可以分别在外围区域Parea的四个顶点处形成引导孔洞GH。
如图1中所示，引导孔洞GH'可以被布置在邻近排架部分的外围区域Parea中。但是当在邻近排架部分的外围区域Parea中形成引导孔洞GH'时，密封树脂在模塑处理期间可能会由于布置在邻近排架部分的外围区域Parea中的引导孔洞GH'而通过引导孔洞GH'泄漏。换句话说，如果形成了引导孔洞GH'，则在引导孔洞GH'周围形成曲线（由于所述曲线，外围区域Parea的厚度可能是不均匀的），因此引导孔洞GH'可能无法紧密地与模具耦合，从而在引导孔洞GH'与模具之间形成间隙。密封树脂可能会通过间隙泄漏。此外，模塑处理可能会由于密封树脂泄漏而停止。为了防止密封树脂通过间隙泄漏，可以通过减小用以注入密封树脂的压力来执行模塑处理，由此会增加在半导体芯片与用于MUF的PCB之间产生的空隙的数目。
但是在本实施例的用于MUF的PCB100a中，不在邻近排架部分的外围区域Parea中形成引导孔洞GH'，从而防止密封树脂在引导孔洞GH'周围泄漏。相应地，可以增大用以注入密封树脂的压力，从而可以防止在半导体芯片与用于MUF的PCB100a之间产生空隙。为供参考，如果增大了用以注入密封树脂的压力，则可以在更高的压力下把密封树脂注入到半导体芯片与用于MUF的PCB100a之间的空间内，从而可以降低产生空隙的可能性。
参照图3，本实施例的用于MUF的PCB100b与图1的用于MUF的PCB100的不同之处在于，在本实施例的用于MUF的PCB100b中，有源区域Aarea在竖直方向上被对称地布置在模塑区域Marea中。也就是说，第一间隔Ym1可以与第二间隔Ym2相同。
在本实施例的用于MUF的PCB100b中，将模塑区域Marea设计成一体式在增加每一个用于MUF的PCB100a中的半导体封装件的数目方面可能是有利的。
参照图4，本实施例的用于MUF的PCB100c与图3的用于MUF的PCB100b的不同之处在于，在本实施例的用于MUF的PCB100c中，不在邻近排架部分的外围区域Parea（Mw）中形成引导孔洞。相应地，可以防止密封树脂从引导孔洞泄漏。此外，通过防止密封树脂泄漏，可以增大用以注入密封树脂的压力，从而降低在半导体芯片与用于MUF的PCB100c之间产生空隙的可能性。
在本实施例的用于MUF的PCB100c中，把模塑区域Marea设计成一体式在增加每一个用于MUF的PCB100c中的半导体封装件的数目方面可能是有利的。
参照图5，本实施例的用于MUF的PCB100d的模塑区域Marea可以具有不同于图1到图4的用于MUF的PCB100到100c的模塑区域Marea的结构。也就是说，在本实施例的用于MUF的PCB100d中，模塑区域Marea可以被划分成三个模塑块M1到M3。模塑块M1到M3可以由块区分区域Md区分。
当在后来执行模塑处理时，可以仅仅在模塑块M1到M3而不在块区分区域Md中形成密封材料。此外，在用于MUF的PCB100d中，用于进行模塑的模具可以被形成为对应于模塑块M1到M3的形状，并且可以接触块区分区域Md。
在本实施例的用于MUF的PCB100d中，可以仅仅在用于MUF的PCB100d的外围区域Parea的四个顶点处形成引导孔洞GH。此外，有源区域Aarea可以在竖直方向上被对称地形成在每一个模塑块M1到M3中。也就是说，在每一个模塑块M1到M3中，第一间隔Ym1可以与第二间隔Ym2相同。
在本实施例的用于MUF的PCB100d中，由于没有在邻近排架部分的外围区域Parea（Mw）中形成引导孔洞GH'，因此可以解决密封树脂的泄漏问题，从而增大用以注入密封树脂的压力。因此可以减少半导体芯片与用于MUF的PCB100d之间的空隙的产生。
参照图6，本实施例的用于MUF的PCB100e与图5的用于MUF的PCB100d的不同之处在于，在本实施例的用于MUF的PCB100e中，有源区域Aarea在竖直方向上被非对称地布置在每一个模塑块M1、M2和M3中。换句话说，第一间隔Ym1可以小于第二间隔Ym2。此外，第二间隔Ym2可以小于随后将要形成的一个半导体封装件在竖直方向（y方向）上的第一宽度Wp。已经参照图1描述了非对称地形成有源区域Aarea，因此后面将省略对此的详细描述。
在本实施例的用于MUF的PCB100e中，可以在邻近排架部分的外围区域Parea（Mw）中形成多个引导孔洞GH'，正如图1中所示出的那样。
参照图7，本实施例的用于MUF的PCB100f与图6的用于MUF的PCB100e的不同之处在于，在用于MUF的PCB100f中，分别仅仅在用于MUF的PCB100f的外围区域Parea的四个顶点处形成多个引导孔洞GH。换句话说，可以不在邻近排架部分的外围区域Parea（Mw）中形成多个引导孔洞GH'。相应地，正如前面参照图2所描述的那样，可以解决密封材料泄漏和空隙产生的问题。
至此，图1到图7的用于MUF的PCB100到100f被描述为具有各种结构。但是本发明思想不限于此。换句话说，可以使用其中有源区域在竖直方向上被布置在模塑区域内的一侧并且/或者不在邻近排架部分的外围区域Parea（Mw）中形成引导孔洞的各种其他用于MUF的PCB。
图8是根据本发明思想的一个实施例的利用图2的用于MUF的PCB100a的PCB模塑结构1000的平面图。
参照图8，PCB模塑结构1000可以包括用于MUF的PCB100a、密封材料200以及多个半导体芯片300。
用于MUF的PCB100a可以与参照图2描述的用于MUF的PCB100a相同。相应地，在用于MUF的PCB100a中，有源区域可以在竖直方向上被非对称地布置在模塑区域中。此外，可以仅仅在用于MUF的PCB100a的四个顶点处形成多个引导孔洞GH。
可以把各个半导体芯片300分别安装在用于MUF的PCB100a的有源区域内的各个芯片安装部分ch（参见图2）中。可以利用倒装芯片接合方法把半导体芯片300安装在用于MUF的PCB100a上。换句话说，可以在一个阵列中通过形成在半导体芯片300下方的多个凸块（未示出）分别将各个半导体芯片300安装在用于MUF的PCB100a的各个芯片安装部分ch上。如图2中所示，有源区域在竖直方向上被非对称地布置在模塑区域中，从而可以在竖直方向上关于密封材料200非对称地布置安装在有源区域中的半导体芯片300的阵列。
取代一个半导体芯片300，可以在每一个芯片安装部分ch中层叠两个或更多半导体芯片300，后面将参照图14对此进行详细描述。
在密封区域上形成密封材料200以便密封多个半导体芯片300。密封材料200可以由环氧模塑料（EMC）树脂形成。如前所述，密封材料200不仅密封半导体芯片300的外侧部分，而且还通过MUF处理密封半导体芯片300与用于MUF的PCB100a之间的空间。
可以通过密封材料200暴露出半导体芯片300的顶表面。由于通过密封材料200暴露出半导体芯片300的顶表面，因此MUF处理可以被称作暴露MUF（eMUF）处理。可以通过以下方式执行eMUF处理：把用于进行模塑的模具的内部高度控制成与半导体芯片300的顶表面的高度相同，以便防止在MUF处理期间在半导体芯片300的顶表面上形成密封材料200。
在本实施例的PCB模塑结构1000中，半导体芯片300的阵列在竖直方向上关于密封材料200被非对称地布置，并且只在用于MUF的PCB100a的四个顶点处形成引导孔洞GH，从而制造出没有空隙的半导体封装件。此外，可以通过解决密封树脂的泄漏问题而稳定地执行MUF处理。此外，由于密封材料200被形成为一体式，因此可以增加每一个用于MUF的PCB中的半导体封装件的数目。为供参考，可以对PCB模塑结构1000的虚线部分进行锯切从而划分成各个单独的半导体封装件，从而完成半导体封装件的制造。
已经在本实施例中描述了利用图2的用于MUF的PCB100a的PCB模塑结构1000，但是本发明思想不限于此。也就是说，可以利用图1和图3到图7的用于MUF的PCB100和100b到100f当中的任一个来具体实现PCB模塑结构1000。此外，可以使用其中有源区域在竖直方向上被布置在模塑区域内的一侧并且/或者不在邻近排架部分的外围区域Parea（Mw）中形成引导孔洞的各种其他用于MUF的PCB。
在下文中，为了方便描述起见，关于图8描述过的元件的重复描述将被省略。
图9是根据本发明思想的另一个实施例的利用图2的用于MUF的PCB100a的PCB模塑结构1000a的平面图。
参照图9，本实施例的PCB模塑结构1000a可以类似于图8的PCB模塑结构1000。但是在本实施例的PCB模塑结构1000a中，可以在用于MUF的PCB100a的邻近排架部分的外围区域Parea（Mw）中形成多个线形贮存器图案220。可以在用于进行模塑的模具中形成贮存器（未示出），以使得密封树脂在MUF处理期间平滑地移动。如果密封树脂到达用于进行模塑的模具的末端，则密封树脂移动到贮存器，从而形成贮存器图案220。
为供参考，在用于进行模塑的模具中形成贮存器，这是由于当第二间隔Ym2像图3的用于MUF的PCB100b中那样相对较小时，可以形成一个其中即使在密封树脂到达用于进行模塑的模具之后密封树脂也可以移动的空间，以便允许密封树脂进一步向下移动。因此可以利用密封树脂填充邻近排架部分的半导体芯片与用于MUF的PCB100b之间的空间，从而防止在邻近排架部分的半导体芯片与用于MUF的PCB100b之间的空间内产生空隙。此外，即使当在用于MUF的PCB100的邻近排架部分的外围区域Parea（Mw）中形成引导孔洞时，也可以在用于进行模塑的模具中形成贮存器，从而防止密封树脂通过引导孔洞泄漏。
图10是根据本发明思想的另一个实施例的利用图2的用于MUF的PCB100a的PCB模塑结构1000b的平面图。
参照图10，本实施例的PCB模塑结构1000b可以类似于图8的PCB模塑结构1000。但是可以不通过密封材料200a的顶表面暴露出多个半导体芯片300的顶表面。在图10中，半导体芯片300用虚线表示以表明半导体芯片300的顶表面未被暴露。
可以通过一般的MUF处理而不是eMUF处理来形成本实施例的PCB模塑结构1000b。换句话说，可以通过使得用于进行模塑的模具的内部高度较高而保持半导体芯片300的顶表面与用于进行模塑的模具内部的顶板部分之间的空间，并且可以将密封树脂填充在该空间内，从而可以不通过密封材料200a暴露出半导体芯片300的顶表面，正如图10中所示出的那样。
如前所述，可以在执行模塑处理之后以适当的间隔对PCB模塑结构1000b进行锯切，从而完成对于一个单独的半导体封装件的制造。基于本实施例的用于MUF的PCB100a和利用所述用于MUF的PCB100a的PCB模塑结构所制造的半导体封装件可以是不带有空隙的质量良好的半导体封装件。
图11是沿着线I-I'取得的图8的利用用于MUF的PCB100a的PCB模塑结构1000的剖面图。
参照图11，本实施例的PCB模塑结构1000可以包括用于MUF的PCB100a、密封材料200和半导体芯片300。可以通过多个凸块320将半导体芯片300安装在用于MUF的PCB100a上。此外，半导体芯片300的顶表面可以不被密封材料200覆盖，并且可以暴露于外部。
如前所述，密封材料200不仅可以填充半导体芯片300的侧表面，而且还可以通过eMUF处理填充半导体芯片300与用于MUF的PCB100a之间的空间（即在该处形成凸块320的部分）。
图12是沿着线II-II'取得的图9的利用用于MUF的PCB100a的PCB模塑结构1000a的剖面图。
参照图12，本实施例的PCB模塑结构1000a可以类似于图11的PCB模塑结构1000。但是正如前面参照图9所描述的那样，还可以在用于MUF的PCB100a的邻近排架部分的外围区域内形成贮存器图案220。贮存器图案220可以被形成为线形，并且可以由与密封材料200相同的材料形成。
如图12中所示，由于半导体芯片300被布置在PCB模塑结构1000a中的左侧，因此密封材料200可以被沿着PCB模塑结构1000a的半导体芯片300的右侧形成，这可以对应于图9中的第一间隔Ym1小于第二间隔Ym2的特征。
图13是沿着线I-I'取得的图10的用于MUF的PCB100a的PCB模塑结构1000b的剖面图。
参照图13，在形成本实施例的PCB模塑结构1000b时可以使得密封材料200a完全覆盖半导体芯片300的顶表面，正如前面参照图10所描述的那样。本实施例的PCB模塑结构1000b与图11的PCB模塑结构1000的相同之处在于，除了密封材料200a之外，半导体芯片300通过多个凸块320被安装在用于MUF的PCB100a上。
图14是根据本发明思想的另一个实施例的沿着线I-I'取得的图8的用于MUF的PCB100a的PCB模塑结构1000c的剖面图。
参照图14，本实施例的PCB模塑结构1000c可以包括用于MUF的PCB100a、密封材料200b以及多个半导体芯片300a和300。
用于MUF的PCB100a和密封材料200b可以分别与图11的PCB模塑结构1000的用于MUF的PCB100a和密封材料200相同。但是与图11的PCB模塑结构1000不同的是，在本实施例的PCB模塑结构1000c中，在用于MUF的PCB100a的每一个芯片安装部分ch（参见图2）上可以安装两个半导体芯片300a和300。换句话说，半导体芯片300a和半导体芯片300可以被安装在用于MUF的PCB100a的每一个芯片安装部分ch上。
每一个半导体芯片300a可以包括主体310、多个穿透硅通孔（TSV）330以及保护层350。主体310可以包括基本衬底（未示出）、集成电路层（未示出）、金属间绝缘层（未示出）等等。TSV330可以被形成为穿透主体310，并且可以由例如金属的导电材料形成。TSV330可以电连接到形成在半导体芯片300a下方的多个凸块320a和形成在半导体芯片300a上方的多个凸块320。
在本实施例的PCB模塑结构1000c中，虽然半导体芯片300a具有简单的结构，但是半导体芯片300a的结构不限于此。换句话说，可以使用其中有源区域在竖直方向上被布置在模塑区域内的一侧并且/或者不在邻近排架部分的外围区域中形成引导孔洞的PCB模塑结构上的各种其他半导体芯片结构。
本实施例的半导体芯片300可以与图11的PCB模塑结构1000的半导体芯片300相同，其不同之处在于，本实施例的半导体芯片300被层叠在半导体芯片300a上而不是直接层叠在用于MUF的PCB100a上。可以通过密封材料200b的顶表面暴露出半导体芯片300的顶表面。可替换的是，与图13的PCB模塑结构1000b类似，密封材料200b可以被形成为不暴露出半导体芯片300的顶表面。与半导体芯片300a类似，半导体芯片300可以具有其中形成TSV330的结构。
虽然本实施例的PCB模塑结构1000c具有其中在每一个芯片安装部分ch上层叠两个半导体芯片300a和300的结构，但是本发明思想不限于此。换句话说，在用于MUF的PCB100a的每一个芯片安装部分ch上可以层叠三个或更多半导体芯片。当在用于MUF的PCB100a的每一个芯片安装部分ch上层叠三个或更多半导体芯片时，除了最上方的半导体芯片之外，可以在各个半导体芯片中形成TSV。可替换的是，也可以在最上方的半导体芯片中形成TSV。
在本发明思想的用于MUF的PCB和PCB模塑结构中，可以将半导体芯片布置为靠近模塑区域中对密封材料进行注入的部分，从而可以平滑地执行一次性模塑处理，并且可以解决产生空隙的问题。
此外，不在PCB上的排架部分周围形成引导孔洞，因此可以防止密封材料泄漏，从而平滑地执行模塑处理。
此外，通过解决密封材料的泄漏问题，可以在更高压力下注入密封材料，从而可以解决产生空隙的问题。
虽然已经参照本发明思想的示例性实施例具体示出并描述了本发明思想，但是应当理解的是，在不背离所附权利要求的精神和范围的情况下可以在形式和细节方面做出许多改变。

Claims (15)

1.一种用于模塑底部填充的印刷电路板，所述印刷电路板包括：
模塑区域,在该模塑区域上安装有多个半导体芯片并且该模塑区域被密封；以及
外围区域，其形成在所述模塑区域周围，在模塑处理期间所述外围区域接触用于进行模塑的模具，并且所述外围区域包括第一截面和与所述第一截面相对的第二截面，所述第一截面邻近将模塑材料注入的部分，所述第二截面邻近将空气排出的部分，
其中，在所述模塑区域中布置所述多个半导体芯片的有源区域被布置成靠近所述第一截面。
2.权利要求1的印刷电路板，其中，所述有源区域与所述模塑区域在所述第二截面的方向上的边缘之间的距离等于或小于布置一个封装件的宽度。
3.权利要求1的印刷电路板，其中，所述用于模塑底部填充的印刷电路板具有矩形条带结构，并且只在所述用于模塑底部填充的印刷电路板的四个顶点处形成引导孔洞。
4.权利要求1的印刷电路板，其中，不在所述外围区域的第二截面的中央部分处形成引导孔洞，并且所述用于模塑底部填充的印刷电路板在所述第二截面的厚度是均匀的。
5.权利要求1的印刷电路板，其中，所述模塑区域被设计成一体式，从而不在所述用于模塑底部填充的印刷电路板中形成块区分区域。
6.一种用于模塑底部填充的印刷电路板，所述印刷电路板包括：模塑区域，在该模塑区域上安装有多个半导体芯片并且该模塑区域被密封；以及
外围区域，其形成在所述模塑区域周围，在模塑处理期间所述外围区域接触用于进行模塑的模具，并且所述外围区域包括第一截面和与所述第一截面相对的第二截面，所述第一截面邻近将模塑材料注入的部分，所述第二截面邻近将空气排出的部分，
其中，所述第二截面的厚度是均匀的。
7.权利要求6的印刷电路板，其中，所述用于模塑底部填充的印刷电路板具有矩形条带结构，并且只在所述用于模塑底部填充的印刷电路板的四个顶点处形成引导孔洞，而不在所述第二截面的中央部分处形成引导孔洞。
8.一种印刷电路板模塑结构，其包括：
权利要求1或6的用于模塑底部填充的印刷电路板；
多个半导体芯片，其安装在所述用于模塑底部填充的印刷电路板的有源区域上；以及
密封材料，其形成在所述模塑区域上并且密封所述多个半导体芯片。
9.权利要求8的印刷电路板模塑结构，其中，所述用于模塑底部填充的印刷电路板是权利要求1的用于模塑底部填充的印刷电路板，并且所述有源区域与所述模塑区域在所述第二截面的方向上的边缘之间的距离等于或小于布置一个封装件的宽度。
10.权利要求8的印刷电路板模塑结构，其中，所述用于模塑底部填充的印刷电路板具有矩形条带结构，只在所述用于模塑底部填充的印刷电路板的四个顶点处形成引导孔洞，并且不在所述第二截面的中央部分处形成引导孔洞，从而所述用于模塑底部填充的印刷电路板在所述第二截面的厚度是均匀的。
11.权利要求8的印刷电路板模塑结构，其中，所述用于模塑底部填充的印刷电路板是权利要求1的用于模塑底部填充的印刷电路板，并且所述密封材料被形成为一体式。
12.权利要求8的印刷电路板模塑结构，其中，通过所述密封材料暴露出所述多个半导体芯片的顶表面。
13.权利要求8的印刷电路板模塑结构，其中，通过多个凸块将所述多个半导体芯片的每一个安装在所述用于模塑底部填充的印刷电路板上，并且在所述多个半导体芯片与所述用于模塑底部填充的印刷电路板之间的空间内填充所述密封材料。
14.权利要求8的印刷电路板模塑结构，其中，在所述外围区域的第二截面上形成贮存器图案。
15.权利要求8的印刷电路板模塑结构，其中，将两个或更多半导体芯片层叠在所述有源区域上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020019941A1 (zh) * 2018-07-26 2020-01-30 宁波舜宇光电信息有限公司 模塑组件、摄像模组、模塑组件拼板以及制作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101896665B1 (ko) * 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
KR20160000953A (ko) * 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법
KR102274742B1 (ko) 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
KR102376487B1 (ko) 2015-02-12 2022-03-21 삼성전자주식회사 반도체 패키지의 제조 장치 및 그 제조 방법
US10833024B2 (en) * 2016-10-18 2020-11-10 Advanced Semiconductor Engineering, Inc. Substrate structure, packaging method and semiconductor package structure
KR102525164B1 (ko) 2018-08-13 2023-04-24 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
US11114313B2 (en) * 2019-05-16 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer level mold chase

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
JP4243177B2 (ja) * 2003-12-22 2009-03-25 株式会社ルネサステクノロジ 半導体装置の製造方法
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020019941A1 (zh) * 2018-07-26 2020-01-30 宁波舜宇光电信息有限公司 模塑组件、摄像模组、模塑组件拼板以及制作方法

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