KR100818530B1 - 반도체 패키지 금형 및 반도체 칩 패키지의 제조 방법 - Google Patents
반도체 패키지 금형 및 반도체 칩 패키지의 제조 방법 Download PDFInfo
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Abstract
본 발명은 보드-온-칩(board-on-chip; BOC) 패키지와 같이 개구 상에 부분 몰딩 공정이 요구되는 반도체 패키징 공정에 사용되는 반도체 패키지 금형 및 이러한 반도체 칩 패키지의 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 패키지 금형은, 제 1 캐비티를 제공하는 제 1 금형 및 제 2 캐비티를 제공하는 제 2 금형을 포함하며, 상기 제 1 금형과 상기 제 2 금형 사이에, 하나 이상의 반도체 칩이 탑재된 제 1 면, 상기 제 1 면에 대향하는 제 2 면 및 상기 제 1 면과 상기 제 2 면을 관통하는 개구를 포함하는 기판이 배치되고, 상기 제 1 캐비티는 상기 기판의 상기 제 1 면 상에 제공되고, 상기 제 2 캐비티는 상기 기판의 상기 제 2 면의 개구 상에 제공되는 반도체 패키지 금형으로서, 상기 제 2 금형의 표면은 상기 제 2 캐비티를 제공하는 제 2 캐비티 면 및 상기 기판의 제 2 면의 개구로부터 상기 제 2 면의 가장자리를 향하여 연장되면서, 상기 제 2 면의 상기 개구를 제외한 영역과 적어도 3 회 이상 접촉하여 상기 기판을 지지하는 복수의 제 2 지지면들을 포함한다.
몰딩 부재의 누설(leakage), 트랜스퍼 몰딩, 부분 몰딩
Description
도 1은 일반적인 BOC 패키지를 도시하는 단면도이다.
도 2는 도 1에 도시된 BOC 패키지를 제조하기 위한 종래의 반도체 패키지 금형을 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 금형 및 이를 이용한 반도체 칩 패키지의 제조 방법을 도시하는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 금형 및 이를 이용한 반도체 칩 패키지의 제조 방법을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 h: 개구
120: 반도체 칩 121: 접속 패드
200A, 200B: 반도체 패키지 금형
210A, 210B: 제 1 금형 220A, 220B: 제 2 금형
V1: 제 1 캐비티 V2: 제 2 캐비티
VS1: 제 1 캐비티 면 VS2: 제 2 캐비티 면
VP: 제 2 지지면들 GS: 그루브 면
본 발명은 반도체 패키지 금형 및 반도체 칩 패키지의 제조 방법에 관한 것으로서, 더욱 상세하게는, 보드-온-칩(board-on-chip; BOC) 패키지와 같이 개구 상에 부분 몰딩 공정이 요구되는 반도체 패키징 공정에 사용되는 반도체 패키지 금형 및 이러한 반도체 칩 패키지의 제조 방법에 관한 것이다.
반도체 산업이 발전됨에 따라, 전자 제품의 소형화, 경량화 및 다기능화가 가속되고 있다. 전자 제품의 이러한 추세는 칩 스케일 패키지와 같은 고미세 패키지 기술에 의해 실현되고 있다. 칩 스케일 패키지는 일반적으로 패키지 내에 탑재되는 반도체 칩 크기와 동등하거나, 약간 큰 패키지를 지칭하는 것으로서, 반도체 부품의 실장 면적을 가능한 한 칩 크기로 소형화할 수 있기 때문에, 소형 멀티미디어 플레이어, 피디에이(PDA), 셀룰러 폰 등에 광범위하게 적용되고 있다. 이러한 칩 스케일 패키지의 예로서, 개구가 형성된 기판을 사용하는 BOC 패키지 기술이 있다.
도 1은 일반적인 BOC 패키지(10)를 도시하는 단면도이다.
도 1을 참조하면, BOC 패키지(10)는 중심부에 라인 형태의 개구(h)를 갖는 기판(1)과 기판(1)의 개구(h)를 완전히 덮도록 기판(1) 상에 탑재된 반도체 칩(2)으로 이루어진다. 반도체 칩(2)은 개구(h)를 통하여 접속 패드(2a)가 노출될 수 있도록, 기판(1) 상에 탑재된다. 노출된 본딩 패드(2a)와 기판(1) 상에 형성된 배 선 패턴(1a)은 와이어(3)에 의해 전기적으로 연결된다. 기판(2)의 저면에는 외부 회로에 실장하기 위한 매개로서 솔더 볼(4)이 형성되는 외부 접속 패드들(1b)이 제공된다.
일반적으로, 와이어 본딩 공정에 의해 본딩 패드(2a)와 기판(1) 상의 배선 패턴(1a)을 연결한 후, 반도체 칩(2) 및 와이어(3) 등의 구성 부재를 보호하기 위해, 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)와 같은 경화성 수지로 이루어진 상부 몰딩 부재(M1)와 하부 몰딩 부재(M2)를 형성한다. 몰딩 부재(M1, M2)를 형성하는 몰딩 공정은 후술하는 바와 같이, 반도체 칩(2)이 탑재된 기판 전면(S1)과 기판 저면(S2)의 개구(h) 상에 각각 캐비티를 형성하는 반도체 패키지 금형에 의해 수행된다.
도 2는 도 1에 도시된 BOC 패키지(10)를 제조하기 위한 종래의 반도체 패키지 금형(20)을 도시하는 단면도이다.
도 2를 참조하면, 반도체 패키지 금형(20)은 상부 금형(21)과 하부 금형(22)으로 이루어진다. 상부 금형(21)과 하부 금형(22)은 화살표로 지시된 방향의 힘(F)에 의해, 금형들(21, 22) 사이에 개재된 기판(1)의 전면(S1) 및 저면(S2) 상에 각각 압착된다. 상부 금형(21)은 기판 전면(S1) 상에 상부 캐비티(V1)를 형성하고, 하부 금형(22)은 기판 저면(S2)의 개구(h) 상에 하부 캐비티(V2)를 형성한다.
일반적으로, 반도체 패키지 금형(20)에서, 하부 금형(22)의 표면(22S)은 하부 캐비티를 형성하는 면(VS; 이하, "하부 캐비티 면") 및 기판 저면(S2)과 접촉하 여 기판(1)을 지지하는 면(VP; 이하, "하부 지지면")으로 이루어진다. 하부 지지면(VP)은 기판 저면(S2)의 개구(h) 상에 부분 몰딩 공정을 수행하는 동안 기판 저면(S2)에 접촉하여 압착 힘(F)을 기판(1)에 인가한다. 상부 금형(21)과 하부 금형(22)이 기판(1)에 압착된 후, 홀(i1, i2)을 통하여 EMC가 각 캐비티(V1, V2)에 주입된다.
종래의 반도체 패키지 금형(20)에서는, 도 2에 도시된 바와 같이, 하부 지지면(VP)이 기판(1)의 개구(h) 영역을 제외한 기판 저면(S2) 전체와 접촉하여 기판(1)을 지지한다. 하부 지지면(VP)이 기판 저면(S2) 전체와 접촉하여 기판(1)을 지지하기 때문에, 하부 금형(22)의 하부 지지면(VP)이 기판 저면(S2)에 인가할 수 있는 단위 면적당 압착 힘이 작다. 이로 인하여, 종래의 반도체 패키지 금형(20)을 이용하여 기판 저면(S2)의 부분 몰딩 공정 수행시, 하부 캐비티(V2)에 주입된 EMC가 하부 지지면(VP)과 기판 저면(S2) 사이를 통하여 하부 캐비티(V2) 밖으로 누설되는 경우가 빈번하게 발생한다. 이와 같이, 누설된 EMC는 외부 접속 패드(1b)를 오염시켜, 몰딩 공정 후 솔더 볼 형성 공정을 방해하거나 제품 불량을 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 개구 영역에 대한 부분 몰딩 공정 수행시 하부 지지면과 기판 저면 사이를 통해 EMC와 같은 몰딩 부재가 누설되는 문제를 개선할 수 있는 보드-온-칩 패키지와 같은 반도체 칩 패키지를 제조하기 위한 반도체 패키지 금형을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이로 인하여, 몰딩 부재가 누설되는 문제를 개선하여, 불량률을 개선할 수 있을 뿐만 아니라, 우수한 성능 신뢰성을 제공할 수 있는 반도체 칩 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지 금형은, 제 1 캐비티를 제공하는 제 1 금형 및 제 2 캐비티를 제공하는 제 2 금형을 포함하며, 상기 제 1 금형과 상기 제 2 금형 사이에, 하나 이상의 반도체 칩이 탑재된 제 1 면, 상기 제 1 면에 대향하는 제 2 면 및 상기 제 1 면과 상기 제 2 면을 관통하는 개구를 포함하는 기판이 배치되고, 상기 제 1 캐비티는 상기 기판의 상기 제 1 면 상에 제공되고, 상기 제 2 캐비티는 상기 기판의 상기 제 2 면의 개구 상에 제공되는 반도체 패키지 금형으로서, 상기 제 2 금형의 표면은 상기 제 2 캐비티를 제공하는 제 2 캐비티 면 및 상기 기판의 제 2 면의 개구로부터 상기 제 2 면의 가장자리를 향하여 연장되면서, 상기 제 2 면의 상기 개구를 제외한 영역과 적어도 3 회 이상 접촉하여 상기 기판을 지지하는 복수의 제 2 지지면들을 포함한다.
일부 실시예에서, 상기 제 2 지지면들은 주름 구조를 갖는 제 2 금형의 표면에 의해 한정될 수 있다. 상기 주름 구조는 예를 들면, 라인 타입을 가질 수 있다. 또한, 일부 실시예에서, 상기 제 2 지지면들은 균일한 피치를 가짐으로써, 제 2 금형의 압착 힘을 상기 기판의 제 2 면 상에 균일하게 분산시킬 수 있다. 또한, 일부 실시예에서, 상기 제 2 지지면들 중 하나는, 상기 기판의 상기 제 2 면의 상 기 가장자리와 접촉하여, 상기 기판의 가장자리부의 부서짐을 방지할 수 있다.
일부 실시예에서, 상기 기판은 상기 제 2 면 상에 형성된 배선 패턴을 포함하며, 상기 반도체 칩은 상기 개구를 통하여 노출되는 접속 패드를 포함할 수 있다. 이 경우, 상기 반도체 칩의 상기 접속 패드는 상기 개구를 통하여 연장되는 와이어에 의해 상기 기판의 상기 배선 패턴과 전기적으로 연결될 수 있다.
다른 실시예에서, 상기 제 2 금형의 표면은, 상기 제 2 캐비티 면과 인접하는 그루브 면을 더 포함할 수 있다. 이 경우, 상기 그루브 면은 상기 기판의 상기 외부 접속 패드를 회피하여 형성될 수 있다. 본 발명의 실시예에 따르면, 그루브 면에 의해, 상기 기판의 제 2 면에 대한 부분 몰딩 공정 수행시 혹시라도 누설될 수 있는 몰딩 부재에 의한 외부 접속 패드(104)의 오염을 억제할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 칩 패키지의 제조 방법은, 제 1 면, 상기 제 1 면에 대향하는 제 2 면 및 상기 제 1 면과 상기 제 2 면을 관통하는 개구를 포함하는 기판을 제공하는 단계; 상기 제 1 면 상에, 상기 개구를 덮는 하나 이상의 반도체 칩을 탑재하는 단계; 상기 기판의 상기 제 1 면 상에 제 1 캐비티를 제공하는 제 1 금형을 제공하는 단계; 상기 기판의 상기 제 2 면의 개구 상에 제 2 캐비티를 제공하는 제 2 금형을 제공하는 단계; 상기 제 1 금형과 상기 제 2 금형 사이에 상기 반도체 칩이 탑재된 기판을 배치하는 단계; 및 상기 기판의 상기 제 1 면과 상기 제 2 면에 각각 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계를 포함한다. 본 발명의 실시예들은, 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계에서, 상기 제 2 금형은 상기 기판 의 상기 개구로부터 상기 기판의 가장자리를 향하여, 상기 기판의 제 2 면에 적어도 3 이상의 부분에 압착 힘을 분산시켜 인가한다. 일부 실시예에서, 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계에서는, 상기 압력이 균일한 간격으로 인가될 수 있다.
또한, 일부 실시예에서는 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계에서, 상기 기판의 상기 가장자리에도 압력을 인가한다. 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계 이후에는, 상기 제 1 캐비티 및 상기 제 2 캐비티 중 어느 하나 또는 이들 모두에 몰딩 부재를 충전하는 단계를 더 수행할 수 있다. 상기 몰딩 부재를 충전하는 단계는 주입 방식(injection mode) 또는 트랜스퍼 방식(transfer mode)에 의해 수행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것 이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 금형(200A) 및 이를 이용한 반도체 칩 패키지의 제조 방법을 도시하는 단면도이다.
도 3을 참조하면, 반도체 패키지 금형(200A)은 제 1 캐비티(V1)를 제공하는 제 1 금형(210A) 및 제 2 캐비티(V2)를 제공하는 제 2 금형(220A)을 포함한다. 제 1 금형(210A)과 제 2 금형(220A) 사이에 기판(100)이 배치된다. 기판(100)은, 반도체 칩(120)이 탑재되는 제 1 면(101), 제 1 면(101)에 대향하는 제 2 면(102) 및 제 1 면(101)과 제 2 면(102)을 관통하는 개구(h)를 포함한다.
기판(100)은 제 1 면(101) 및/또는 제 2 면(102) 상에 배선 패턴(103)이 형성된 인쇄회로기판일 수 있다. 또한, 일부 실시예에서, 기판(100)의 제 2 면(102) 상에는 외부 회로(미도시)와 전기적으로 연결되는 외부 접속 패드(104)가 형성될 수 있다.
일부 실시예에서, 개구(h)는 기판(100)의 중심부에 배치될 수 있으며, 라인 형태를 가질 수 있다. 그러나, 개구(h)의 형상은 탑재되는 반도체 칩(120)의 크기, 모양, 적층 방식 및 후술하는 접속 패드의 배치 구조 등을 고려하여, 예를 들면, 라인 형태 이외에 스롯 형태 또는 I 자 형태 등 다양한 형태를 가질 수 있으며, 본 발명은 개구(h)의 형상에 의해 한정되지 않는다.
기판(100)의 제 1 면(101) 상에, 개구(h)를 덮는 반도체 칩(120)이 탑재된다. 일부 실시예에서, 접속 패드(121)가 반도체 칩(120)의 활성 면(120a) 상에 형 성된 경우, 개구(h)를 통하여 접속 패드(121)가 노출될 수 있도록, 반도체 칩(120)은 플립-칩(flip-chip) 방식으로 탑재될 수 있다. 도시하지는 않았지만, 일부 변형된 실시예에서는, 당해 기술 분야에서 잘 알려진 바와 같이, 기판(100)의 제 1 면(101) 상에 복수의 반도체 칩들이 기판(100)에 대하여 수직으로 적층되거나, 다른 기판을 반도체 칩과 함께 적층하여 멀티 스택 패키지 구조를 갖는 반도체 칩 패키지를 형성할 수도 있다.
기판(100)의 제 1 면(101)에 반도체 칩(120)을 탑재한 후, 반도체 칩(120)의 접속 패드(121)와 기판(100)의 제 2 면(102) 상에 형성된 배선 패턴(103)을 전기적으로 연결하는 배선 공정을 수행한다. 접속 패드(121)와 배선 패턴(103)은 와이어와 같은 배선 부재(130)에 의해 개구(h)를 통하여 연결될 수 있다. 이에 의해, 일반적인 보드-온-칩 패키지의 기본 구조를 형성할 수 있다. 그러나, 본 발명의 실시예는, 도시된 바와 같은 보드-온-칩 패키지의 기본 구조에 한정되는 것으로 해석되어서는 아니 되며, 당업자에게 있어서, 이미 상술한 바와 같이 멀티 스택 패키지 구조를 갖도록 다양하게 변형 실시될 수 있음은 자명하다.
이후, 반도체 칩(120)의 상부 표면 및 개구(h)를 통하여 노출된 표면(120a) 및/또는 배선 부재(130)를 보호하기 위하여, 본 발명의 실시예에 따른 반도체 패키지 금형(200A)을 사용하여 몰딩 공정을 수행한다. 몰딩 공정을 수행하기 위하여, 제 1 금형(210A)과 제 2 금형(220A) 사이에 반도체 칩(120)이 탑재된 기판(100)이 배치된다. 이후, 기판(100)의 제 1 면(101)과 제 2 면(102)에 각각 제 1 금형(210A)과 제 2 금형(220A)이 압착된다.
제 1 금형(210A)과 제 2 금형(220A)이 압착되면, 기판(100)의 제 1 면(101) 상에는 제 1 금형(210)에 의해 제 1 캐비티(V1)가 제공되고, 기판(100)의 제 2 면(102)의 개구(h) 상에는 제 2 금형(220)에 의해 제 2 캐비티(V2)가 제공될 수 있다. 제 1 금형(210)의 표면은 제 1 캐비티 면(VS1)을 포함하며, 제 1 캐비티 면(VS1)은 도시된 형상과 달리 고객의 요구 또는 설계 변수에 따라 다양한 형상을 가질 수 있다. 본 발명의 실시예에서, 제 2 금형(220A)은, 개구(h)의 상부 근방에 부분 몰딩을 수행하기 위하여, 도 3에 도시된 바와 같이, 그 표면이 제 2 캐비티(V2)를 제공하는 제 2 캐비티 면(VS2) 및 기판(100)의 개구(h)를 제외한 제 2 면(102)과 접촉하여 기판(100)을 지지하는 복수의 제 2 지지면들(VP1, VP2,..., VPN; VP)로 이루어진다.
본 발명의 실시예에서, 복수의 제 2 지지면(VP)은, 기판(100)의 제 2 면(101)의 개구(h)로부터 제 2 면(102)의 가장자리를 향하여 연장되면서, 제 2 면(102)의 개구(h)를 제외한 영역과 적어도 3 회 이상 접촉하여 기판(100)을 지지한다. 일부 실시예에서, 제 2 지지면들(VP)은 주름 구조를 갖는 제 2 금형(220A)의 표면에 의해 한정될 수 있다. 이 경우, 주름 구조는 라인 타입(또는 라인-앤-스페이스 타입; line & space)일 수 있다. 도 3에 도시된 바와 같이, 제 2 지지면들(VP)은 균일한 피치(P)를 갖도록 형성될 수 있다. 일부 실시예에서, 제 2 지지면들(VP) 중 하나(VPN)가 기판(100)의 제 2 면(102)의 가장자리와 접촉함으로써 몰딩 공정 동안 발생할 수 있는 기판 가장자리부의 부서짐(crack)을 억제할 수 있다.
본 발명의 실시예에 따르면, 복수의 제 2 지지면들(VP)에 의해, 기판(100)의 제 2 면(102)에 작용하는 제 2 금형(220)의 압착 힘(F)은, 제 2 지지면들(VP)에 의해, 각각의 제 2 지지면들(VP)이 접촉하는 기판(100)의 제 2 면(102)의 접촉 영역(102a)에 분산되어 인가될 수 있다. 이 경우, 도 2에 도시된 바와 같이 하부 지지면(VP) 전체가 기판 저면(S2)에 접촉하는 종래의 하부 금형(22)과 달리, 동일한 힘을 인가하더라도, 기판(100)의 제 2 면(102)의 접촉 영역(102a)에 작용하는 압력은 더 클 수 있다. 이와 같이, 제 2 지지면들(VP)에 의해 증가된 압력은 제 2 캐비티 면(VS2)과 기판(100)의 제 2 면(102) 사이의 기밀성을 개선할 수 있다. 이로 인하여, 기판(100)의 개구(h) 부분에 대한 부분 몰딩 공정시, 몰딩 부재가 제 2 지지면(VP1)과 기판(100)의 제 2 면(102) 사이를 통하여 제 2 캐비티(V2) 밖으로 누설되는 것이 억제될 수 있다.
만약, 제 2 금형(220A)의 제 2 지지면(VP)이 제 2 캐비티 면(VS2)과 인접한 영역의 제 2 지지면(VP1)과 기판(100)의 가장자리의 제 2 지지면(VPN)으로만 이루어진다면, 몰딩 공정을 하는 동안 제 2 지지면(VP1, VP2) 사이의 공간으로 인하여 기판(100)의 휘어짐(warpage)이 발생할 수 있다. 특히, 전자 제품의 소형화 및 박형화 추세에 따라, 기판(100)의 두께가 예를 들면, 약 0.2 mm 내지 약 0.8 mm에 이르게 됨에 따라, 몰딩 공정 중에 상기 휘어짐 현상은 쉽게 일어날 수 있다.
그러나, 본 발명의 실시예에 따르면, 기판(100)의 개구(h)를 중심으로 기판(100)의 가장자리 방향으로, 제 2 지지면들(VP1, VP2,... VPN)이 3 개 이상 배치되어, 기판(100)의 제 2 면(102)에 대한 균형 있는 힘의 분산이 가능하며, 이로 인하여 몰딩 공정시 발생할 수 있는 기판(100)의 휘어짐 현상을 억제할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 금형(200B) 및 이를 이용한 반도체 칩 패키지의 제조 방법을 도시하는 단면도이다. 도 4에 도시된 실시예에서, 도 3에 도시된 구성 요소의 참조 부호와 동일한 참조 부호에 대하여는, 도 3을 참조하여 개시된 사항이 완전히 참조될 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 패키지 금형(200B)은 제 1 캐비티(V1)를 제공하는 제 1 금형(210B) 및 제 2 캐비티(V2)를 제공하는 제 2 금형(220B)을 포함한다.
제 2 금형(220B)의 표면은 개구(h)의 상부 근방에 부분 몰딩을 수행하기 위하여 제 2 캐비티(V2)를 제공하는 제 2 캐비티 면(VS2) 및 기판(100)의 개구(h)를 제외한 제 2 면(102)과 접촉하여 기판(100)을 지지하는 복수의 제 2 지지면(VP1, VP2,..., VPN; VP)으로 이루어진다. 또한, 본 발명의 실시예에 따른 제 2 금형(220B)의 표면은 제 2 캐비티 면(VS2)과 인접하는 그루브 면(groove surface; GS)을 더 포함할 수 있다.
그루브 면(GS)은 개구(h)에 대한 부분 몰딩 공정 동안 제 2 캐비티 면(VS2)을 통하여 누설될 수 있는 몰딩 부재를 수용하는 여분의 공간을 제공할 수 있다. 그루브 면(GS)을 기판(100)의 제 2 면(102) 상에 형성된 외부 접속 패드들(104)을 회피하여 제 2 금형(220B)의 표면 상에 형성함으로써, 혹시라도 누설될 수 있는 몰딩 부재에 의한 외부 접속 패드(104)의 오염을 억제할 수 있다.
상술한 바와 같이, 기판(100)의 제 1 면(101)과 기판(100)의 제 2 면(102)에 각각 제 1 금형(210B)과 제 2 금형(220B)을 압착한 후에, 제 1 캐비티(V1) 및 제 2 캐비티(V2)에 에폭시 몰딩 컴파운드와 같은 몰딩 부재를 충전함으로써, 반도체 칩 패키지를 보호할 수 있게 된다. 몰딩 부재의 충전은 당해 기술 분야에서 잘 알려진 바와 같이, 주입 방식(injection mode) 또는 트랜스퍼 방식(transfer mode)에 의해 수행될 수 있으며, 이를 위하여 반도체 패키지 금형은 도 3 및 도 4에 도시된 바와 같이, 제 1 캐비티(V1) 및/또는 제 2 캐비티(V2) 내에 몰딩 부재가 주입될 수 있는 하나 이상의 홀(i1, i2)이 형성될 수 있다.
다시 도 3 및 도 4를 참조하면, 상기 몰딩 공정이 완료되면, 기판(100)의 제 2 면(102) 상에 형성된 외부 접속 패드(104) 상에 솔더 볼 및 금 범프 등의 도전성 범프 또는 리드(lead)를 형성하는 공정을 수행한다. 이후, 다양한 성능 테스트를 거친 후에, 상기 도전성 범프 또는 리드를 매개로 하여 외부 회로에 반도체 칩 패키지를 실장한다.
상술한 실시예들은 당해 기술 분야에서 잘 알려진 바와 같이 보드-온-칩 패키지에 한정되는 것은 아니며, 당업자에게 있어서, 개구를 갖는 기판에 대하여 몰딩 공정을 수행하는 다양한 종류의 반도체 칩 패키지를 제조하기 위하여 적용될 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 실시예에 따른 반도체 패키지 금형은, 기판의 개구로부터 기판의 가장자리를 향하여 연장되면서, 기판의 개구를 제외한 영역과 적어도 3 회 이상 접촉하여 상기 기판을 지지하는 복수의 제 2 지지면들을 포함함으로써, 제 2 지지면들에 의해 기판에 인가되는 압력을 증가시켜, 몰딩 부재가 누설되는 문제를 개선할 수 있을 뿐만 아니라 기판의 휘어짐을 억제할 수 있는 반도체 패키지 금형을 제공할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 칩 패키지의 제조 방법은, 기판의 제 1 면과 제 2 면에 각각 제 1 금형과 제 2 금형을 압착할 때, 상기 기판의 개구로부터 상기 기판의 가장자리를 향하여, 상기 기판의 상기 제 2 면에 적어도 3 이상의 부분에 압착 힘을 분산시켜 인가한다. 이로 인하여, 몰딩 부재가 누설되는 문제를 개선할 수 있을 뿐만 아니라 기판의 휘어짐을 억제하여, 불량률을 개선할 수 있을 뿐만 아니라, 우수한 성능 신뢰성을 갖는 반도체 칩 패키지를 제조할 수 있다.
Claims (20)
- 제 1 캐비티를 제공하는 제 1 금형 및 제 2 캐비티를 제공하는 제 2 금형을 포함하며,상기 제 1 금형과 상기 제 2 금형 사이에, 하나 이상의 반도체 칩이 탑재된 제 1 면, 상기 제 1 면에 대향하는 제 2 면 및 상기 제 1 면과 상기 제 2 면을 관통하는 개구를 포함하는 기판이 배치되고, 상기 제 1 캐비티는 상기 기판의 상기 제 1 면 상에 제공되고, 상기 제 2 캐비티는 상기 기판의 상기 제 2 면의 개구 상에 제공되는 반도체 패키지 금형에 있어서,상기 제 2 금형의 표면은 상기 제 2 캐비티를 제공하는 제 2 캐비티 면 및 상기 기판의 제 2 면의 개구로부터 상기 제 2 면의 가장자리를 향하여 연장되면서, 상기 제 2 면의 상기 개구를 제외한 영역과 적어도 3 회 이상 접촉하여 상기 기판을 지지하는 복수의 제 2 지지면들을 포함하는 것을 특징으로 하는 반도체 패키지 금형.
- 제 1 항에 있어서,상기 제 2 지지면들은 주름 구조를 갖는 제 2 금형의 표면에 의해 한정되는 것을 특징으로 하는 반도체 패키지 금형.
- 제 2 항에 있어서,상기 주름 구조는 라인 타입을 갖는 것을 특징으로 하는 반도체 패키지 금형.
- 제 2 항에 있어서,상기 제 2 지지면들은 균일한 피치를 갖는 것을 특징으로 하는 반도체 패키지 금형.
- 제 1 항에 있어서,상기 제 2 지지면들 중 하나는, 상기 기판의 상기 제 2 면의 상기 가장자리와 접촉하는 것을 특징으로 하는 반도체 패키지 금형.
- 제 1 항에 있어서,상기 기판은 상기 제 2 면 상에 형성된 배선 패턴을 포함하며,상기 반도체 칩은 상기 개구를 통하여 노출되는 접속 패드를 포함하는 것을 특징으로 하는 반도체 패키지 금형.
- 제 6 항에 있어서,상기 반도체 칩의 상기 접속 패드는 상기 개구를 통하여 연장되는 와이어에 의해 상기 기판의 상기 배선 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 금형.
- 제 1 항에 있어서,상기 기판은 상기 제 2 면 상에 외부 접속 패드를 포함하는 것을 특징으로 하는 반도체 패키지 금형.
- 제 1 항 또는 제 8 항에 있어서,상기 제 2 금형의 표면은, 상기 제 2 캐비티 면과 인접하는 그루브 면을 더 포함하는 것을 특징으로 하는 반도체 패키지 금형.
- 제 9 항에 있어서,상기 그루브 면은 상기 기판의 상기 외부 접속 패드를 회피하여 형성된 것을 특징으로 하는 반도체 패키지 금형.
- 제 8 항에 있어서,상기 기판은 상기 외부 접속 패드 상에 형성된 도전성 범프에 의해 외부 회로와 전기적으로 연결되는 반도체 패키지 금형.
- 제 1 항에 있어서,상기 제 1 캐비티 및/또는 상기 제 2 캐비티 내에 몰딩 부재가 주입되는 하나 이상의 홀을 더 포함하는 반도체 패키지 금형.
- 제 1 면, 상기 제 1 면에 대향하는 제 2 면 및 상기 제 1 면과 상기 제 2 면을 관통하는 개구를 포함하는 기판을 제공하는 단계;상기 제 1 면 상에, 상기 개구를 덮는 하나 이상의 반도체 칩을 탑재하는 단계;상기 기판의 상기 제 1 면 상에 제 1 캐비티를 제공하는 제 1 금형을 제공하는 단계;상기 기판의 상기 제 2 면의 개구 상에 제 2 캐비티를 제공하는 제 2 금형을 제공하는 단계;상기 제 1 금형과 상기 제 2 금형 사이에 상기 반도체 칩이 탑재된 기판을 배치하는 단계; 및상기 기판의 상기 제 1 면과 상기 제 2 면에 각각 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계를 포함하며,상기 제 1 금형과 상기 제 2 금형을 압착하는 단계는, 상기 제 2 금형은 상기 기판의 상기 개구로부터 상기 기판의 가장자리를 향하여, 상기 기판의 제 2 면에 적어도 3 이상의 부분에 압착 힘을 분산시켜 인가하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 13 항에 있어서,상기 제 2 금형의 표면은 상기 제 2 캐비티를 제공하는 제 2 캐비티 면 및 상기 기판의 상기 제 2 면의 상기 개구를 제외한 영역과 적어도 3 회 이상 접촉하여 상기 기판을 지지하는 복수의 제 2 지지면을 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 13 항에 있어서,상기 제 1 금형과 상기 제 2 금형을 압착하는 단계에서, 상기 압력은 균일한 간격으로 인가되는 것을 특징으로 하는 반도체 칩 패키지 방법.
- 제 13 항에 있어서,상기 제 1 금형과 상기 제 2 금형을 압착하는 단계에서, 상기 기판의 상기 가장자리에 압력을 인가하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 13 항에 있어서, 상기 반도체 칩이 탑재된 기판을 배치하는 단계는, 상기 반도체 칩 상에 형성된 접속 패드가 상기 개구를 통하여 노출되도록 탑재되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 17 항에 있어서, 상기 반도체 칩이 탑재된 기판을 배치하는 단계 이후에, 상기 기판의 상기 제 2 면 상에 형성된 배선 패턴과 상기 개구를 통하여 노출된 상기 반도체 칩 상의 상기 접속 패드를 전기적으로 연결하는 와이어 배선 공정을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 13 항에 있어서, 상기 제 1 금형과 상기 제 2 금형을 압착하는 단계 이후에, 상기 제 1 캐비티 및 상기 제 2 캐비티 중 어느 하나 또는 이들 모두에 몰딩 부재를 충전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
- 제 19 항에 있어서,상기 몰딩 부재를 충전하는 단계는 주입 방식(injection mode) 또는 트랜스퍼 방식(transfer mode)에 의해 수행되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2019112582A1 (en) * | 2017-12-07 | 2019-06-13 | Intel Corporation | A heat dissipation structure for an integrated circuit package |
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- 2007-04-30 KR KR1020070042029A patent/KR100818530B1/ko not_active IP Right Cessation
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