CN1031148A

CN1031148A - 自动测量存储器系统

Info

Publication number: CN1031148A
Application number: CN88102845A
Authority: CN
Inventors: 杰西·B·利普科; 巴里·A·马斯卡斯; 戴维·K·莫根
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1987-05-14
Filing date: 1988-05-14
Publication date: 1989-02-15
Also published as: KR880014464A; AU607932B2; EP0292206A1; EP0292206B1; AU7750887A; WO1988009038A1; CN1016910B; KR930004330B1; CA1286781C; JPS6464051A; DE3884454D1; MX167351B; EP0362197A1; US4782486A; AU1557288A

Abstract

本发明涉及一种自动测试存储器，其原理是将测试模型同时写入存储器的各存储体内，将一个存储体所存信息与其它存储体所存信息进行比较，并当一个存储体所存信息不同于其它存储体所存信息时，记录下错误的情况。

Description

本发明一般地涉及存储器领域，并具体地涉及对存储器的自动测试领域。

当一计算机系统刚接通电源或从待用状态变为运行状态时，为了确定该计算机系统是否在正确地工作，必须要作一些测试。这些测试之一是保证存储器模块正确地存储和检索信息的存储器诊断程序。存在着许多不同类型的诊断程序。典型的程序将把预定的一些模型写入存储器的各个存储单元，并随后读出这些存储单元的内容，以确信这些模型已被正确地存储在各个存储单元内并从那里检索出。

然而，除十分小的存储器外，要对所有存储单元都进行这样的一些测试会化费大量时间。此外，当存储器的容量增大时，运行诊断程序所需的时间也增加。最近，由于工艺技术的改进，存储器容量正以每三年增加三倍的速度扩大。因为存储周期速度未曾相应地提高，所以扩大存储器容量已造成诊断时间相应地增加。

一般的存储器系统是靠每次一个地读写存储单元来完成测试的。甚至对高速系统，这样做也会耗费大量时间。例如，对于一个64兆字节（16兆字）的存储器，其存储周期为400毫微秒，仅仅写和读作为部分诊断程序的一个模型，会耗费约13秒〔400毫微秒×16兆字×2次操作/字（读和写）〕。

但是，问题比这要严重得多。一般诊断程序需要用多于一个的模型去对存储器进行充分的测试。例如，一个存储单元因不管存入什么数据值总是产生“1”的输出而出现故障，则在用于测试的那些模型中平均有半数会找不到这一故障。

为了提供更为完善的测试，存储器诊断程序包括几个不同的模型。例如，在上面提到的64兆字节的存储器系统中，在一个零字段中把“1”移位通过32位数据字的每一位的位置，来形成一个模型，使用这种模型的简单测试可能化费约七分钟（32测试次×13秒/测试次）的时间才能运行完毕。

所以，现时系统必须在为存储器的测试化费几分钟时间或放弃充分测试存储器两者之间作出选择。两种可供选择的方案中的无论哪一种都是不可接受的。

因此，本发明的一个目的是提供一种能完成比通常方法快的自测试步骤的存储器。

本发明还有一个目的是快速地去完成自动测试，而不需要许多附加的元件。

本发明其它的一些目的和优点，其中一部分将于下面的说明中示出，而其余部分从该说明中将是显而易见的，或可以在实施本发明时弄清楚。

本发明通过下列的方法来实现它的目的和获得它的优点，即把测试模型同时写入在一块存储器板上的几个存储体相应的存储单元内，并同时读出那些存储单元的内容，将那些内容在一预定的存储体内进行比较。

更具体地说，为了按照本发明的意图去实现这些目的，正如其实施例和在本文中概述的那样，本发明的一种由多个存储体组成的自测试存储器包括：同时将测试模型写入多个存储体的每一存储体内的装置;选择存储体之一的装置;同时将选出的一个存储体的内容与其它存储体的内容比较的装置;以及当存储体之一的那些存储单元的内容不同于其它存储体的相应存储单元的内容时，记录发生错误的装置。

作为本说明书一部分的那些附图示出了本发明的一个实施例，并与说明一起用以阐明本发明的原理。

图1是含有本发明最佳实施例的数据处理系统的方框图;

图2是图1中所示的配置状态寄存器40的最佳实施例的方框图;

图3示出了存储在图2中所示的配置寄存器202内的数据格式;

图4是图1中所示的存储器控制逻辑器50的最佳实施例的方框图;

图5是图1中存储板1上某些电路的最佳实施例的方框图;

图6是图5中所示的存储体100和辅助的缓冲器电路的最佳实施例;

图7A是在图1的数据处理系统中完成读操作的时序图;

图7B是在图1所示的数据处理系统中完成写操作的时序图;

图7C是特征读操作的时序图;

图7D是快速诊断测试操作的时序图;

图8是阐述特征读操作步骤的流程图;

图9是快速诊断测试操作的流程图。

A.总的系统和自动存储器测量装置

图1示出一数据处理系统10，它提供自动存储器测量和快速存储器测试。如图1所示，在它的最佳实施例中，数据处理系统10包括中央处理单元（CPU）板15以及存储板70、72、74和76。但是，图1中所示那些板的特定的安排对本发明来说不是重要的。

数据处理系统10包括一个中央处理单元，例如，位于CPU板15上的CPU20。CPU20能执行实现本发明的指令。CPU总线22传输来自CPU20的命令、地址和数据，并且还传递数据给CPU20。

该数据处理系统还包括联接到中央处理单元的引导装置，该引导装置使中央处理单元建立起存储器初始化过程，还包括产生命令和地址。该最佳实施例的数据处理系统10包括在CPU板15上的引导只读存储器（Boot RoM）25。Boot ROM25是一包含用于引导或初始化过程的程序的只读存储器。初始化程序是属存储在Boot RoM25中的那些程序之列，初始化程序诸如，对自动存储器测量和快速存储器测试过程所必需的操作加以控制的程序。当然，Boot RoM25还能包括其它程序和过程。

本实施例还能包括感测一个初始化状态以导致中央处理单元开始执行初始化程序的装置。如图1的最佳实施例中所示，当为了启动引导操作而向数据处理系统10供电时，电源传感器28就检测出这一情况。电路28的输出通过对理解本实施例并不重要的同步电路后，给数据处理系统10的各种部件产生一个复位（RST）信号，这些部件在初始化期间执行特定的动作。例如，在此最佳实施方案中，CPU20发送给Boot RoM25一个启动地址，以开始执行存储在Boot ROM25内的，导致CPU20执行自动存储器测量过程的初始化程序。RST信号也可以从检测到其它情况来产生。

此数据处理系统还包括联接到中央处理单元并响应由中央处理单元执行的初始化过程的存储器系统。图1中这样的一种存储器系统包括存储控制器30和存储板70、72、74和76。

存储器包括存储控制器装置，用以构成代表存储单元在存储器系统中排列情况的配置表，并以从接收到的来自中央处理单元的地址和命令来形成存储器地址和存储选择信号。在图1所示的最佳实施方案中，在CPU板15上的存储控制器30完成存储控制器装置的功能。存储控制器30包括锁存器34、配置状态寄存器40、存储控制逻辑器50以及错误检测和纠正器45。存储控制器30通过CPU总线22接收来自CPU20的地址和命令。特别是，一个AS信号控制锁存器34，使地址从CPU总线22转移到在存储控制器30内的存储控制器总线32。随后，存储控制器30处理那些地址和命令，并形成存储器地址和存储器选择信号（例如图1中所示的信号310、320、330、340和350-353）。

存储控制器装置还包括配置寄存器装置，用于根据说明存储器系统配置情况的配装数据来形成一种配置结构。这样的配置寄存器装置的一个例子是作为存储控制器30一部份的配置状态寄存器（CSR）40。也称作“特征数据”（Signaiure data）的配置数据将在下面作更为详细的说明。通常，这种数据说明存储器模块的某些特征，例如存储体容量或数目。

图2更为详细地示出了配置状态寄存器40的最佳实施例。CSR40包括若干存储体状态寄存器电路200、或门200以及一个行地址选通（RAS）和列地址选通（CAS）译码器230。在本发明的这个最佳实施例中每一存储板包括许多个别的存储体，而CSR40包括对应各个存储体的单独的存储体状拇嫫鞯缏?00。

存储体状态寄存器电路200中的每一个都包括配置寄存器202、多路转接器205、和比较器210。每一配置寄存器202含有关于一个存储体的配置数据，该存储体与包含该配置寄存器的存储体状态寄存器电路相对应。这些存储体状态寄存器电路200聚集起来代表着整个存储器的配置结构。

图3示出了一个配置寄存器202内容的例子，图3顶部从一端到另一端的数号代表位的位置号码。存储在每一配置寄存器202中的信息或是通过存储器数据总线65接收到的，或是由CPU20通过存储控制器总线32、锁存器34和CPU总线22接收到的。来自存储控制逻辑器50的控制信号使寄存器202去存储接收到的信息。如图3中所示，每一配置寄存器202的内容包括许多字段。字段之一是供相应存储体用的存储器基地址。存储体的存储器基地址是该存储体的地址。CPU20在Boot ROM25的控制下，根据其它存储体的地址和容量的信息计算出各个存储体的存储器基地址。在此最佳实施例中CPU20所用的特定处理过程将在下面作更详细的阐述。

CPU20在计算存储器基地址后，通过CPU总线22、锁存器34和存储控制器总线32将基地址存入合适的配置寄存器202内。当CPU20将一个存储器基地址存入一个相应的配置寄存器202中时，它还为该寄存器设置一个如图3中所示的说明有效性的位，以指示相应的存储器基地址为有效。

在配置寄存器202中另一个字段是锁定位。虽然此锁定位的功能并不直接涉及到本发明，但为完整性起见，还是要对它作一简要的说明。当对一个存储器执行独有的读-修改-写操作时，将锁定位置位以维持数据的完整性。

下一个字段是特征读位。CPU20将这一位置位，导致存储控制器30以及存储板70、72、74和76开始某些过程，这些过程是把相应存储体的特征或配置数据存入配置寄存器202中余下的字段所必需的。

余下的字段是供相应存储体的特征或配置数据用的。包括五个信息位的特征数据是在配置数据读操作期间从存储器数据总线65的低位的五根线上获得的。图3中所示的配置数据字段包括三个子字段：错误子字段、容量子字段和使用子字段。在最佳实施例中的配置数据对一块存储板上所有存储体都是相同的，其理由下面将要说明。

检错子字段有二位长，它识别相应组中正在执行的错误纠正或检测的类型。在此最佳实施例中，可以不存在错误纠正和检测，或者，如果存在，可以是一位的奇偶校验或七位的错误纠正码。当然，按照本发明对能使用的纠错方法不存在着限制，也几乎不存在必须要使用纠错的任何要求。在此最佳实施例中，一块板上各个存储体的纠错是同样的，所以对每块板上的所有存储体来说配置寄存器202的栓错子字段具有相同的值。

容量子字段只有一位长，它识别相应存储体的容量，在此最佳实施例中，容量为1兆字或256千字。在此最佳实施例中，字长为四字节，每块板上所有的存储体的容量相同，所以供同一块板上的存储体用的每一配置寄存器202中的那个子字段具有相同的值。然而，对于本发明的所有实施例来说，不要求在一块板上的存储体的容量相同。

存储体使用子字段是二位的子字段，它规定包含有相应存储体的那块板上存储体的数目。在本最佳实施例中的两位子字段以零存储体（无存储板）、一个存储体、二个存储体或四个存储体来识别此数量。

最好，在配置状态寄存器40中的存储体状态寄存器电路200

一个都相同，如图2中所示，但并非必需如此。例如，如果需要，它们可以不相同，以反映不同存储体的要求。

除存储体状态寄存器电路200外，配置状态寄存器40可以有附加的状态寄存器电路，例如，包含状态寄存器228的状态寄存器电路225，去完成操作管理功能。例如，在最佳实施例中，通过将在状态寄存器电路225中的一个位置位，CPU20完成快速诊断测试，如下面将详加阐述的那样。

在控制状态寄存器40的最佳实施例中，伴随着每一存储体状态寄存器电路200有一些附加的部件。图2示出的这些部件包括多路转接器205和比较器210。虽然只示出这些部件中的一组，但应该明白，在最佳实施例中，每一个存储体状态寄存器电路200都会有它自己的多路转接器205和比较器210。

在存储体状态寄存器电路200的最佳实施例中，比较器210将通过多路转接器205接收到的存储体状态寄存器的基地址信息与从CPU20那里接到的，在存储控制器总线32上的地址进行比较。如果在一块板上的每一存储体有1兆字并假设那些存储体的基地址为1兆的倍数，则在该存储体中存储单元的存储器地址共用相同的高位。如果一存储体有256千字，上述情况仍然成立。不同之处在于，对于一个给定位数的地址，容量较小的存储体比容量较大的存储体有着较多的公共倍数。因而，为了保证比较器210是对每种存储器容量比较的是正确的地址位数，多路转接器205有着供1兆字存储器用的高地址位和供256千字存储器用的高地址位的输入端。多路转接器205响应容量子字段，选出那些输入中的一个。

比较器210将该存储体存储器基地址选出的部分与存储控制器总线32上的地址进行比较，并且当存储控制器总线32上的地址部分等于状态寄存器202中的存储器基地址部分时，比较器210发出一个相应的存储体命中信号215。当存储体命中信号发出时，它意味着存储器地址在相应存储体的地址空间内。在每一存储体状态寄存器电路200内的比较器210同时完成类似的比较，并且当来自CPU20的地址在相应存储体的地址空间内时，都发出它们自己的存储体命中信号。显然，对于单个地址，至多发出一个存储体命中信号。

所有存储体命中信号215是到或门220以及RAS和CAS译码器230两者的输入信号。如果产生了存储体命中信号215中的任一个，则或门220产生一个地址命中信号。发出的地址命中信号指示来自CPU20的地址是在相关存储器的地址空间内。访问状态寄存器电路之一时，有时地址在地址空间之外。在此场合下，将不产生存储体命中信号。

存储体命中信号也被RAS和CAS译码器230所用，以产生适当的行地址选通启动（RAS EM）信号和列地址选通启动（CAS EN）信号。当RAS EN信号和CAS EN信号产生时，它们呈现一个电平，此电平用于产生对存储器相应存储体起作用的行地址选通（RAS）和到列地址选通（CAS）。用一个RAS和一个CAS的不同组合去选择每一存储体。RAS EN和CAS EN信号象地址命中信号和其它信号一样是配置状态寄存器40的输出，在这些其它的信号中或者是将在下面叙述的，或者是与理解本发明无关的。

存储控制器装置还包括控制逻辑器，控制逻辑器把从中央处理单元和从配置寄存器装置中的配置结构那里接收到的地址和命令形成存储器地址和存储器选择信号。这样的控制逻辑器的一个例子示于图1中的控制逻辑电路50。控制逻辑电路50在图4中较详细地示出。

控制逻辑电路50从配置状态寄存器40接收几个信号，这些信号包括地址命中信号、RAS EN信号和CAS EN信号。此外，控制逻辑电路50接收时钟信号、AS信号和RST信号，并联接到存储控制器总线32。存储控制逻辑电路50也产生在存储器地址互连线62上的信号。

如图1和4中所示，存储器地址互连线62包括：用以规定出在每一存储体内一个地址存储单元的10位存储器地址线310;从相应的CAS EN信号和时钟信号形成的CASO-CAS3信号的线（350-353）;从相应的RAS EN信号和时钟信号形成的RAS0-3信号的线（340）;SN（特征启动）信号线，以及WE（写启动）信号线。

通常，除如下所述用于测试的情况外，CAS0-CAS3象RAS0-3一样是互斥的。CAS0-CAS3每一个与不同的一块存储板相对应，而RAS0-3每一个与在每一块存储板上的一个存储体相对应。SE信号导致读配置数据的特征，而WE信号导致由CAS0-CAS3指定的存储板和由RAS-3指定的存储体把来自存储器数据总线65的数据写入由存储器地址线310规定的一个存储单元内。存储器地址线310还规定在一存储体内的一个存储单元，数据在读操作期间从此存储单元传送到存储器数据总线65。

如图4中所示，存储控制逻辑电路50包括：微定序器52、存储器地址互连控制电路54、时钟逻辑电路56和预充电电路66。其它部件，例如缓冲电路，为简化起见以及因为这些部件的实现，在普通的技术水平内，已把它们从最佳实施例的说明中略去。时钟逻辑电路56接收系统的时钟信号（CLK）并提供内部时钟信号给微定序器52和存储器地址互连控制电路54。最好，在图4中以P1-P4标出的这种内部时钟信号对应于数据处理系统10的大周期中的小周期。存储器地址互连控制电路54利用内部时钟信号给RAS EN和CAS EN信号加上适当的同步，以形成RAS0-3和CAS0-CAS3信号。RAS0-3信号象CAS0-CAS3信号一样是四个单独的信号。存储器地址互连控制电路54响应来自微定序器52的控制信号加上上述同步。

微定序器52的功能包括将一个周期通知互连控制电路54，在此周期内CAS0-CAS3线、RAS0-3线、存储器地址线310、SE线和WE线应允许操作。对此作出响应，控制电路54在适当的子周间内发出和禁止那些信号。微定序器52也接收来自CAU20经过存储控制器总线32的命令和数据以及表明CPU20已送出上述命令和地址的AS信号，并接收来自CSR40、表明来自CPU20的地址是在存储器地址空间内的地址命中信号。此外，微定序器52发送控制信号给CSR40，举例来说，使数据存入寄存器202。微定序器52的其它功能将在对本发明方法的描述中予以说明。

存储器系统还包括存储器总线，存储器总线联接到存储控制器装置并传送存储器数据，存储器地址和存储器选择信号。在最佳实施例中，这样一种存储器总线能包括地址互连线62和存储器数据总线65两者。最好，存储器数据总线65是在计算机结构的一块底板上，而存储板70、72、74和76以及CPU板15，借助于一些接插件插入该底板。图1中所示的接插件71、73、75和77分别对应于存储板70、72、74和76。

存储器系统还包括联接到存储器总线的存储器模块。存储板70、72、74和76在本最佳实施例中为上述存储器模块。

存储器模块包括存储装置，存储装置联接到存储器总线并具有几种配置之一，用以将存储器数据存入相应于存储器总线上存储器地址的不同存储单元内或从那里检索被存的存储数据。在图1所示的最佳实施例中，可以编成每块存储板多达四个存储体99完成上述存储装置的功能。

图5示出具有存储板70某些部件的一个系统，这些部件包括控制逻辑电路95和接口电路93（示于图1中）。存储板70以包括四个存储体100、102、104和106为宜，这四个存储体集合起来相当于图1中的存储体99。在图6中较详细地示出了在存储体100和存储板70其它部件之间的连接情况。

如图6中所示，存储体100包括用作存储装置的256千字或1兆字的存储器阵列。在最佳实施例中，存储体100提供32位字的存储、一个错误检测以及多达七位的纠错码。最好，如图6中所示，存储体100按39个平行的1位乘256千的存储器或39个平行的1位乘1兆的存储器来编制。

存储体100联接到由存储板70上所有存储体共用的列地址缓冲器120以及唯一用于存储体100的行地址缓冲器130。存储器地址在锁存入缓冲器120和130前先通过图1中所示的缓冲器97。供存储体100用的RAS和CAS信号通过也示于图1中的控制逻辑电路95的缓冲器。缓冲器120和130的每一个都能保持10个地址位。总共20个的地址位足够对高达一兆字存储器中的每一存储单元进行寻址。来自存储器地址线310的多达10位的存储器地址在确定相应的RAS信号期间被锁存入行地址缓冲器130内，而多达10位的存储器地址在确定相应的CAS信号期间被锁存入列地址缓冲器120内。

对于单次转移读操作（无错误），与存储器地址线和存储器数据总体有关的RAS和CAS信号的时序示于图7A中，而对于单次写操作转移（无错误），上述信号的时序则示于图7B中。多次转移读和写操作是类似的，只是当列地址改变时要保留位CAS信号。

与上面刚对读操作所作的说明相一致，如图7A所示，在RAS信号确定期间，在存储器地址线310上的行地址信号为有效，在CAS信号确定期间，在存储器地址线310上的列地址信号为有效。在CAS信号确定的部分时间以及当CAS信号未确定时，在存储器数据总线65上由读操作产生的数据可以被利用。

如图7B所示，对于读和写操作RAS和CAS信号确定的时序是相同的，只是它们的持续期不同。在存储器数据总线65上的数据成为有效前确定WE信号，而在数据信号不再有效后WE信号不确定。当确立合适的CAS信号时，进行写数据。

如图5中所示，伴随着每一存储体的是一个存储体收发鳌Ｒ蚨娲⑻迨辗⑵?42、144、146和148分别对应于存储体100、102、104和106。通过存储体收发器142、144、146和148的数据流方向受WE信号的控制。

存储板还包括特征装置，用以存储识别存储装置配置情况的配置数据。在图5中所示的存储板70的最佳实施例中，特征寄存器160保持有在存储板70上相应存储体的配置数据。特征寄存器最好是一组插销，这些插销连接到代表“1”或“0”电平的一些电压源。如上所述，因为在每一板上那些存储体的容量是相同的，所以此实施例的一块存储板上的存储体共用相同的五位配置数据，而所有存储体必须用同一纠错和检错方式。因此，单个特征寄存器就能给存储板70上每一存储体提供配置数据。然而，本发明不受这一实施例的限制，而如果每一存储体的配置数据各不相同，也有可能给每一存储体提供一个特征寄存器。

特征寄存器160最好是五位字的。前面两位规定检错方式（1位奇偶校验、7位纠错或全无检错），其次的两位规定存储体数（1、2或4），而最后一位规定存储体是256千字的还是1兆字的。

存储板还包括联接到存储装置和特征装置的多路转接器装置，用以在存储板工作时响应于多路转换控制信号，将存储器数据或配置数据置于存储器总线上。在最佳实施例中，示于图1中的接口电路93提供这样的装置。接口电路93的某些部件作为存储体多路转接器170和测试/特征多路转换器175更为完整地示于图5中。图5中的其它部件是控制逻辑电路95的一部分或代表图1中存储板70的其它部件。

存储体多路转接器170有着联接到存储体收发器142、144、146和148输出端的一些输入端，并能选出那些输出之一作为到板收发器180的一个输入。存储体多路转接器170还有一个联接到测试/特征多路转接器175输出端的输入端，并可代替从存储体收发器输出端选出的信号，将该输出选为到板收发器180的一个输入。至测试/特征多路转接器175的输入之一是特征寄存器160。当测试信号（TEST）被撤消时，测试/特征多路转接器175将特征寄存器160的内容选通作为一个到存储体多路转接器170的输入。测试信号（TEST）的产生将在下面作详细的叙述。

存储体多路转接器170受存储体多路转接器控制电路172的控制，电路172有着作为输入的RAS0-RAS3信号、SE信号、TEST信号和一个也将在下面详述的BDONE信号。响应于存储体多路转接器控制电路172，存储体多路转接器170选择存储体多路转接器142、144、146、148之一的输出或测试/特征多路转接器175的输出。然后选出的输出通过板收发器180发送到存储器数据总线65上。

如图5中所示的板收发器180不但控制数据从存储体多路转接器170传送到存储器数据总线65上，它还通过相应的存储体收发器控制信息从存储器数据总线65传送到存储体100、102、104、106。板收发器180按照相应的CAS信号以及BDONE和WE信号对板收发器控制电路182作出响应。

每一个存储体收发器被相同的RAS0-RAS3信号中的一个启动，而通过收发器数据流的方向由WE信号所决定。对每一存储板的控制通常是相同的。

即使没有整套存储板，本实施例还是有能力进行自动存储器测量。每一存储板插入底板上相应的一个存储板插座内，但每一存储板插座不一定要含有一个存储板。

存储控制器装置可包括获得不含有存储板的存储板插座的配置数据的装置。在最佳实施例中，存储器数据总线65的一些线被图4所示的存储控制逻辑电路50中预充电电路装置66所预充电。最好预充电电路为一晶体管，此晶体管把传送特征数据到存储控制器电路30的、存储器数据总线65的五根线上拉到电源电压V_dd。如果插座之一中不存在存储板，则当配置状态寄存器40试图从一个空插座处读特征数据时，它将读存储器数据总线65的预充电3的值或缺席状态值。那些缺席状态值相应于存储板没有存储体的指示。

图7C示出特征操作的时序。相应的CAS信号与SE信号同时确立，而存储器数据总线65在CAS确立前被预充电当相应的CAS和SE信号确立后，特征数据被选通至存储器数据总线65。

此外，存储系统还能包括联接到存储器总线的检错装置，用以检测在存储器数据中的错误。这种检错装置的一个例子以ECC单元45示于图1中。ECC单元45能完成奇偶错误校验或汉明码（Hamming code）类型的错误检测纠正。其它类型的检错和纠错也是可能的。

B.自动测量的工作

对图1-6中所示的不同部件所执行的功能有所了解后，就很容易理解自动测量方法。但是，在阐述该方法前，对数据处理系统10的一般存储器存取操作作更详细的了解或许是有帮助的。

通常，CPU20通过CPU总线22提出一个读或写的请求，其中包括地址或数据。在这样一种存储器存取操作中由CPU20提供的存储器地址通过锁存器34发送到存储控制器总线32，并且作为每一存储体状态寄存器电路的比较器21的一个输入。如果该存储器地址在存储板70、72、74和76上的存储器地址空间内，则比较器210之一将发出它的存储体命中信号，表明一个存储单元的地址是在相应于该比较器的存储体的地址空间内。于是这个发出的存储体命中信号导致RAS和CAS译码器230去确立对应于该存储体的一个RAS EN信号和一个CAS EN信号。存储控制逻辑电路50，具体地说，存储器地址互连控制电路54，加上时钟（相位）同步以形成相应的RAS和CAS信号。

在数据处理系统10中，存储器控制逻辑电路50将来自CPU20通过存储控制器总线32的存储器地址重新格式化，并将此重新格式化后的存储器地址通过存储器地址互连控制电路54和存储器地址线310，以10位段形式发送给存储板70、72、74和76。第一段含有行地址而相继段（或几段）含有列地址。存储控制逻辑电路50控制如图7A和图7B所示的时序，以致首先发生RAS信号，并在其确立状态下导致在存储器地址线310上的10位行地址被读入相应存储体的行地址缓冲器130。随后确立的CAS信号导致在存储器地址线310上代替列地址的下一个10位被读入指定存储板的列地址缓冲器120。如果进行多写读，则对于单个行地址将存在多个CAS信号和多个列地址。

对于一个读操作，相应的存储体将从行地址缓冲器130和列地址缓冲器120中的地址所规定的存储单元的内容产生出数据。那些数据将通过相应的存储体收发器（142、144、146或148）和板收发器180发送到存储器总线65。存储体收发器将受相应的RAS信号的控制，而板收发器将受相应的CAS信号的控制。

对于一个写操作，欲写的数据将自CPU20通过CPU总线22、锁存器34、存储控制器总线32和检错纠错（ECC）部件45，传送至存储器数据总线65。来自存储器数据总线65的该数据将通过由CAS和WE信号启动的板收发器，并通过由WE信号和相应的RAS信号控制存储体收发器到达合适的存储体。于是CAS信号将导致把数据存入由选出的存储体的行和列地址的地址所规定的存储单元的内容中。

本自动存储器测量装置和方法，因为利用了已有的存储器存取硬件和控制装置，所以其优点之一是只需十分少的附加硬件，且只需一个附加的去执行的底板信号。在数据处理系统10中，RST信号发送给CPU20和存储器控制装置30两者。CPU20用此RST信号去发送一个起始地址给Boot ROM25，Boot ROM25内含有包括自动存储器测量过程的初始化或引导程序。响应于此RST信号，存储控制器逻辑电路50不去确立CAS、RAS、SE和WE信号，并清除所有存储体状态寄存器电路200，包括清除去那些电路的配置状态寄存器中的锁定位。

图8是一表明本发明的特征读操作的流程图。刚才叙述的复位操作作为410步示于该流程图中。为了启动自动存储器测量过程，CPU20给一个存储体的配置状态寄存器202中特征读请求位（420步）置位。接着，预充电存储器数据总线65（425步）。

存储控制逻辑电路50，具体地说，微定序器52，检测送到配置状态寄存器202的字内的特征读位，并开始读特征操作。事实上，在最佳实施例中，微定序器52在读特征操作完成前不对CPU完成信号传送到配置状态寄存器作出确认。于是存储器控制逻辑电路50为包含该存储体的存储板确立CAS信号，也确立SE信号（430步）。如同能从图5中看到的那样，这些信号的确立导致该存储板中特征信号寄存器160的内容（代表该存储板的特征数据）被选通通过测试/特征多路转接器175、存储体多路转接器170和板收发器180，到达存储器数据总线65（440步）。

特征数据接着从存储器数据总线65被写入刚从那里读出配置数据的、存储板上每一存储体的配置状态寄存器202内（450步）。于是CPU20从配置状态寄存器202获得特征数据，并根据执行来自Boot ROM25的程序，计算出在该同一存储板上每一存储体的存储器基地址（460步）。通常，这种计算包括：维持一个“下一个基地址”值（它能被初始化到零），用此值作为该存储板上存储体0的基地址，然后加上容量（1兆或256千）以获得其余存储体的基地址，然后置入“下一个基地址”值。

其次，CPU20将该存储板上每一存储体的基地址写入相应于该存储体的配置状态存储器202（470步）。然后，CPU确定是否已从所有存储板读过特征（480步）。如果是，则存储器初始化过程结束，如果不是，在420步处开始对下一块存储板重复此过程。

从而，自动存储器测量不需增添大量新硬件或信号线，而适用于已有的存储器硬件。只要增加单个附加信号，即SE信号，利用存储器数据总线，那些RAS和CAS信号，就可获得每一块存储板的特征或配置数据。因为用于刚才说明的方法中的所有其它信号是为其它存储器操作所必需的，所以它们本来就存在。此外，除了一些简单的控制电路外去完成此操作的方法在每一块存储板上唯一所需附加的功能部件是特征寄存器160。

C.快速存储器诊断

本发明通过将所有存储体与一参考存储体同时进行数据比较来加速存储器的诊断过程。因为这种比较是平行发生的，所以这样做允许更为快速地测试存储器。通常，测试从“播散写（broadcasting Wriling）”开始，这包括将相同的模型同时写入所有存储体的相应的一些存储单元内。然后，通过将与参考存储体的所有信息与其它存储体内相应的一些存储单元的所有信息相比较，来继续进行此快速存储器诊断法。

本发明的自动测试存储器由此包括：将相同的测试模型同时写入在多个存储体的每一个中相应存储单元的装置。在本发明的最佳实施例中，这一功能体现为播散写操作，即同时将由存储器数据总线65上的数据所代表的模型写入每块存储板上所有存储体0-3的相应存储单元内。通常，这是靠不但同时确立RAS0-RAS3信号而且还同时确立CAS0-CAS3信号来完成的。

在常规的存储器写操作过程中，因为所需的存储器存储单元只属于一个存储体，所以仅确立一个RAS信号和一个CAS信号。然而，在本发明的快速存储器诊断过程的最佳实施方案中，响应于CAS和WE信号，确立所有的RAS信号，同时存储在存储器数据总线65上的模型。

在RAS线上同时确立信号是借助于在存储控制器30内的电路来完成的。具体地说，在本发明的最佳实施方案中，CPU20开始快速存储器诊断是借助于将状态寄存器电路225的状态寄存器228内称之为快速诊断标志229的那一位置位来开始这种诊断的。响应于这一标志的置位，RAS和CAS译码器230（图2）发出RAS0-RAS3 EN和CAS0-CAS3 EN信号，去执行播散写功能。虽然其它的执行过程是在本发明的范围内，但如图2中所示，RAS和CAS译码器230直接接收快速诊断标志229。

控制逻辑电路50响应于同时发出的RAS EN和CAS EN信号，同时确立所有RAS信号和所有CAS信号。如前所述，存储器地址互连控制电路54然后加上合适的同步。接着，响应于来自Boot ROM25的指令，CPU20给顺次的存储单元发出顺序写的命令，导致将同样的模型写入每一存储体的各个存储单元内。然而，写入所有存储体所需时间会和写入单个存储体所需时间相同。

当CPU20将快速诊断标志229置位时，如图2中所示，测试置位逻辑电路232响应于该标志，将存储器数据总线65上的某些线置位。在此最佳实施例中，被置位的线是0、10、20和30。选择这些线的理由是它们相应于优选的存储器体系结构。在该体系结构中，为了适应使所有39存储位同时传送，存储器总线65是39位宽。在此最佳实施例中，每一存储板70、72、74和76包括四个十位宽的片，所以存储器数据总线65包括四组十根（最后一组事实上为九根）导体，每组连接到不同的“片”。对于所有十位片，最低位（即位0、10、20和30）被用于指示测试。当这些线被确立时，存储板是处于测试方式。存储板测试控制逻辑电路190感测到这些线的确立状态，并形成上面提到的TEST信号。此TEST信号被存储板70用来实现快速存储器诊断过程。

进一步根据本发明，此自动测试存储器还包括将每一存储体的存储单元所存储信息，与每一其它存储体的相应存储单元所存信息同时进行比较的装置。这种装置能包括读出存储体被选中的一个内所存信息的装置。在本发明的最佳实施例中，被选的存储体是在存储板1上的存储体0。存储板1是用底板上的BDLOCLI信号来确定的。BDLOCLI信号产生于CPU板15处。第一块存储板70（即最靠近CPU板15的一块板）接收BDLOCLI信号，作为起始位置传感器195的一个输入（图5）。该输入信号通过电阻198上拉到电压V_dd。如果起始位置传感器195确定BDLOCLI是处于V_ss电平，则它确定一个BDONE或“存储板1”信号，此信号将该板作为最靠近CPU板15的存储板来加以识别。该最靠近CPU20的存储板还阻止BDLOCLI信号进一步传送。因此，到除最靠近CPU20的存储板之外的其它所有存储板的BDLOCLI信号浮动起来。在那些其它存储板上的电阻198将把BDLOCLI信号上拉到V_dd，而它们的起始位置传感器将不确立它们的BDONE信号。

在本发明的这一最佳实施例中，读被选存储体之一的装置包括存储体多路转接器控制电路172。当存储板70从测试控制逻辑电路190的发出的TEST信号感测到板70是处于测试方式时，存储体多路转接器控制电路172启动存储体多路转接器170，在存储器读期间去选择存储体0指定的存储信息，而收发器控制电路182导致板收发器180将这些存储信息选通至存储器数据总线65上。指定的存储信息由存储器地址线310按照来自CPU20的地址来决定。

本发明的同时比较装置包括将一块存储板的存储信息存入第一锁存器内的装置。在存储体0指定的存储单元所存信息传送至存储器数据总线65的读操作期间，每一存储板70、72、74和76通过板收发器180接收那些存储信息，并随后在相关的CAS信号撤消期间，将这些信息锁存在存储器锁存电路500内。

本发明的同时比较装置还能包括将其它存储体相应的存储信息同时读入第二锁存器的装置。在同一读操作期间，RAS信号保持驱动状态，并导致存储体100、102、104和106的每一存储体的相应存储单元所存信息通过它们各自的存储体收发器142、144、146和148输出到分别对应于存储体100、102、104和106的几个存储体锁存器510、515、520和525内。在CAS信号未确定期间，这些存储信息与进入存储锁存器500的存储信息同时被存储起来。

在此最佳实施例中，比较装置还包括一些比较器，诸如比较器530、535、540和545，用以将被选存储体的所存信息（例如在锁存器500中存储板1的存储体0所存信息）与其它存储体相应存储单元所存信息（例如锁存器510、515、520和525所存信息）进行比较。如图5中所示，比较器530、535 540和545各自有一个输入端分别接收相应存储体锁存器510、515、520或525输出，以及各自有另一个连接到存储锁存器500输出的输入端。

如果存储锁存器500所存信息与有关存储体锁存器510、515、520或525所存信息不相符合，则比较器530、535、540和545的每一个最好产生一个处于第一状态的输出，例如“1”。否则，比较器530、535、540和545产生一个处于第二状态的“0”输出。比较器530、535、540和545的输出均为到或门550的输入。如果或门550的任一输入处于第一状态，例如“1”，则或门550的输出启动，例如也输出一个“1”。

根据本发明，该自动测试存储器系统还包括当被选存储体存储单元所存信息不同于任一其它存储体相应存储单元所存信息时，用以记录出错的装置。在本发明的最佳实施例中，一个示于图5中的七位计数器560具有连接到或门550的输出的一个数据输入端和一个接收经延迟电路555后的相关的CAS信号的时钟输入端。延迟电路555考虑到了经过锁存器500、510、515、520和525，比较器530、535、540和545以及或门550的传输延迟。如果或门550的输出为“1”，则CAS的不确定将导致计数器递增计数。如果或门550的输出为“0”，则计数器560将不递增计数。

按照这种方式，计数器560将存储体锁存器510、515、520或525所存信息，并由此相应存储器存储单元已存在那些锁存器中的存储信息不同于含有存储板1上存储体0的相应存储单元所存信息的存储锁存器500所存信息的次数进行计数。在此最佳实施例中，计数器560只是一个七位计数器。如果存在着多于2⁷次错误，则一个溢出（OV）位被置位。

在本发明的最佳实施例中，存储板70是被制成十位片式的，而对于每一片都有一个计数器。因而，每个存储板具有记录存储器事件的次数的四銎呶患剖鳌?

在此最佳实施例中，因为CPU总线22以32位宽为宜，所以要发送四个计数器的输出（即全部40位）至CPU20是有困难的。因此，计数器之一所存信息（可能会在存储器数据总线65的十根最高位线上）存于寄存器227内，并由CPU20以一单独的存储器读指令从该寄存器读出。

计数器560的输出是进入测试/特征多路转接器175的一个输入，并能在测试过程结束时，输出到存储器数据总线65，供输入到CPU20之用。最好，此情况发生在诊断测试操作后的第一个读操作期间。具体地说，当CPU20结束测试时，它改变寄存器228所存信息，并把存储器数据总线65的线0、10、20和30上原来确定的信号撤消。响应于此，在测试过程后的第一个读操作期间，不顾RAS信号，测试控制逻辑电路190把原来确立的TEST信号撤消，而测试/特征多路转接器175和存储体多路转接器170将计数器560的输出选通至板收发器180。在为该第一个读操作产生的CAS信号期间，板收发器180将计数器所存储信息选通至存储器数据总线65。

在此最佳实施例中，当在特征读期间发生SE信号时，计数器560的输出被清除掉。

D.快速存储器诊断方法

用前面所述部件，本发明的执行快速诊断测试方法的一个最佳实施例可借助于图9中的流程图来理解，图9中示出了一种用于存储器测试过程的优选方法。第一步是去复位错误计数器560（600步）。虽然这种复位时间是任意的且不需要去操作本发明的存储器测试，但这一步最好还是在特征读操作期间来执行。

在下一步中，测试模型被同时写入所有存储体的存储单元内（610步）。如前面所指出的那样，当CPU20提供存储器测试模型以及一个存储体的不同存储单元的地址时，利用同时确立所有的RAS和CAS来完成这一步。

在模型被写入所有存储体内后，存储板1（图1中以存储板70来标志）的存储体0（图5中以100来标志）所存信息被读出至存储器数据总线65上（620步）。如前面所指出的那样，这一情况的发生是因为BDONE信号导致存储体多路转接器170通过收发器142从存储体0去选择存储信息，还因为进入收发器控制电路182的BDONE信号也导致板收发器180将存储体多路转接器170的输出选通至存储器数据总线65上。如果BDONE信号未被确立，如同它对存储板72、74和76不会被确立那样，于是存储体多路转接器170和板收发器180都不会被启动。这保证了只有存储板1上存储体0所存信息被选通至存储器数据总线65上。这种选通发生于当相应的CAS信号被确立时。

随后CPU20完成它自己对存储体0所存信息的分析，例如将那些所存信息与已存储的模型进行比较（630步）。但是，只需对一个存储体进行这种分析。

每一块板实质上同时将存储板1上存储体0所存信息存入相应的存储锁存器500，并存储来自其它存储体锁存器510、515、520和525的相应存储单元的存储信息（640步）。这些存储操作最好发生于CAS信号未被确立时。进入每一存储板的CAS信号导致板收发器去接收存储器数据总线上的信息并把它们阻挡在到存储锁存器500的输入端。因而，当相应的CAS信息去除确立时，所有存储板同时锁存来自存储器数据总线65的信号，也同时将其它存储体所存信息锁存入存储体锁存器。图7D示出了当自存储体读数据时快速存储器诊断的时序。

在被选存储体所存信息和相应存储单元其它存储体所存信息被锁存后，将每一存储体所存信息与被选存储体所存信息同时进行比较（650步）。如图5中所示，对存储体0至3所存信息分别使用比较器530、535、540和545来进行这种比较。比较器530、535、540和545均同时工作。

在下一步中，每当被选存储体所存信息以及其它任一存储体内相应存储单元所存信息不相符时，错误计数器就递增计数（660步）。如同前面所指出的那样，当比较器530、535、540和545的两个输入不相等时，它们各自产生一个“1”。当发生这种情况时，或门550被启动，并使数据输入计数器560。当计数器560接收一时钟信号，它递增计数。该时钟信号是由相应的CAS信号经延迟部件555延迟后来提供的。此延迟部件考虑到信号传送到计数器数据输入端所需的时间。

接着，要作是否所有存储体所存信息已经完全被读出的判别（670步）。如果不是，则对在一个存储体内的下一个存储单元重复第620步。如果是，则输出错误计数器所存信息（680步）。在本发明的最佳实施例中，快速存储器诊断后的对被选存储板的第一非测试方式读操作发生时，计数器560所存信息通过测试/特征多路转接器175、存储体多路转接器170和板收发器180被选通。在该快速存储器诊断结束时，CPU20将存储器诊断标志复位，引起测试置位电路232将存储器数据总线65的线0、10、20和30去除确立的信号。当测试控制逻辑电路190确定线0、10、20和30上不再有确立的信号，从而指示目前的测试已结束。存储体多路转接器控制电路172和测试/特征多路转接器175被配置成在下一读操作时将计数器560所存信息选通至板收发器180，并最终到达存储器数据总线65。

然后，CPU20能获得计数器的值，并判别是否要以另一模型去重复这一过程（690步）。如果是，则重复此过程（600步），如果不是，则此过程结束。

因此，本发明的快速存储器诊断能在比一般方法短得多的时间内测试存储器，并且只需极少量的附加硬件。

本发明可以作进一步的修改和变动，这对所属技术领域内的专业人员是显而易见的。所以，在本发明在更宽的范围内不限于详细描述和图示的特定例子。因此，可能在上述细节方面作出变更，但仍未偏离本发明的精神和范围。

Claims

1、一种自动测试存储器，它由多个存储体所组成，并包括：

将测试模型同时写入所述多个存储体的每一存储体中相应存储单元的装置；

选择一个所述存储体的装置；

将所述被选的一个所述存储体的存储单元所存信息与其它所述存储体相应的存储单元所存信息同时进行比较的装置；以及

当所述被选存储体的存储单元所存信息不同于任一其它所述存储体的相应的存储单元所存信息时，记录出错情况的装置。

2、权利要求1的自动测试存储器，其中，所有所述存储体存在于单块存储板上。

3、权利要求1的自动测试存储器，它进一步包括多块存储板，每块包括所述多个存储体的至少一个存储体。

4、权利要求1的自动测试存储器，它进一步包括：

一个保持所述被选的一个所述存储体的所存信息的第一锁存器;以及

一个保持每一其它所述存储体所存信息的第二锁存器。

5、权利要求1的自动测试存储器，它进一步包括：每当所述被选存储体的存储单元所存信息不同于任一其它所述存储体相应的存储单元所存信息时，递增一计数值的计数装置。

6、权利要求5的自动测试存储器，它进一步包括从所述计数装置输出计数值的装置。

7、一种数据处理系统，它包括一种由多个存储体所组成的自动测试存储器，所述数据处理系统包括：

将测试模型同时写入所述多个存储体的每一存储体中的相应存储单元内的装置;

选择一个所述存储体的装置;

联接到所述存储器、用以检查来自所述存储体的所述被选的一个存储体的所存信息、以测定所述存储器工作情况的装置;

将所述被选的一个所述存储体的存储单元所存信息与每一其它所述存储体相应的存储单元所存信息同时进行比较的装置;以及

8、权利要求7的数据处理系统，进一步包括：

一个保持所述被选的一个所述存储体所存信息的第一锁存器;

一个保持每一其它所述存储体所存信息的第二锁存器;以及

一个联接到所述第一和第二锁存器的比较器。

9、一种自动测试存储器系统，它适合于联接到多个存储体并包括：

将测试模型同时写入所述多个存储体的每一存储体中相应存储单元的装置;

选择一个所述存储体的装置;

当所述被选存储体的存储单元所存信息不同于任一其它所述存储体的相应的存储单元所存信息时、记录出错情况的装置。

10、权利要求9的自动测试存储器系统，其中，所有所述存储体存在于单块存储板上。

11、权利要求9的自动测试存储器系统，它进一步包括多块存储板，每块包括所述多个存储体的至少一个存储体。

12、权利要求9的自动测试存储器系统，它进一步包括：

一个保持所述被选存储体所存信息的第一锁存器;

一个保持每一其它所述存储体所存信息的第二锁存器。

13、权利要求9的自动测试存储器系统，它进一步包括：每当所述被选存储体的存储单元所存信息不同于任一其它所述存储体相应的存储单元所存信息时，递增一计数值的计数装置。

14、权利要求9的自动测试存储器系统，它进一步包括：联接到所述存储器系统，用以检查来自所述被选存储体所存信息，以测定所述存储器系统工作情况的装置。

15、一种自动测试存储器系统，它包括：

一条存储器总线;

至少一块联接到所述存储器总线的存储板，每一块所述存储板包括：

至少一个存储体，

一些收发器电路，每个与所述存储板的不同的一个所述存储体相关连，所述收发器电路响应于一个写信号和多个存储体选择信号中相应的一个信号，导致将数据写入相应存储体被选的一个存储单元内，

一个位置检测器电路，如果存储板处于被选存储板位置，则所述位置检测器电路产生一个被选存储板信号，

一个多路转接器，它有一些联接到存储板上每一所述存储体的输入端和联接到所述存储器总线的一个输出端，如果所述位置检测器电路产生了所述被选存储板信号，则所述多路转接器将预定的一个所述存储体所存信息传送到所述存储器总线，

一个存储板锁存器，它存储从存储器总线接收到的来自预定的一个所述存储体的存储信息，

一些存储体锁存器，它们存储存储板上每一所述存储体相应的存储信息，

一个比较器，它具有联接到所述存储板锁存器和每一所述存储体锁存器的一些输入端，以及

一个计数器，它具有连接到所述比较器输出端的一个输入端;以及

一个存储器控制电路，它联接到每一所述存储板，以发出所述存储体选择信号和所述写信号，所述存储器控制电路包括：

一个寄存器，用以保持一个测试标志，当准备执行快速存储器诊断测试时，所述标志被置位，以及

一个存储体选择电路，当所述测试标志被置位时，所述存储体选择电路同时发出所有所述存储体选择信号。

16、一种具有自动测试存储器能力的数据处理系统，它包括：

一条存储器总线;

至少一个存储体，

一些收发器电路，每个与所述存储板的不同的一个所述存储体相关连，所述收发器电路响应于一个写信号和多个存储体选择信号中相应的一个信号，导致将数据写入相应的存储体被选的一个存储单元内，

一个存储板锁存器，它存储从存储器总线接收到的、来自预定的一个所述存储体的存储信息，

一个计数器，它具有连接到所述比较器输出端的一个输入端;

一个存储体选择电路，当所述测试标志被置位时，所述存储体选择电路同时发出所有所述存储体选择信号;以及

一个中央处理单元，它联接到所述存储器总线，用以将所述测试标志置位并测定来自所述预定存储体的存储信息。

17、一种测试由多个存储体所组成的存储器的方法，所述方法包括下列各步：

将测试模型同时写入所述存储体相应的存储单元;

选择一个所述存储体;

将所述被选的一个所述存储体的存储单元所存信息与每一其它所述存储体相应存储单元所存信息同时进行比较;以及

将所述被选存储体的存储单元所存信息与任一其它所述存储体的相应的存储单元所存信息的任何差别，作为错误记录下来。

18、权利要求17的方法，其中，所述记录步包括将所述被选存储体的存储单元所存信息不同于其它所述存储体的相应的存储单元所存信息的次数进行计数的子步。

19、权利要求17的方法进一步包括下列各步：

读所述被选存储体所存信息;以及

将所述被选存储体所存信息与测试模型进行比较。

20、一种测试由多个存储体所组成的存储器的方法，所述方法包括下列各步：

通过同时激励每一所述存储体的存储器选择线将测试模型同时写入所述存储体相应的存储单元内;

选择一个所述存储体;

读所述被选的一个存储体的存储单元所存信息;

将所述被选的一个存储体的存储单元所存信息存入一个存储板锁存器;

同时读其它所述存储体所存信息;

将其它所述存储体所存信息同时存入一些存储体锁存器;

将所述被选存储体的存储单元所存信息与每一其它所述存储体相应的存储单元所存信息同时进行比较;以及

当发生所述一个存储体的存储单元所存信息不同于任一其它所述存储体的存储单元所存信息的情况时，将此情况作为错误记录下来。

21、权利要求20的方法，进一步包括下列步：

读所述被选存储体所存信息;

将所述一个存储体所存信息与测试模型进行比较。