DE1198857B

DE1198857B - Verfahren zur gleichzeitigen Pruefung einer Mehrzahl von taktgesteuerten elektronischen Speicherelementen waehrend des Betriebes

Info

Publication number: DE1198857B
Application number: DEL43923A
Authority: DE
Inventors: Dipl-Ing Djordje-Joe Kramer
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1963-01-18
Filing date: 1963-01-18
Publication date: 1965-08-19
Also published as: CH404721A; US3351905A; GB1043642A

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. α.:

H03k

Deutsche Kl.: 21 al - 37/00

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

1198 857
L43923IXc/21al

18. Januar 1963

19. August 1965

In der numerischen Steuer- und Regeltechnik werden in großem Umfange taktgesteuerte elektronische Speicherelemente verwendet. Mit derartigen Speicherelementen kann bei Auftreten eines Taktsignals am Element beispielsweise ein binäres Eingangssignal entsprechend L oder 0 übernommen werden, und nach Verschwinden dieses Signals vom Eingang des Speicherelementes bleibt dieser Zustand entsprechend L oder 0 gespeichert. Der Zeitpunkt, zu dem das binäre Eingangssignal übernommen werden soll, wird durch vorübergehend auftretende Taktsignale bestimmt. Durch weitere Binärsignale können derartige Speicherelemente auch gelöscht oder voreingestellt werden. Diese taktgesteuerten Speicherelemente werden zweckmäßig in solchen Anlagen oder Einrichtungen eingesetzt, wo binäre Signale zu bestimmten Zeiten übernommen und gespeichert werden sollen, wie z. B. in Rechenanlagen, Schieberegistern usw. Die Speicherelemente weisen beispielsweise einen Signaleingang und ein bzw. zwei Eingänge für die Taktsignale auf, ferner einen Eingang für ein Voreinstellsignal und einen weiteren Eingang für ein Löschsignal. Das Speicherelement kann zwei Ausgangssignale erzeugen, die zueinander antivalent sind. Wird das Speicherelement durch ein Voreinstellsignal entsprechend L angesteuert, so erscheint unabhängig von allen übrigen Eingangssignalen an einem Ausgang des Speicherelementes gleichfalls ein Signal entsprechend L (dominierende Voreinstellung). Auch die das Speicherelement ansteuernden Taktsignale sind zueinander antivalent. Bekannte Speicherelemente bestehen im wesentlichen aus einem Dioden und Widerstände verwendenden logischen Netzwerk, das in geeigneter Weise einen zweistufigen Schaltverstärker ansteuert, dessen einer Ausgang auf das logische Netzwerk rückgeführt ist.

In eine Vielzahl solcher Speicherelemente verwendenden Anlagen wird durch einen Ausfall der Bauelemente (Transistoren, Widerstände, Dioden, Leitungsbrüche od. dgl.) der Speicherelemente die Funktion der Anlagen gestört, und diese können damit gegenüber den eingegebenen Werten falsche Ergebnisse ausgeben. Dies muß unbedingt vermieden werden.

Die Erfindung hat sich zur Aufgabe gestellt^ derartige Speicherelemente in Anlagen während ihres Betriebes zu kontrollieren.

Die Erfindung bezieht sich demgemäß auf ein Verfahren zur gleichzeitigen Prüfung einer Mehrzahl von taktgesteuerten elektronischenSpeicherelementenwährend des Betriebes. Die Erfindung besteht darin, daß die in Betrieb befindlichen Speicherelemente vor-Verfahren zur gleichzeitigen Prüfung einer
Mehrzahl von taktgesteuerten elektronischen
Speicherelementen während des Betriebes

Anmelder:

Licentia Patent-Verwaltungs-G. m. b. H.,
Frankfurt/M., Theodor-Stern-Kai 1

Als Erfinder benannt:

Dipl.-Ing. Djordje-Joe Kramer, Berlin

übergehend mit einem Prüfsignal beaufschlagt werden und die dadurch gespeicherten Signale auf ein vorübergehend wirksam werdendes logisches Netzwerk gegeben werden, welches beim Versagen eines einzigen oder mehrerer Speicherelemente eine Fehlermeldung bewirkt, und daß danach eine Löschung aller Speicherelemente erfolgt und die dadurch auftretenden Ausgangssignale der Speicherelemente durch ein zweites anschließend vorübergehend wirksam werdendes logisches Netzwerk geprüft werden.

Einer weiteren Ausbildung entsprechend besteht das erste logische Netzwerk aus einer Und-Nicht-Stufe, die durch die bejahten Ausgänge der Speicherelemente angesteuert wird und die eine durch einen Prüftakt angesteuerte weitere Und-Nicht-Stufe ansteuert, das zweite logische Netzwerk besteht gleichfalls aus einer Und-Nicht-Stufe, die durch die negierten Ausgangssignale der Speicherelemente angesteuert wird und die eine durch ein weiteres Prüftaktsignal angesteuerte Und-Nicht-Stufe ansteuert.

Einer weiteren Ausbildung entsprechend besteht das zweite logische Netzwerk aus einer Oder-NichtStufe, die durch die bejahten Ausgangssignale der Speicherelemente angesteuert wird und die eine durch ein weiteres Prüftaktsignal angesteuerte Oder-Nicht-Nicht-Stufe ansteuert.

Die Erfindung wird an Hand eines in den Zeichnungen schematisch dargestellten Ausführungsbeispieles näher erläutert.

Die Fig. 1 zeigt beispielsweise einen Teil einer größeren numerischen Steuerung, wobei dieser Teil aus zusammengefaßten Speichergruppen 1, 2 usw. bestehen möge. Die Speichergruppe 1 besteht aus den taktgesteuerten Speicherelementen S₀ bis S₃ und die Speichergruppe 2 aus den Speicherelementen S₄ bis S₇. Die Speichergruppe 1 möge durch natürlich binärverschlüsselte Dezimalziffern angesteuert werden, die

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als elektrische Signale entsprechend L oder 0 vor- weitere digitale Anordnungen abgegeben haben. Beliegen mögen und an die Eingänge s_Q bis s₃ geschaltet vor nun durch das Auftreten der Taktsignale tjt_t sind. An den Eingängen S₀ bis J₃ der Speicher- bzw. tji₂ usw. die nunmehr an den Eingängen s der elemente S₀ bis s_s ist beispielsweise die natürlich binär- Speicherelemente S₀ bis S₇ anstehenden Signale überverschlüsselte Dezimalziffer L 000 (8) angedeutet. An 5 nommen werden, tritt am Eingang q der Speicherden Eingängen S₄ bis s₇ der Speicherelemente S₄ bis S₇ elemente beispielsweise ein Signal entsprechend L möge die natürlich binärverschlüsselte Dezimalziffer auf. Dieses wird unmittelbar von den Speicher-OLLO (6) wirken. elementen S₀ bis S₇ übernommen und tritt auch an

Die Speicherelemente der Gruppe 1 übernehmen den Ausgängen A₀ bis A₇ der Speicherelemente auf. die an ihren Eingängen anstehenden Binärsignale bei io Diese Signale entsprechend L steuern das logische Auftreten der Taktsignale t_± und I₁. Die Speicher- Netzwerk 3 an. Sind die Speicherelemente S₀ bis S₇ in elemente S_i bis S₇ übernehmen die an ihren Em- Ordnung, so wird am Ausgang der Und-Nicht-Stufe gangen anstehenden Binärsignale bei Auftreten der &₈ des logischen Netzwerks ein Signal entsprechend 0 Taktsignale t_z und I₂. Den in der Fig. 1 dargestellten aufreten. Tritt das Prüf taktsignal PT 1 entsprechend L Gruppen 1, 2 können sich auch noch weitere Grup- 15 auf, so bleibt am Ausgang der Und-Nicht-Stufe &_g pen anschließen, deren Speicherelemente durch wei- das Signal entsprechend L auch weiterhin unveräntere Taktsignale angesteuert werden. Dabei können, dert, wodurch gekennzeichnet ist, daß die Speichervon der Gruppe 1 ausgehend, die Takte S₁Zi₁, J₂Zi₂ elemente S₀ bis S₇ in Ordnung sind,
usw. zeitlich nacheinander auftreten, so daß die Würde beispielsweise eines der Speicherelemente

Speichergruppen 1, 2 usw. die anstehenden Signale 20 S₀ bis S₇ wegen Fehlerhaftigkeit an seinem bejahten nacheinander übernehmen. Der in die Speicher- Ausgang A ein Signal entsprechend 0 ausgeben, so elemente über ihre Einganges übernommene Wert würde am Ausgang der Und-Nicht-Stufe &₈ ein kann durch ein Löschsignal, das am Eingang I wirkt, Signal entsprechend L auftreten. Mit dem Prüftaktgelöscht werden. Die Speicherelemente haben ferner signal PTl entsprechend L ergibt sich am Ausgang einen weiteren Eingang q, an welchem ein Vorein- 25 FMl der Und-Nicht-Stufe &₉ ein Signal, das 0 entjitellsignal wirken kann. Sämtliche ^-Eingänge und spricht, was eine Fehlermeldung darstellt. Kurz nach sämtliche Z-Eingänge der Speicherelemente sind mit- dem PrüftaktsignalPTl tritt an den Eingängen/ der einander verbunden. Speicherelemente S₀ bis S₇ ein Löschsignal auf, wo-

Treten die Taktsignale Z₁Zi₁ auf, so werden die an durch der durch das Signal q = L eingegebene Inhalt den Eingängen s anstehenden Werte in die Speicher- 30 der Speicherelemente gelöscht wird. Danach tritt ein elemente S₀ bis S₃ der Speichergruppe 1 übernom- weiteres Prüftaktsignal PTI auf, das auf das zweite men. Treten die Taktsignale t₂ß₂ auf, so werden die logische Netzwerk 4 wirkt. Die Und-Nicht-Stufe <&₁₀ an den Eingängen der Speicherelemente S₄ bis S₇ der wird durch die verneinten Ausgänge !Z₀ bis Z₇ der Speichergruppe 2 anstehenden Werte übernommen. Speicherelemente angesteuert. Im gelöschten Zustand Den Speicherelementen sind als Und-Nicht-Stufen 35 der Speicherelemente tritt an diesen Ausgängen das ausgebildete logische Netzwerke &₀ bis &₇ nachge- Signal entsprechend L auf. Da diese Signale die Undschaltet. Diese logischen Netzwerke wirken als Nicht-Stufe &_1ϋ ansteuern, tritt bei fehlerfreien Gatter. Tritt an ihrem Eingang AT ein Signal auf, so Speicherelementen am Ausgang dieser Und-Nichtwerden diese Gatter geöffnet, und das am anderen Stufe <&₁₀ ein Signal entsprechend 0 auf. Tritt das Eingang dieser Gatter anstehende Signal der Spei- 40 Prüftaktsignal PTl = L auf, so ändert sich am Auscherelemente S₀ bis S₇ wird auf die Ausgänge a_Q bis gang FM 2 der Und-Nicht-Stufe &_n das Signal ent- a₇ dieser Gatter durchgeschaltet. Diesen Ausgängen sprechend L nicht, was die einwandfreie Funktion der sind weiterer digitale Anordnungen nachgeschaltet, Speicherelemente kennzeichnet. Ist eines der Signale die nicht weiter dargestellt sind, in welchen die der Ausgänge 3T₀ bis Z₇ entsprechend 0, so tritt am Speicherinformationen weiterverarbeitet werden. 45 Ausgang der Und-Nicht-Stufe <&₁₀ das Signal ent-

Wie oben angedeutet worden ist, sollen die sich sprechend L auf. Mit Auftreten des Prüftaktsignals innerhalb einer Gesamtanlage befindlichen Speicher- PTl = L wird dann das Signal am Ausgang FM 1 elemente S₀ bis S₇ während des Betriebs der Gesamt- der Und-Nicht-Stufe &_n entsprechend 0, wodurch anlage auf ihre richtige Funktion hin prüfbar sein. angezeigt ist, daß eine Fehlerhaftigkeit der Speicher-Gemäß der Erfindung erfolgt diese Prüfung dadurch, 50 elemente vorliegt.

daß zwei logische Netzwerkes, 4 vorgesehen sind. Die Fig. 2 zeigt ein Signaldiagramm, in welchem

Das logische Netzwerk 3 besteht beispielsweise aus der zeitliche Steuerablauf dargestellt ist. Mit J₁Zi₁ sind einer Und-Nicht-Stufe &_s, die von den bejahten Aus- die die Speicherelemente S₀ bis S₃ steuernden Taktgängen A₀ bis A₇ der Speicherelemente S₀ bis S₇ an- signale bezeichnet, mit t₂ß₂ die die Speicherelemente gesteuert wird. Diese Und-Nicht-Stufe steuert eine wei- 55 S₄ bis S₇ steuernden Taktsignale. Mit AT ist das die tere Und-Nicht-Stufe &_g an, die außerdem von einem Und-Nicht-Stufen &₀ bis &₇ ansteuernde Signal be-Prüftaktsignal PTl angesteuert wird. Der Ausgang zeichnet, q ist das Signal, das zur Voreinstellung der dieser Und-Nieht-Stufe ist mit FMl bezeichnet. Speicherelemente herangezogen wird. Zeitlich ver-

Das zweite logische Netzwerk 4 besteht ebenfalls setzt tritt das Steuersignal PTl für das erste logische aus eine Und-Nicht-Stufe <&₁₀, die von den verneinten 60 Netzwerk 3 auf. Danach wird der durch das Signal q Ausgängen Z₀ bis Z₇ der Speicherelemente S₀ bis S₇ in die Speicherelemente eingegebene Wert durch das angesteuert wird. Die Und-Nicht-Stufe <fc₁₀ steuert Löschsignal Z gelöscht. Zeitlich versetzt tritt dann das eine weitere Und-Nicht-Stufe Oc₁₁ an, die außerdem das zweite logische Netzwerk 4 ansteuernde Prüftaktvon einem Prüftaktsignal PTl angesteuert wird. Der signal PT 1 auf. Im Teil A des Signaldiagramms nach Ausgang dieser Und-Nicht-Stufe ist mit FM2 be- 65 der Fig. 2 erfolgt die Doppelprüfung der Speicherzeichnet, elemente S₀ bis S₇. Sind diese einwandfrei, was durch

Es sei angenommen, daß die Speichergruppen 1, 2 die an den Ausgängen FMl und FM2 auftretenden ihre Informationen über die Ausgänge a₀ bis a₇ an Signale ausgewiesen wird, so erfolgt die Informations-

übernähme der an den Eingängen s stehenden Signale durch die Speicherelemente bei Auftreten der Taktsignale i/t, usw., mit folgender Übergabe an die Ausgänge a₀ bis Ct₇ bei Auftreten des Taktsignals AT (Teil B). Hiermit ist nun ein Zyklus abgeschlossen, und es würde sich nun wieder die Doppelprüfung der Speicherelemente durch Auftreten der Prüftaktsignale PTl und PT 2 anschließen usw.

In der F i g. 3 ist ein weiteres Ausführungsbeispiel dargestellt, bei welchem das zweite logische Netzwerk aus einer Oder-Nicht-Stufe V₁₀ besteht, die von den bejahten Ausgängen A₀ bis A₇ der Speicherelemente S₀ bis S₇ angesteuert wird. Diese Oder-Nicht-Stufe V₁₀ steuert eine weitere Oder-Nicht-Stufe V₁₁ an, die außerdem von einem negierten Prüf taktsignal PTl angesteuert wird. Der Oder-Nicht-Stufe V₁₁ ist eine Nicht-Stufe N nachgeschaltet.

Nachstehend wird die Wirkungsweise dieses Ausführungsbeispieles kurz erläutert.

Da kurz nach dem Prüf taktsignal PTl an den Eingangen Z der Speicherelemente S₀ bis S₇ ein Löschsignal auftritt, wird der durch das vorherige Signal q entsprechend L eingegebene Inhalt gelöscht. Danach tritt das Prüftaktsignal PT2 auf, das auf das zweite logische Netzwerk 4 wirkt. Die Oder-Nicht-Stufe V₁₀ wird durch die bejahten Ausgänge A₀ bis A₇ der Speicherelemente angesteuert. Im gelöschten Zustand der Speicherelemente tritt an diesen Ausgängen das Signal entsprechend 0 auf. Da diese Signale die Oder-Nicht-Stufe V₁₀ ansteuern, tritt bei fehlerfreien Speicherelementen am Ausgang dieser Oder-NichtStufe V₁₀ ein Signal entsprechend L auf. Tritt das Prüftaktsagnal FT 2 entsprechend 0 auf, so ändert sich am Ausgang FM 2 der Nicht-Stufe N das Signal entsprechend L nicht, wodurch die einwandfreie Funktion der Speicherelemente gekennzeichnet wird. Ist eines der Signale der Ausgänge A₀ bis A₇ entsprechend L, so tritt am Ausgang der Oder-NichtStufe V₁₀ das Signal entsprechend 0 auf. Mit Auftreten des Prüftaktsignals TT 2 entsprechend 0 wird dann das Signal am Ausgang FM 2 der NichtStufe N entsprechend 0, wodurch angezeigt ist, daß eine Fehlerhaftigkeit der Speicherelemente vorliegt.

Claims

Patentansprüche:

1. Verfahren zur gleichzeitigen Prüfung einer Mehrzahl von taktgesteuerten elektronischen Speicherelementen während des Betriebes, dadurch gekennzeichnet, daß die in Betrieb befindlichen Speicherelemente vorübergehend mit einem Prüfsignal beaufschlagt werden und die dadurch gespeicherten Signale auf ein vorübergehend wirksam werdendes logisches Netzwerk gegeben werden, welches beim Versagen eines einzigen oder mehrerer Speicherelemente eine Fehlermeldung bewirkt, und daß danach erne Löschung aller Speicherelemente erfolgt und die dadurch auftretenden Ausgangssignale der Speicherelemente durch in zweites anschließend vorübergehend wirksam werdendes logisches Netzwerk geprüft werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste logische Netzwerk aus einer Und-Nicht-Stufe besteht, die durch die bejahten Ausgänge der Speicherelemente angesteuert wird und die eine durch einen Prüftakt angesteuerte weitere Und-Nicht-Stufe ansteuert, und daß das zweite logische Netzwerk gleichsfalls aus einer Und-Nicht-Stufe besteht, die durch die negierten Ausgangssignale der Speicherelemente angesteuert wird und die eine durch ein weiteres Prüftaktsignal angesteuerte Und-Nicht-Stufe ansteuert.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß das zweite logische Netzwerk aus einer Oder-Nicht-Stufe besteht, die durch die bejahten Ausgänge der Speicherelemente angesteuert wird und die eine durch einen verneinten Prüftakt angesteuerte Oder-Nicht-Nicht-Stufe ansteuert.

Hierzu 1 Blatt Zeichnungen